KR20210081036A - 적층형 반도체 장치 및 반도체 시스템 - Google Patents

적층형 반도체 장치 및 반도체 시스템 Download PDF

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이동하
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Abstract

본 발명은 적층형 반도체 장치에 관한 것으로, 수직 방향으로 적층되어 다수의 관통 전극들을 통해 신호를 전송하는 다수의 반도체 칩들을 포함하고, 상기 반도체 칩들 중 적어도 하나의 칩은, 저속 테스트 동작과 고속 테스트 동작을 정의하는 동작 정보 신호에 따라 외부 클럭을 분주하거나 상기 외부 클럭을 버퍼링하여 제 1 및 제 2 테스트 클럭을 생성하는 제 1 클럭 생성 회로; 상기 제 1 및 제 2 테스트 클럭에 따라 테스트 제어 신호를 각각 래치하여 제 1 및 제 2 래치 신호를 생성하는 제 1 래치 회로; 및 상기 제 1 테스트 클럭에 따라 상기 제 2 래치 신호를 리래치하고, 상기 제 2 테스트 클럭에 따라 상기 제 1 래치 신호를 리래치하여 내부 제어 신호를 생성하는 입력 신호 제어 회로를 포함할 수 있다.

Description

적층형 반도체 장치 및 반도체 시스템 {STACKED SEMICONDUCTOR DEVICE AND SEMICONDUCTOR SYSTEM}
본 발명은 반도체 설계 기술에 관한 것으로, 특히, 직접 억세스 모드를 지원하는 반도체 장치의 테스트 방법에 관한 것이다.
반도체 기술이 비약적으로 발전하면서 반도체 집적 장치에 대한 패키징 기술에 대해서도 점차 고집적화 및 고성능화가 요구되고 있다. 따라서, 집적 회로가 구현되는 반도체 칩들을 와이어나 범프를 이용해 인쇄회로기판(PCB)상에 평면적으로 배치시키는 2차원 구조에서 벗어나 다수의 반도체 칩들을 수직하게 적층시키는 3차원 구조에 관한 기술이 다양하게 발전하고 있다.
이러한 3차원 구조는 다수개의 반도체 칩들을 수직으로 적층하는 적층형 반도체 장치를 통해 구현될 수 있다. 그리고, 이처럼 수직방향으로 탑재된 반도체 칩들은 관통 실리콘 비아(TSV, Through Silicon Via, 이하, '관통 전극'이라고 한다.)를 통해 서로 전기적으로 연결되면서 반도체 패키지용 기판에 탑재된다.
이러한 적층형 반도체 장치의 각 반도체 칩들이 정상적으로 동작하는 지를 확인하기 위한 테스트 동작이 수행되어야 한다.
본 발명의 실시예들은, 외부 테스트 장치의 동작 속도에 상관없이 고속 테스트 동작을 수행할 수 있는 적층형 반도체 장치 및 반도체 시스템을 제공한다.
본 발명의 일 실시예에 따른 적층형 반도체 장치는, 수직 방향으로 적층되어 다수의 관통 전극들을 통해 신호를 전송하는 다수의 반도체 칩들을 포함하고, 상기 반도체 칩들 중 적어도 하나의 칩은, 저속 테스트 동작과 고속 테스트 동작을 정의하는 동작 정보 신호에 따라 외부 클럭을 분주하거나 상기 외부 클럭을 버퍼링하여 제 1 및 제 2 테스트 클럭을 생성하는 제 1 클럭 생성 회로; 상기 제 1 및 제 2 테스트 클럭에 따라 테스트 제어 신호를 각각 래치하여 제 1 및 제 2 래치 신호를 생성하는 제 1 래치 회로; 및 상기 제 1 테스트 클럭에 따라 상기 제 2 래치 신호를 리래치하고, 상기 제 2 테스트 클럭에 따라 상기 제 1 래치 신호를 리래치하여 내부 제어 신호를 생성하는 입력 신호 제어 회로를 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 시스템은, 테스트 동작 모드에 따라 외부 클럭에 동기된 테스트 제어 신호를 제공하는 테스트 장치; 및 상기 외부 클럭 및 상기 테스트 제어 신호에 따라 테스트 동작을 수행하는 반도체 장치를 포함하며, 상기 반도체 장치는, 저속 테스트 동작 시 상기 외부 클럭을 분주하고, 고속 테스트 동작 시 상기 외부 클럭을 버퍼링하여 제 1 및 제 2 테스트 클럭을 생성하는 제 1 클럭 생성 회로; 상기 제 1 및 제 2 테스트 클럭에 따라 상기 테스트 제어 신호를 각각 래치하여 제 1 및 제 2 래치 신호를 생성하는 제 1 래치 회로; 및 상기 제 1 테스트 클럭에 따라 상기 제 2 래치 신호를 리래치하고, 상기 제 2 테스트 클럭에 따라 상기 제 1 래치 신호를 리래치하여 내부 제어 신호를 생성하는 입력 신호 제어 회로를 포함할 수 있다.
제안된 실시예에 따른 적층형 반도체 장치 및 반도체 시스템은, 외부 테스트 장치의 동작 속도에 상관없이 고속 테스트 동작을 수행할 수 있어 반도체 장치의 테스트 성능을 향상시킬 수 있다.
도 1 은 본 발명의 실시예에 따른 반도체 시스템을 나타낸 도면이다.
도 2 은 도 1 의 적층형 반도체 장치를 설명하기 위한 사시도 이다.
도 3 은 도 2 의 베이스 다이의 범프들을 설명하기 위한 평면도 이다.
도 4 는 본 발명의 실시예에 따른 베이스 다이의 구성을 설명하기 위한 블록도 이다.
도 5 는 도 4 의 제 1 입력 회로의 상세 구성을 설명하기 위한 회로도 이다.
도 6 은 도 4 의 입력 신호 제어 회로의 상세 구성을 설명하기 위한 회로도 이다.
도 7 은 도 4 의 내부 신호 생성 회로의 상세 구성을 설명하기 위한 블록도 이다.
도 8 은 본 발명의 실시예에 따른 반도체 시스템의 노멀 동작을 설명하기 위한 타이밍도 이다.
도 9 는 본 발명의 실시예에 따른 반도체 시스템의 고속 테스트 동작을 설명하기 위한 타이밍도 이다.
도 10 은 본 발명의 실시예에 따른 반도체 시스템의 저속 테스트 동작을 설명하기 위한 타이밍도 이다.
도 11 은 본 발명의 다른 실시예에 따른 반도체 시스템을 나타낸 도면이다.
도 12a 및 도 12b 는 도 11 의 반도체 장치의 구성을 설명하기 위한 구성도 이다.
도 13 은 본 발명의 다른 실시예에 따른 반도체 시스템을 설명하기 위한 블록도 이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
본 발명의 실시예에 따른 반도체 시스템은 시스템 인 패키지(System In Package), 멀티 칩 패키지(Multi-Chip Package), 시스템 온 칩(System On Chip)과 같은 형태로 구현될 수 있고, 다수의 패키지를 포함하는 패키지 온 패키지(Package On Package) 형태로도 구현될 수 있다.
도 1 은 본 발명의 실시예에 따른 반도체 시스템(100)을 나타낸 도면이다.
도 1 을 참조하면, 반도체 시스템(100)은 반도체 장치(110), 컨트롤러(120), 인터포저(Interposer, 130) 및 패키지 기판(Package Substrate, 140)을 포함할 수 있다. 도 1 에는 반도체 장치(110)의 일례로 적층형 반도체 장치가 도시되어 있다. 하지만, 제안 발명은 이에 한정되지 않으며, 반도체 장치(110)는 와이드 입출력형 반도체 장치로도 구현될 수 있다.
패키지 기판(140) 상부에는 인터포저(130)가 형성될 수 있다.
인터포저(130) 상부에는 적층형 반도체 장치(110)와 컨트롤러(120)가 형성될 수 있다.
컨트롤러(120)는 CPU(Central Processing Unit), GPU(Graphic Processing Unit) 및 AP(Application Processor)와 같은 다양한 프로세서 내에 포함되는 것이 일반적이므로, 도 1 에서는 컨트롤러(120)를 프로세서로 표기했다.
적층형 반도체 장치(110)의 물리 영역(PHY, 1142)은 인터포저(130)를 통해 컨트롤러(120)의 물리 영역(PHY, 122)과 연결될 수 있다. 각 물리 영역(1142, 122)에는 적층형 반도체 장치(110)와 컨트롤러(120) 간의 통신을 위한 인터페이스 회로가 배치될 수 있다.
적층형 반도체 장치(110)는 수직 방향으로 다수의 다이(Die)(즉, 반도체 칩)를 적층하고, 관통 전극(TSV)을 통해 전기적으로 연결시킴으로써 입/출력 유닛의 수를 늘려 대역폭(Bandwidth)을 증가시킨 HBM(High Bandwidth Memory) 형태로 구성될 수 있다.
다수의 다이는 베이스 다이(Base Die)(114) 및 다수의 코어 다이(Core Die)(112)를 포함할 수 있다. 코어 다이(112)는 베이스 다이(114) 상에 적층될 수 있으며, 관통 전극(TSV)를 통해 서로 연결될 수 있다. 도 1 에는 4 개의 코어 다이들(112), 즉, 제 1 내지 제 4 코어 다이(112_0~112_3)가 적층된 경우가 도시되어 있지만, 제안 발명은 이에 한정되지 않는다.
각 코어 다이(112)는 메모리 칩으로 구현될 수 있다. 각 코어 다이(112)에는 데이터를 저장하기 위한 다수의 메모리 셀들 및 메모리 셀의 코어 동작을 위한 회로들이 배치될 수 있다. 베이스 다이(114)에는 코어 다이(112)와 컨트롤러(120) 간의 인터페이스를 위한 회로가 실장될 수 있으며, 따라서, 반도체 메모리 시스템 내의 다양한 기능, 예를 들어, 메모리 셀들의 전력 관리 및 리프레쉬와 같은 메모리 관리 기능 혹은 상기 코어 다이(112)와 컨트롤러(120) 간의 타이밍 조절 기능들을 수행할 수 있다.
한편, 베이스 다이(114)에는, 컨트롤러(120) 간의 통신을 위한 인터페이스 회로가 배치되는 물리 영역(1142) 및 적층형 반도체 장치(110)를 테스트하기 위한 인터페이스 회로가 배치되는 직접 억세스(Direct Access, DA) 영역(1146)이 배치될 수 있다.
도 2 은 도 1 의 적층형 반도체 장치(110)를 설명하기 위한 사시도 이다.
도 2 를 참조하면, 제 1 내지 제 4 코어 다이(112_0~112_3) 각각은 하나 이상의 채널을 포함할 수 있다. 도 2 에서는 하나의 코어 다이가 두 개의 채널을 포함하는 경우, 적층형 반도체 장치(110)가 제 1 내지 제 8 채널(CH0~CH7)을 갖는 예가 도시되었다. 예컨대, 제 1 코어 다이(112_0)가 제 1 및 제 3 채널(CH0, CH2)에 대응되는 코어 영역을 포함하고, 제 2 코어 다이(112_1)가 제 2 채널 및 제 4 채널(CH1, CH3)에 대응되는 코어 영역을 포함하며, 제 3 코어 다이(112_2)가 제 5 채널 및 제 7 채널(CH4, CH6)에 대응되는 코어 영역을 포함하며, 제 4 코어 다이(112_3)가 제 6 채널 및 제 8 채널(CH5, CH7)에 대응되는 코어 영역을 포함할 수 있다.
또한, 제 1 내지 제 4 코어 다이(112_0~112_3)를 관통하는 다수의 관통 전극들(TSV)은, 제 1 내지 제 8 채널(CH0~CH7)에 대응하여 배치될 수 있다. 각 채널이 128 비트의 대역폭(Bandwidth)을 갖는 경우, 관통 전극들(TSV)은 1024 비트의 데이터 입출력을 위한 구성들을 포함할 수 있다.
베이스 다이(114)는 컨트롤러(도 1 의 120)와 통신하고, 컨트롤러(120)로부터 커맨드, 어드레스 및 데이터를 수신할 수 있으며, 수신된 커맨드, 어드레스 및 데이터를 제 1 내지 제 4 코어 다이(112_0~112_3)로 제공할 수 있다.
베이스 다이(114)에는 물리 영역(PHY, 1142), TSV 영역(TSVA, 1144) 및 DA 영역(DA, 1146)이 배치될 수 있다.
물리 영역(1142)은 컨트롤러(120)와의 인터페이스를 위한 입/출력 관련 회로가 구성되는 영역으로, 컨트롤러(120)와 인접한 베이스 다이(114)의 제 1 엣지 영역에 배치될 수 있다. DA 영역(1146)은 외부 장치(예를 들어, 테스트 장치, 미도시)와 직접 인터페이스를 위한 입/출력 관련 회로가 구성되는 영역으로, 외부 테스트 장치와 인접한 베이스 다이(114)의 제 2 엣지 영역에 배치될 수 있다. 제 2 엣지 영역은 제 1 엣지 영역과 반대되는 방향일 수 있다. TSV 영역(1144)은 제 1 내지 제 4 코어 다이(112_0~112_3)를 관통하는 관통 전극들(TSV)과 인터페이스를 위한 영역으로, 물리 영역(1142)과 DA 영역(1146) 사이의 영역, 즉, 베이스 다이(114)의 중심 영역일 수 있다.
컨트롤러(120)로부터 수신된 신호는 물리 영역(1142)으로부터 TSV 영역(1144)으로 전송될 수 있다. 외부 테스트 장치로부터 수신된 테스트 데이터는 DA 영역(1146)으로부터 TSV 영역(1144)으로 전송될 수 있다. 물리 영역(1142)로부터 수신된 신호 또는 DA 영역(1146)으로부터 수신된 테스트 데이터는, TSV 영역(1144)에서 소정의 신호 처리 동작, 예를 들면 버퍼링 동작이 수행된 후에 관통 전극들(TSV)를 통해 제 1 내지 제 4 코어 다이(112_0~112_3)에 전송될 수 있다.
도 3 은 도 2 의 베이스 다이(114)의 범프들을 설명하기 위한 평면도 이다.
도 3 을 참조하면, 베이스 다이(114)는, 물리 영역(1142), TSV 영역(1144) 및 DA 영역(1146)으로 구분되며, 물리 영역(1142)에는, 제 1 내지 제 4 코어 다이(112_0~112_3)의 제 1 내지 제 8채널(CH0~CH7)과 인터페이스를 위한 채널 인터페이스 영역(IF_CH0~IF_CH7)이 배치될 수 있다.
물리 영역(1142)에는 컨트롤러(120)와 인터페이싱하는 PHY 범프들(PB)이 형성될 수 있으며, TSV 영역(1144)에는 관통 전극들(TSV)과 인터페이싱하는 TSV 범프들(TB)이 배치될 수 있다. DA 영역(1146)은, DA 범프 영역(1146B)과 DA 프로빙 영역(1146P)으로 구분될 수 있다. DA 범프 영역(1146B)에는, 외부 테스트 장치가 인터포저(130)를 통하여 적층형 반도체 장치(110)를 직접 억세스하여 테스트하기 위한 다수의 DA 범프들(DAB)이 형성될 수 있다. DA 프로빙 영역(1146P)에는, 외부 테스트 장치가 인터포저(130)를 통하지 않고 적층형 반도체 장치(110)를 직접 억세스(예를 들어, Probing)하여 테스트하기 위한 다수의 DA 패드들(DAP)이 형성될 수 있다. 다수의 DA 범프들(DAB)은, 패키지 레벨의 적층형 반도체 장치(110)의 테스트를 위해 제공되며, 다수의 DA 패드들(DAP)은, 웨이퍼 레벨의 적층형 반도체 장치(110)의 테스트를 위해 제공될 수 있다. PHY 범프들(PB) 및 DA 범프들(DAB)은 마이크로 범프로 구성되고, DA 패드들(DAP)은 PHY 범프들(PB) 및 DA 범프들(DAB) 보다 큰 사이즈를 가지는 패드로 구성될 수 있다. DA 패드들(DAP)은, PHY 범프들(PB) 혹은 DA 범프들(DAB) 보다 상대적으로 물리적인 사이즈가 크고 갯수가 적게 구비될 수 있다.
적층형 반도체 장치(110)를 테스트하기 위해, 직접 억세스 모드(Direct Access Mode: 이하 “DA 모드”라고 칭한다)로 진입하면, DA 영역(1146)의 DA 범프들(DAB) 혹은 DA 패드들(DAP)를 통해 테스트 데이터가 인가된다. 인가된 테스트 데이터는 물리 영역(1142)으로 전달되고, 물리 영역(1142)의 인터페이스 회로에 의해 TSV 영역(1144)의 관통 전극들(TSV)을 통해 각 코어 다이들(112_0~112_3)로 전달될 수 있다. 이 때, DA 영역(1146)으로부터 물리 영역(1142)이 물리적으로 멀리 떨어져 있기 때문에 전달되는 테스트 신호들 간의 스큐가 발생할 가능성이 크다. 따라서, DA 영역(1146)과 물리 영역(1142) 사이에서 정확한 타이밍으로 신호를 전달할 필요가 있다. 또한, DA 범프들(DAB) 혹은 DA 패드들(DAP)를 통해 테스트 데이터가 인가되는 경우, 외부 테스트 장치의 동작 속도에 따라 내부 테스트 동작에 제약이 발생한다. 예를 들어, 외부 테스트 장치가 저속으로 동작하는 경우, 베이스 다이(114) 내부에는 클럭 주파수 더블러 등을 배치하여 테스트를 수행할 수 있다. 하지만, 클럭 주파수 더블러를 통해 생성된 상보 클럭들의 듀티비가 일정하지 않고 상보 클럭들의 크로스 포인트가 센터링되지 않아 동작 특성이 저하될 수 있다.
이하에서는, 외부 테스트 장치의 동작 속도에 상관없이 내부적으로 고속 테스트 동작을 수행할 수 있는 적층형 반도체 장치 및 이를 포함하는 반도체 시스템에 대해 논의하고자 한다. 제안 발명에서, 커맨드 및 어드레스를 “제어 신호”로 정의할 수 있다. 또한, 설명의 편의를 위해, 데이터를 제외한 커맨드/어드레스 및 클럭의 입출력을 중심으로 실시예를 설명하기로 한다.
도 4 는 본 발명의 실시예에 따른 베이스 다이(114)의 구성을 설명하기 위한 블록도 이다.
도 4 를 참조하면, 베이스 다이(114)는, 물리 영역(1142), TSV 영역(1144) 및 DA 영역(1146)으로 구분될 수 있다. 물리 영역(1142)에는, 노멀 동작 시, 노멀 제어 신호(CA_PHY<0:8>)를 입력받기 위한 다수의 제 1 PHY 범프들(PB0<0:8>) 및 노멀 클럭(CK_PHY)를 입력받기 위한 제 2 PHY 범프(PB1)가 배치될 수 있다. TSV 영역(1144)에는, 다수의 관통 전극들(TSV)과 인터페이싱하는 TSV 범프들(TB)이 배치될 수 있다. DA 영역(1146)은 DA 범프 영역(도 3 의 1146B)과 DA 프로빙 영역(도 3 의 1146P)을 포함할 수 있다. 도 4 에 도시된 DA 영역(1146)이 DA 프로빙 영역(1146P)인 경우, DA 프로빙 영역(1146P)에는, 테스트 제어 신호(CA_DA<0:8>)를 입력받기 위한 다수의 제 1 DA 패드들(DAP0<0:8>) 및 외부 클럭(CK_DA)을 입력받기 위한 제 2 DA 패드(DAP1)가 배치될 수 있다. 한편, 제안 발명은 이에 한정되지 않으며, 도 4 에 도시된 DA 영역(1146)이 DA 범프 영역(1146B)인 경우 다수의 DA 범프들(DAB)을 통해 테스트 제어 신호(CA_DA<0:8>) 및 외부 클럭(CK_DA)이 입력될 수 있다. 또한, 도 4 에는, 노멀 클럭(CK_PHY) 또는 외부 클럭(CK_DA)이 하나의 범프 혹은 패드를 통해 입력되는 경우가 도시되어 있지만, 제안 발명은 이에 한정되지 않으며, 차동 클럭들이 두개의 범프 혹은 두개의 패드를 통해 각각 입력될 수 있다.
베이스 다이(114)는, 제 1 입력 회로(200), 제 2 입력 회로(300), 입력 신호 제어 회로(400) 및 내부 신호 생성 회로(500)를 포함할 수 있다.
제 1 입력 회로(200)는, 테스트 동작 시, 다수의 제 1 DA 패드들(DAP0<0:8>)을 통해 테스트 제어 신호(CA_DA<0:8>)를 입력받고, 제 2 DA 패드(DAP1)를 통해 외부 클럭(CK_DA)을 입력받을 수 있다. 제 1 입력 회로(200)는, 테스트 동작과 노멀 동작을 정의하는 모드 신호(DA_EN)에 따라 인에이블 될 수 있다. 모드 신호(DA_EN)는 테스트 동작 시 로직 하이 레벨이 되고, 노멀 동작 시 로직 로우 레벨이 될 수 있다. 제 1 입력 회로(200)는, 테스트 동작 시 모드 신호(DA_EN)가 로직 하이 레벨이 되면 인에이블되어, 테스트 제어 신호(CA_DA<0:8>) 및 외부 클럭(CK_DA)을 입력받을 수 있다. 바람직하게, 제 1 입력 회로(200)는, DA 영역(1146)에 배치될 수 있다.
제 1 입력 회로(200)는, 제 1 클럭 버퍼(210), 제 1 데이터 버퍼(220), 제 1 클럭 생성 회로(230) 및 제 1 래치 회로(240)를 포함할 수 있다.
제 1 클럭 버퍼(210)는, 제 2 DA 패드(DAP1)를 통해 입력되는 외부 클럭(CK_DA)을 버퍼링하여 내부 클럭(ICK_DA)을 생성할 수 있다. 제 1 데이터 버퍼(220)는, 다수의 제 1 DA 패드들(DAP0<0:8>)을 통해 입력되는 테스트 제어 신호(CA_DA<0:8>)를 버퍼링하여 버퍼링된 테스트 제어 신호(ICA_DA<0:8>)를 출력할 수 있다. 제 1 클럭 버퍼(210) 및 제 1 데이터 버퍼(220)는, 모드 신호(DA_EN)에 따라 인에이블될 수 있다. 즉, 제 1 클럭 버퍼(210) 및 제 1 데이터 버퍼(220)는, 테스트 동작 시 모드 신호(DA_EN)가 로직 하이 레벨이 되면 버퍼링 동작을 수행할 수 있다.
제 1 클럭 생성 회로(230)는, 고속 테스트 동작과 저속 테스트 동작을 정의하는 동작 정보 신호(DDR_EN)에 따라 제 1 및 제 2 테스트 클럭(ICK_DA1, ICK_DA2)을 생성할 수 있다. 동작 정보 신호(DDR_EN)는, 저속 테스트 동작 시 로직 하이 레벨이 되고, 고속 테스트 동작 시 로직 로우 레벨이 될 수 있다. 제 1 클럭 생성 회로(230)는, 동작 정보 신호(DDR_EN)가 로직 하이 레벨이 되어 저속 테스트 동작을 수행하는 경우, 내부 클럭(ICK_DA)을 버퍼링하여 제 1 및 제 2 테스트 클럭(ICK_DA1, ICK_DA2)으로 출력할 수 있다. 반면, 동작 정보 신호(DDR_EN)가 로직 로우 레벨이 되어 고속 테스트 동작을 수행하는 경우, 내부 클럭(ICK_DA)을 분주하여 제 1 및 제 2 테스트 클럭(ICK_DA1, ICK_DA2)을 생성할 수 있다. 제 1 래치 회로(240)는, 제 1 및 제 2 테스트 클럭(ICK_DA1, ICK_DA2)에 따라 테스트 제어 신호(ICA_DA<0:8>)를 각각 래치하여 제 1 및 제 2 래치 신호(ICA_DA1<0:8>, ICA_DA2<0:8>)를 생성할 수 있다. 제 1 입력 회로(200)의 상세 구성은 도 5 에서 설명하기로 한다.
상기와 같이, 테스트 동작 시, 제 1 및 제 2 테스트 클럭(ICK_DA1, ICK_DA2)과 제 1 및 제 2 래치 신호(ICA_DA1<0:8>, ICA_DA2<0:8>)는 DA 영역(1146)에서 생성되어 물리 영역(1142)으로 제공될 수 있다.
제 2 입력 회로(300)는, 노멀 동작 시 다수의 제 1 PHY 범프들(PB0<0:8>)을 통해 노멀 제어 신호(CA_PHY<0:8>)를 입력받고, 제 2 PHY 범프(PB1)을 통해 노멀 클럭(CK_PHY)을 입력받을 수 있다. 바람직하게, 제 2 입력 회로(300)는 물리 영역(1142)에 배치될 수 있다.
제 2 입력 회로(300)는, 제 2 클럭 버퍼(310), 제 2 데이터 버퍼(320) 및 제 2 클럭 생성 회로(330)를 포함할 수 있다.
제 2 클럭 버퍼(310)는, 제 2 PHY 범프(PB1)을 통해 입력되는 노멀 클럭(CK_PHY)을 버퍼링하여 내부 노멀 클럭을 생성할 수 있다. 제 2 데이터 버퍼(320)는, 다수의 제 1 PHY 범프들(PB0<0:8>)을 통해 입력되는 노멀 제어 신호(CA_PHY<0:8>)를 버퍼링하여 버퍼링된 노멀 제어 신호(ICA<0:8>)를 생성할 수 있다. 제 2 클럭 생성 회로(330)는, 내부 노멀 클럭을 분주하여 서로 반대되는 위상을 가지는 제 1 및 제 2 노멀 분주 클럭(ICK1, ICK2)을 생성할 수 있다. 바람직하게, 제 2 클럭 생성 회로(330)는, 노멀 클럭의 주파수를 분주하는 주파수 분주기(FREQUENCY DIVIDER)로 구현될 수 있다.
입력 신호 제어 회로(400)는, 제 1 테스트 클럭(ICK_DA1) 및 제 2 테스트 클럭(ICK_DA2)에 따라 제 1 래치 신호(ICA_DA1<0:8>) 및 제 2 래치 신호(ICA_DA2<0:8>)를 리래치(즉, 리타이밍)하거나, 제 1 노멀 분주 클럭(ICK1) 및 제 2 노멀 분주 클럭(ICK2)에 따라 버퍼링된 노멀 제어 신호(ICA<0:8>)를 리래치(즉, 리타이밍)할 수 있다. 입력 신호 제어 회로(400)는, 테스트 동작 시 모드 신호(DA_EN)가 로직 하이 레벨이 되면, 제 1 테스트 클럭(ICK_DA1)에 따라 제 2 래치 신호(ICA_DA2<0:8>)를 리래치하고, 제 2 테스트 클럭(ICK_DA2)에 따라 제 1 래치 신호(ICA_DA1<0:8>)를 리래치하여 내부 제어 신호(ICAR1<0:8>, ICAR2<0:8>)를 각각 생성할 수 있다. 입력 신호 제어 회로(400)는, 노멀 동작 시 모드 신호(DA_EN)가 로직 로우 레벨이 되면, 제 1 노멀 분주 클럭(ICK1)에 따라 버퍼링된 노멀 제어 신호(ICA<0:8>)를 리래치하고, 제 2 노멀 분주 클럭(ICK2)에 따라 버퍼링된 노멀 제어 신호(ICA<0:8>)를 리래치하여 내부 제어 신호(ICAR1<0:8>, ICAR2<0:8>)를 생성할 수 있다. 입력 신호 제어 회로(400)의 상세 구성은 도 6 에서 설명하기로 한다.
한편, 리타이밍 동작은, 전송되는 커맨드/어드레스/데이터를 저장/래치 및 출력하는 버퍼링을 수행하는 동작을 포함할 수 있다. 전송되는 커맨드/어드레스/데이터가 저장/래치 및 출력되면, 전송되는 커맨드/어드레스/데이터의 타이밍이 재정렬되고, 스큐(skew)가 감소한다. 즉, 두 영역(장치) 사이에서 교환되는 커맨드/어드레스/데이터를 재정렬하여, 장치의 신뢰성을 향상시킬 수 있다. 제안 발명에서, 입력 신호 제어 회로(400)는, 테스트 동작 시 이러한 리타이밍 동작을 통해 DA 영역(1146)에서 물리 영역(1142)으로 제공되는 신호들의 스큐를 감소시킬 수 있다. 특히, 입력 신호 제어 회로(400)는, 멀리 떨어진 DA 영역(1146)으로부터 제 1 래치 신호(ICA_DA1<0:8>) 및 제 2 래치 신호(ICA_DA2<0:8>)를 스왑하여 입력받을 수 있다. 즉, 입력 신호 제어 회로(400)는 제 1 테스트 클럭(ICK_DA1)에 따라 제 2 래치 신호(ICA_DA2<0:8>)를 리타이밍하고 제 2 테스트 클럭(ICK_DA2)에 따라 제 1 래치 신호(ICA_DA1<0:8>)를 리타이밍함으로써 클럭과 데이터 사이의 타이밍 마진을 추가적으로 확보할 수 있다.
내부 신호 생성 회로(500)는, 내부 제어 신호(ICAR1<0:8>, ICAR2<0:8>)를 디코딩하여 다수의 내부 커맨드/어드레스들(ADDR_ACT_A, ADDR_PCG_A, ADDR_WT_A, ADDR_RD_A, ADDR_ACT_B, ADDR_PCG_B, ADDR_WT_B, ADDR_RD_B)을 생성하여 TSV 영역(1144)의 다수의 관통 전극들(TSV)에 제공할 수 있다. 내부 신호 생성 회로(500)의 상세 구성은 도 7 에서 설명하기로 한다.
도 5 는 도 4 의 제 1 입력 회로(200)의 구성을 설명하기 위한 회로도 이다.
도 5 를 참조하면, 제 1 입력 회로(200)는, 제 1 클럭 버퍼(210), 제 1 데이터 버퍼(220), 제 1 클럭 생성 회로(230) 및 제 1 래치 회로(240)를 포함할 수 있다.
제 1 클럭 생성 회로(230)는, 분주기(232), 제 1 전달기(234), 제 2 전달기(235), 제 1 셀렉터(237) 및 제 2 셀렉터(238)를 포함할 수 있다.
분주기(232)는, 제 1 클럭 버퍼(210)로부터 전달되는 내부 클럭(ICK_DA)을 분주하여 서로 반대되는 위상을 가지는 제 1 테스트 분주 클럭(ICKDT) 및 제 2 테스트 분주 클럭(ICKDB)을 생성할 수 있다. 분주기(232)는, 내부 클럭(ICK_DA)의 주파수를 분주하는 주파수 분주기로 구현될 수 있다. 제 1 전달기(234)는, 내부 클럭(ICK_DA)을 제 1 버퍼 클럭(ICKT)으로 전달하고, 제 2 전달기(235)는, 내부 클럭(ICK_DA)의 위상을 반전하여 제 2 버퍼 클럭(ICKB)으로 전달할 수 있다. 제 1 전달기(234)는, 전원 전압(VDD) 및 접지 전압(VSS)에 따라 턴온 상태를 유지하는 트랜스퍼 게이트로 구현되고, 제 2 전달기(235)는, 인버터로 구현될 수 있다. 제 1 셀렉터(237)는, 동작 정보 신호(DDR_EN)에 따라, 제 1 테스트 분주 클럭(ICKDT) 및 제 1 버퍼 클럭(ICKT) 중 하나를 선택하여 제 1 테스트 클럭(ICK_DA1)을 출력할 수 있다. 제 2 셀렉터(238)는, 동작 정보 신호(DDR_EN)에 따라, 제 2 테스트 분주 클럭(ICKDB) 및 제 2 버퍼 클럭(ICKB) 중 하나를 선택하여 제 2 테스트 클럭(ICK_DA2)을 출력할 수 있다.
한편, 외부 테스트 장치(미도시)는, 고속 테스트 동작 시, 외부 클럭(CK_DA)의 라이징 에지 혹은 폴링 에지 중 어느 하나에 따라 테스트 제어 신호(CA_DA<0:8>)를 전송할 수 있다. 즉, 외부 테스트 장치는, 고속 테스트 동작 시 SDR (SINGLE DATA RATE) 타입의 데이터 전송 동작을 수행할 수 있다. 반면, 외부 테스트 장치는, 저속 테스트 동작 시, 외부 클럭(CK_DA)의 라이징 에지 및 폴링 에지에 따라 테스트 제어 신호(CA_DA<0:8>)를 전송할 수 있다. 즉, 외부 테스트 장치는, 저속 테스트 동작 시 DDR (DOUBLE DATA RATE) 타입의 데이터 전송 동작을 수행할 수 있다.
동작 정보 신호(DDR_EN)가 로직 로우 레벨이 되어 고속 테스트 동작을 수행하는 경우, 제 1 셀렉터(237)는 제 1 테스트 분주 클럭(ICKDT)를 선택하고, 제 2 셀렉터(238)는 제 2 테스트 분주 클럭(ICKDB)를 선택하여 제 1 테스트 클럭(ICK_DA1) 및 제 2 테스트 클럭(ICK_DA2)으로 각각 출력할 수 있다. 반면, 동작 정보 신호(DDR_EN)가 로직 하이 레벨이 되어 저속 테스트 동작을 수행하는 경우, 제 1 셀렉터(237)는 제 1 버퍼 클럭(ICKT)을 선택하고, 제 2 셀렉터(238)는 제 2 버퍼 클럭(ICKB)를 선택하여 제 1 테스트 클럭(ICK_DA1) 및 제 2 테스트 클럭(ICK_DA2)으로 각각 출력할 수 있다. 즉, 제 1 클럭 생성 회로(230)는, 고속 테스트 동작 시 외부 테스트 장치가 SDR 타입의 데이터 전송 동작을 수행하면 내부 클럭(ICK_DA)을 분주하고, 저속 테스트 동작 시 외부 테스트 장치가 DDR 타입의 데이터 전송 동작을 수행하면 내부 클럭(ICK_DA)을 버퍼링하여 제 1 테스트 클럭(ICK_DA1) 및 제 2 테스트 클럭(ICK_DA2)을 생성할 수 있다.
제 1 래치 회로(240)는, 제 1 래치(242) 및 제 2 래치(244)를 포함할 수 있다. 제 1 래치(242)는, 제 1 테스트 클럭(ICK_DA1)에 따라 테스트 제어 신호(ICA_DA<0:8>)를 래치하여 제 1 래치 신호(ICA_DA1<0:8>)를 출력할 수 있다. 제 2 래치(244)는, 제 2 테스트 클럭(ICK_DA2)에 따라 테스트 제어 신호(ICA_DA<0:8>)를 래치하여 제 2 래치 신호(ICA_DA2<0:8>)를 출력할 수 있다.
도 6 은 도 4 의 입력 신호 제어 회로(400)의 구성을 설명하기 위한 회로도 이다.
도 6 을 참조하면, 입력 신호 제어 회로(400)는, 신호 선택 회로(410), 클럭 선택 회로(420) 및 제 2 래치 회로(430)를 포함할 수 있다.
신호 선택 회로(410)는, 제 1 신호 셀렉터(412) 및 제 2 신호 셀렉터(414)를 포함할 수 있다. 제 1 신호 셀렉터(412)는, 모드 신호(DA_EN)에 따라, 노멀 제어 신호(ICA<0:8>) 및 제 2 래치 신호(ICA_DA2<0:8>) 중 하나를 선택하여 제 1 선택 신호(ICAL1<0:8>)를 출력할 수 있다. 제 2 신호 셀렉터(414)는, 모드 신호(DA_EN)에 따라, 노멀 제어 신호(ICA<0:8>) 및 제 1 래치 신호(ICA_DA1<0:8>) 중 하나를 선택하여 제 2 선택 신호(ICAL2<0:8>)를 출력할 수 있다. 이 때, 노멀 제어 신호(ICA<0:8>)는, 노멀 동작 시 제 2 데이터 버퍼(도 4 의 320)으로부터 전달되고, 제 1 래치 신호(ICA_DA1<0:8>) 및 제 2 래치 신호(ICA_DA2<0:8>)는, 테스트 동작 시 DA 영역(1146)의 제 1 래치 회로(도 4 의 240)로부터 전달될 수 있다. 노멀 동작 시 모드 신호(DA_EN)가 로직 로우 레벨이 되면, 신호 선택 회로(410)는, 노멀 제어 신호(ICA<0:8>)를 선택하여 제 1 선택 신호(ICAL1<0:8>) 및 제 2 선택 신호(ICAL2<0:8>)로 각각 출력할 수 있다. 테스트 동작 시 모드 신호(DA_EN)가 로직 하이 레벨이 되면, 신호 선택 회로(410)는, 제 2 래치 신호(ICA_DA2<0:8>)를 선택하여 제 1 선택 신호(ICAL1<0:8>)로 출력하고, 제 1 래치 신호(ICA_DA1<0:8>)를 선택하여 제 2 선택 신호(ICAL2<0:8>)로 출력할 수 있다. 즉, 신호 선택 회로(410)는, 멀리 떨어진 DA 영역(1146)으로부터 제 1 래치 신호(ICA_DA1<0:8>) 및 제 2 래치 신호(ICA_DA2<0:8>)를 입력받을 때 두 신호를 스왑하여 입력받을 수 있다.
클럭 선택 회로(420)는, 제 1 클럭 셀렉터(422) 및 제 2 클럭 셀렉터(424)를 포함할 수 있다. 제 1 클럭 셀렉터(422)는, 모드 신호(DA_EN)에 따라, 제 1 노멀 분주 클럭(ICK1) 및 제 1 테스트 클럭(ICK_DA1) 중 하나를 선택하여 제 1 선택 클럭(ICKL1)을 출력할 수 있다. 제 2 클럭 셀렉터(424)는, 모드 신호(DA_EN)에 따라, 제 2 노멀 분주 클럭(ICK2) 및 제 2 테스트 클럭(ICK_DA2) 중 하나를 선택하여 제 2 선택 클럭(ICKL2)을 출력할 수 있다. 이 때, 제 1 노멀 분주 클럭(ICK1) 및 제 2 노멀 분주 클럭(ICK2)은, 노멀 동작 시 제 2 클럭 생성 회로(도 4 의 330)으로부터 전달되고, 제 1 테스트 클럭(ICK_DA1) 및 제 2 테스트 클럭(ICK_DA2)은, 테스트 동작 시 DA 영역(1146)의 제 1 클럭 생성 회로(도 4 의 230)로부터 전달될 수 있다. 노멀 동작 시 모드 신호(DA_EN)가 로직 로우 레벨이 되면, 클럭 선택 회로(420)는, 제 1 노멀 분주 클럭(ICK1)을 선택하여 제 1 선택 클럭(ICKL1)을 출력하고, 제 2 노멀 분주 클럭(ICK2)을 선택하여 제 2 선택 클럭(ICKL2)을 출력할 수 있다. 테스트 동작 시 모드 신호(DA_EN)가 로직 하이 레벨이 되면, 클럭 선택 회로(420)는, 제 1 테스트 클럭(ICK_DA1)을 선택하여 제 1 선택 클럭(ICKL1)을 출력하고, 제 2 테스트 클럭(ICK_DA2)을 선택하여 제 2 선택 클럭(ICKL2)을 출력할 수 있다.
제 2 래치 회로(430)는, 제 3 래치(432) 및 제 4 래치(434)를 포함할 수 있다. 제 3 래치(432)는, 제 1 선택 클럭(ICKL1)에 따라 제 1 선택 신호(ICAL1<0:8>)를 래치하여 제 1 내부 제어 신호(ICAR1<0:8>)를 출력할 수 있다. 제 4 래치(434)는, 제 2 선택 클럭(ICKL2)에 따라 제 2 선택 신호(ICAL2<0:8>)를 래치하여 제 2 내부 제어 신호(ICAR2<0:8>)를 출력할 수 있다.
상기와 같이, 테스트 동작 시, 입력 신호 제어 회로(400)는, DA 영역(1146)으로부터 제 1 래치 신호(ICA_DA1<0:8>) 및 제 2 래치 신호(ICA_DA2<0:8>)를 스왑하여 입력받은 후에 이들을 리타이밍할 수 있다. 따라서, 테스트 동작 시 클럭과 데이터 사이의 타이밍 마진을 추가적으로 확보할 수 있다.
도 7 은 도 4 의 내부 신호 생성 회로(500)의 구성을 설명하기 위한 블록도 이다.
도 7 을 참조하면, 내부 신호 생성 회로(500)는, 디코딩 회로(510) 및 커맨드/어드레스 생성 회로(520)를 포함할 수 있다.
디코딩 회로(510)는, 내부 제어 신호(ICAR1<0:8>, ICAR2<0:8>)를 디코딩하여 다수의 내부 커맨드들(ACT_A, PCG_A, WT_A, RD_A, ACT_B, PCG_B, WT_B, RD_B)을 생성할 수 있다. 다수의 내부 커맨드들(ACT_A, PCG_A, WT_A, RD_A, ACT_B, PCG_B, WT_B, RD_B)은, 액티브 커맨드(ACT_A, ACT_B), 프리차지 커맨드(PCG_A, PCG_B), 라이트 커맨드(WT_A, WT_B) 및 리드 커맨드(RD_A, RD_B) 등을 포함할 수 있다. 이 때, 액티브 커맨드(ACT_A, ACT_B) 및 프리차지 커맨드(PCG_A, PCG_B)는 로우 계열 커맨드로 정의되고, 라이트 커맨드(WT_A, WT_B) 및 리드 커맨드(RD_A, RD_B)는 컬럼 계열 커맨드로 정의할 수 있다.
커맨드/어드레스 생성 회로(520)는, 내부 커맨드(ACT_A, PCG_A, WT_A, RD_A, ACT_B, PCG_B, WT_B, RD_B)에 따라 내부 제어 신호(ICAR1<0:8>, ICAR2<0:8>)에 대응되는 내부 커맨드/어드레스(ADDR_ACT_A, ADDR_PCG_A, ADDR_WT_A, ADDR_RD_A, ADDR_ACT_B, ADDR_PCG_B, ADDR_WT_B, ADDR_RD_B)를 생성할 수 있다.
보다 상세하게, 디코딩 회로(510)는, 제 1 커맨드 디코더(512) 및 제 2 커맨드 디코더(514)를 포함할 수 있다. 제 1 커맨드 디코더(512)는, 제 1 내부 제어 신호(ICAR1<0:8>)를 디코딩하여 제 1 내부 커맨드들(ACT_A, PCG_A, WT_A, RD_A)을 생성할 수 있다. 제 2 커맨드 디코더(514)는, 제 2 내부 제어 신호(ICAR2<0:8>)를 디코딩하여 제 2 내부 커맨드들(ACT_B, PCG_B, WT_B, RD_B)을 생성할 수 있다.
커맨드/어드레스 생성 회로(520)는, 제 1 및 제 2 로우계 생성 회로(522, 524) 및 제 1 및 제 2 컬럼계 생성 회로(526, 528)를 포함할 수 있다. 제 1 로우계 생성 회로(522)는, 제 1 내부 커맨드들(ACT_A, PCG_A, WT_A, RD_A) 중 로우 계열 커맨드(ACT_A, PCG_A)에 따라, 제 1 내부 제어 신호(ICAR1<0:8>)에 대응되는 커맨드/어드레스(ADDR_ACT_A, ADDR_PCG_A)를 생성할 수 있다. 제 2 로우계 생성 회로(524)는, 제 2 내부 커맨드들(ACT_B, PCG_B, WT_B, RD_B) 중 로우 계열 커맨드(ACT_B, PCG_B)에 따라, 제 2 내부 제어 신호(ICAR2<0:8>)에 대응되는 커맨드/어드레스(ADDR_ACT_B, ADDR_PCG_B)를 생성할 수 있다. 제 1 컬럼계 생성 회로(526)는, 제 1 내부 커맨드들(ACT_A, PCG_A, WT_A, RD_A) 중 컬럼 계열 커맨드(WT_A, RD_A)에 따라, 제 1 내부 제어 신호(ICAR1<0:8>)에 대응되는 커맨드/어드레스(ADDR_WT_A, ADDR_RD_A)를 생성할 수 있다. 제 2 컬럼계 생성 회로(528)는, 제 2 내부 커맨드들(ACT_B, PCG_B, WT_B, RD_B) 중 컬럼 계열 커맨드(WT_B, RD_B)에 따라, 제 2 내부 제어 신호(ICAR2<0:8>)에 대응되는 커맨드/어드레스(ADDR_WT_B, ADDR_RD_B)를 생성할 수 있다.
참고로, 제 1 로우계 생성 회로(522)에서 생성된 커맨드/어드레스(ADDR_ACT_A, ADDR_PCG_A) 및 제 2 로우계 생성 회로(524)에서 생성된 커맨드/어드레스(ADDR_ACT_B, ADDR_PCG_B)는 다수의 관통 전극들(TSV)을 통해 각 코어 다이(도 1 의 112)에 전달될 수 있다. 각 코어 다이(112)는 전달된 커맨드/어드레스(ADDR_ACT_A, ADDR_PCG_A) 및 커맨드/어드레스(ADDR_ACT_B, ADDR_PCG_B)를 통합하고 통합된 커맨드/어드레스에 따라 액티브 및 프리차지 동작을 수행할 수 있다. 마찬가지로, 제 1 컬럼계 생성 회로(526)에서 생성된 커맨드/어드레스(ADDR_WT_A, ADDR_RD_A) 및 제 2 컬럼계 생성 회로(528)에서 생성된 커맨드/어드레스(ADDR_WT_B, ADDR_RD_B)는 다수의 관통 전극들(TSV)을 통해 각 코어 다이(112)에 전달될 수 있다. 각 코어 다이(112)는 전달된 커맨드/어드레스(ADDR_WT_A, ADDR_RD_A) 및 커맨드/어드레스(ADDR_WT_B, ADDR_RD_B)를 통합하고 통합된 커맨드/어드레스에 따라 리드 및 라이트 동작을 수행할 수 있다.
이하, 도 1 내지 도 10 을 참조하여 본 발명의 실시예에 따른 반도체 시스템의 동작을 설명하기로 한다.
도 8 은 본 발명의 실시예에 따른 반도체 시스템의 노멀 동작을 설명하기 위한 타이밍도 이다.
도 8 을 참조하면, 노멀 동작 시, 모드 신호(DA_EN)는 로직 로우 레벨이 된다.
컨트롤러(120)으로부터 제 2 PHY 범프(PB1)을 통해 노멀 클럭(CK_PHY)이 입력되고, 다수의 제 1 PHY 범프들(PB0<0:8>)을 통해 노멀 제어 신호(CA_PHY<0:8>)가 입력된다. 노멀 동작 시, 컨트롤러(120)는, 노멀 클럭(CK_PHY)의 라이징 에지에 따라 노멀 제어 신호(CA_PHY<0:8>)를 전송할 수 있다. 즉, 노멀 제어 신호(CA_PHY<0:8>)는 SDR 타입의 데이터 전송 동작을 통해 전송될 수 있다. 물리 영역(1142)에 배치된 제 2 클럭 버퍼(310)는, 노멀 클럭(CK_PHY)을 버퍼링하여 내부 노멀 클럭을 생성하고, 제 2 클럭 생성 회로(330)는, 내부 노멀 클럭을 분주하여 서로 반대되는 위상을 가지는 제 1 및 제 2 노멀 분주 클럭(ICK1, ICK2)을 생성한다. 물리 영역(1142)에 배치된 제 2 데이터 버퍼(320)는, 노멀 제어 신호(CA_PHY<0:8>)를 버퍼링하여 버퍼링된 노멀 제어 신호(ICA<0:8>)를 생성한다.
입력 신호 제어 회로(400)의 신호 선택 회로(410)는, 노멀 제어 신호(ICA<0:8>)를 선택하여 제 1 선택 신호(ICAL1<0:8>) 및 제 2 선택 신호(ICAL2<0:8>)로 각각 출력한다. 클럭 선택 회로(420)는, 제 1 노멀 분주 클럭(ICK1)을 선택하여 제 1 선택 클럭(ICKL1)을 출력하고, 제 2 노멀 분주 클럭(ICK2)을 선택하여 제 2 선택 클럭(ICKL2)을 출력한다. 제 2 래치 회로(430)는, 제 1 선택 클럭(ICKL1)에 따라 제 1 선택 신호(ICAL1<0:8>)를 래치하여 제 1 내부 제어 신호(ICAR1<0:8>)를 출력하고, 제 2 선택 클럭(ICKL2)에 따라 제 2 선택 신호(ICAL2<0:8>)를 래치하여 제 2 내부 제어 신호(ICAR2<0:8>)를 출력한다.
내부 신호 생성 회로(500)는, 내부 제어 신호(ICAR1<0:8>, ICAR2<0:8>)를 디코딩하여 다수의 내부 커맨드/어드레스들(ADDR_ACT_A, ADDR_PCG_A, ADDR_WT_A, ADDR_RD_A, ADDR_ACT_B, ADDR_PCG_B, ADDR_WT_B, ADDR_RD_B)을 생성하여 TSV 영역(1144)의 다수의 관통 전극들(TSV)에 제공할 수 있다.
한편, 노멀 동작 시, 연속된 두 개의 노멀 제어 신호(CA_PHY<0:8>) “AA” 및 “BB”가 입력되고, 이들이 각 코어 다이로 전달되어 하나의 커맨드/어드레스 신호로 통합된다. 이 때, 두번째 노멀 제어 신호(CA_PHY<0:8>) “BB”가 입력된 시점(①)으로부터 실질적인 지연없는 시점(②)에서 두 개의 내부 제어 신호(ICAR1<0:8>, ICAR2<0:8>)가 각 코어 다이로 제공됨을 알 수 있다.
도 9 는 본 발명의 실시예에 따른 반도체 시스템의 고속 테스트 동작을 설명하기 위한 타이밍도 이다.
도 9 를 참조하면, 고속 테스트 동작 시, 모드 신호(DA_EN)는 로직 하이 레벨이 되고, 동작 정보 신호(DDR_EN)는 로직 로우 레벨이 된다.
테스트 장치(미도시)로부터 다수의 제 1 DA 패드들(DAP0<0:8>)을 통해 테스트 제어 신호(CA_DA<0:8>)이 입력되고, 제 2 DA 패드(DAP1)를 통해 외부 클럭(CK_DA)이 입력된다. 테스트 장치는, 외부 클럭(CK_DA)의 라이징 에지에 따라 테스트 제어 신호(CA_DA<0:8>)를 전송할 수 있다. 즉, 고속 테스트 동작 시, 테스트 제어 신호(CA_DA<0:8>)는 SDR 타입의 데이터 전송 동작을 통해 전송될 수 있다.
DA 영역(1146)에 배치된 제 1 클럭 생성 회로(230)는, 내부 클럭(ICK_DA)을 분주하여 제 1 테스트 분주 클럭(ICKDT) 및 제 2 테스트 분주 클럭(ICKDB)을 생성하고, 이를 제 1 테스트 클럭(ICK_DA1, ICK_DA2)으로 출력한다. 제 1 래치 회로(240)는, 제 1 및 제 2 테스트 클럭(ICK_DA1, ICK_DA2)에 따라 테스트 제어 신호(ICA_DA<0:8>)를 각각 래치하여 제 1 및 제 2 래치 신호(ICA_DA1<0:8>, ICA_DA2<0:8>)를 생성한다. 제 1 및 제 2 테스트 클럭(ICK_DA1, ICK_DA2)과 제 1 및 제 2 래치 신호(ICA_DA1<0:8>, ICA_DA2<0:8>)는 DA 영역(1146)에서 생성되어 물리 영역(1142)으로 제공될 수 있다.
물리 영역(1142)에 배치된 입력 신호 제어 회로(400)의 신호 선택 회로(410)는, 제 2 래치 신호(ICA_DA2<0:8>)를 선택하여 제 1 선택 신호(ICAL1<0:8>)로 출력하고, 제 1 래치 신호(ICA_DA1<0:8>)를 선택하여 제 2 선택 신호(ICAL2<0:8>)로 출력한다. 클럭 선택 회로(420)는, 제 1 테스트 클럭(ICK_DA1)을 선택하여 제 1 선택 클럭(ICKL1)을 출력하고, 제 2 테스트 클럭(ICK_DA2)을 선택하여 제 2 선택 클럭(ICKL2)을 출력한다. 제 2 래치 회로(430)는, 제 1 선택 클럭(ICKL1)에 따라 제 1 선택 신호(ICAL1<0:8>)를 리래치하여 제 1 내부 제어 신호(ICAR1<0:8>)를 출력하고, 제 2 선택 클럭(ICKL2)에 따라 제 2 선택 신호(ICAL2<0:8>)를 리래치하여 제 2 내부 제어 신호(ICAR2<0:8>)를 출력한다.
내부 신호 생성 회로(500)는, 내부 제어 신호(ICAR1<0:8>, ICAR2<0:8>)를 디코딩하여 다수의 내부 커맨드/어드레스들(ADDR_ACT_A, ADDR_PCG_A, ADDR_WT_A, ADDR_RD_A, ADDR_ACT_B, ADDR_PCG_B, ADDR_WT_B, ADDR_RD_B)을 생성하여 TSV 영역(1144)의 다수의 관통 전극들(TSV)에 제공할 수 있다.
제안 발명에 따른 반도체 장치는, 고속 테스트 동작 시, 테스트 장치로부터 SDR 타입으로 전송되는 테스트 제어 신호(CA_DA<0:8>)를 입력받을 때, 내부에서 분주된 클럭을 이용하여 DDR 타입의 데이터 전송 동작을 수행할 수 있다. 또한, 반도체 장치가, DA 영역(1146)으로부터 제 1 래치 신호(ICA_DA1<0:8>) 및 제 2 래치 신호(ICA_DA2<0:8>)를 입력받을 때 두 신호를 스왑하여 리타이밍함으로써 클럭과 데이터 사이의 타이밍 마진을 추가적으로 확보할 수 있다. 한편, 고속 테스트 동작 시, 두 번째 테스트 제어 신호(CA_DA<0:8>) “BB”가 입력된 시점(③)으로부터 1CK 딜레이 후의 시점(④)에서 두 개의 내부 제어 신호(ICAR1<0:8>, ICAR2<0:8>)가 각 코어 다이로 제공됨을 알 수 있다. 제안 발명에서는, 비록 1CK 딜레이가 발생할 수 있지만, 셋업/홀드 마진을 확보할 수 있어 내부적으로 고속 테스트 동작이 가능하다.
도 10 은 본 발명의 실시예에 따른 반도체 시스템의 저속 테스트 동작을 설명하기 위한 타이밍도 이다.
도 10 을 참조하면, 저속 테스트 동작 시, 모드 신호(DA_EN) 및 동작 정보 신호(DDR_EN)는 모두 로직 하이 레벨이 된다. 테스트 장치는, 외부 클럭(CK_DA)의 라이징 에지 및 폴링 에지에 따라 테스트 제어 신호(CA_DA<0:8>)를 전송한다. 즉, 저속 테스트 동작 시, 테스트 제어 신호(CA_DA<0:8>)는 DDR 타입의 데이터 전송 동작을 통해 전송될 수 있다.
DA 영역(1146)에 배치된 제 1 클럭 생성 회로(230)는, 내부 클럭(ICK_DA)을 버퍼링하여 제 1 버퍼 클럭(ICKT) 및 제 2 버퍼 클럭(ICKB)를 생성하고, 이를 제 1 및 제 2 테스트 클럭(ICK_DA1, ICK_DA2)으로 출력한다. 제 1 래치 회로(240)는, 제 1 및 제 2 테스트 클럭(ICK_DA1, ICK_DA2)에 따라 테스트 제어 신호(ICA_DA<0:8>)를 각각 래치하여 제 1 및 제 2 래치 신호(ICA_DA1<0:8>, ICA_DA2<0:8>)를 생성한다. 물리 영역(1142)에 배치된 입력 신호 제어 회로(400)는, 제 1 테스트 클럭(ICK_DA1)에 따라 제 2 래치 신호(ICA_DA2<0:8>)를 리래치하고, 제 2 테스트 클럭(ICK_DA2)에 따라 제 1 래치 신호(ICA_DA1<0:8>)를 리래치하여 내부 제어 신호(ICAR1<0:8>, ICAR2<0:8>)를 생성한다. 내부 신호 생성 회로(500)는, 내부 제어 신호(ICAR1<0:8>, ICAR2<0:8>)를 디코딩하여 다수의 내부 커맨드/어드레스들(ADDR_ACT_A, ADDR_PCG_A, ADDR_WT_A, ADDR_RD_A, ADDR_ACT_B, ADDR_PCG_B, ADDR_WT_B, ADDR_RD_B)을 생성하여 TSV 영역(1144)의 다수의 관통 전극들(TSV)에 제공할 수 있다.
제안 발명에 따른 반도체 장치는, 저속 테스트 동작 시, 테스트 장치로부터 DDR 타입으로 전송되는 테스트 제어 신호(CA_DA<0:8>)를 입력받는다. 또한, 반도체 장치가, DA 영역(1146)으로부터 제 1 래치 신호(ICA_DA1<0:8>) 및 제 2 래치 신호(ICA_DA2<0:8>)를 입력받을 때 두 신호를 스왑하여 리타이밍함으로써 클럭과 데이터 사이의 타이밍 마진을 추가적으로 확보할 수 있다. 한편, 저속 테스트 동작 시, 두 번째 테스트 제어 신호(CA_DA<0:8>) “BB”가 입력된 시점(⑤)으로부터 0.5CK 딜레이 후의 시점(⑥)에서 두 개의 내부 제어 신호(ICAR1<0:8>, ICAR2<0:8>)가 각 코어 다이로 제공됨을 알 수 있다. 제안 발명에서는, 비록 0.5CK 딜레이가 발생할 수 있지만, 셋업/홀드 마진을 확보할 수 있어 내부적으로 저속 테스트 동작이 가능하다.
한편, 상기의 실시예에서는 적층형 메모리 장치가 적용된 반도체 시스템을 설명하였지만 제안 발명은 이에 한정되지 않는다. 이하에서는, 제안 발명이 멀티 채널 인터페이스 방식의 와이드 입출력형 반도체 장치에 적용된 경우를 설명하기로 한다.
도 11 은 본 발명의 다른 실시예에 따른 반도체 시스템(600)을 나타낸 도면이다.
도 11 을 참조하면, 반도체 시스템(600)은, 반도체 장치(610), 컨트롤러(620), 인터포저(630) 및 패키지 기판(640)을 포함할 수 있다. 도 11 의 컨트롤러(620), 인터포저(630) 및 패키지 기판(640)은 도 1 의 구성들과 실질적으로 동일하다. 도 11 의 반도체 장치(610)는, 도 1 의 베이스 다이(114)와 코어 다이(112)가 집합된 구조를 가질 수 있다.
반도체 장치(610)는, 컨트롤러(620)의 물리 영역(PHY, 622)과 연결되는 물리 영역(PHY, 612)과 외부 테스트 장치와 직접 연결되는 직접 억세스(Direct Access, DA) 영역(614)이 배치될 수 있다. 각 물리 영역(612, 622)에는 반도체 장치(610)와 컨트롤러(620) 간의 통신을 위한 인터페이스 회로가 배치될 수 있다. DA 영역(614)에는 반도체 장치(610)를 테스트하기 위한 인터페이스 회로가 배치될 수 있다.
도 12a 및 도 12b 는 도 11 의 반도체 장치(610)의 구성을 설명하기 위한 구성도 이다. 도 12a 및 도 12b 에는, 반도체 장치(610)가 메모리 장치로 구현된 경우가 도시되어 있다.
도 12a 및 도 12b 를 참조하면, 반도체 장치(610)는, 메모리 영역(MA), 물리 영역(612) 및 직접 억세스(Direct Access, DA) 영역(614)으로 구분될 수 있다.
메모리 영역(MA)에는 다수의 서브 메모리 영역들(예를 들어, 제 1 내지 제 4 서브 메모리 영역(M0~M3))이 배치될 수 있다. 각 서브 메모리 영역(M0~M3)에는, 메모리 셀 어레이와 그들의 동작을 제어하기 위한 주변 회로가 배치될 수 있다.
물리 영역(612)에는, 제 1 내지 제 4 서브 메모리 영역(M0~M3)과 인터페이스를 위한 채널 인터페이스 영역(CH0~IF_CH3_IF)이 배치될 수 있다. 물리 영역(612)에는 컨트롤러(620)와 인터페이싱하는 PHY 범프들(PB)이 형성될 수 있다.
DA 영역(614)은, DA 범프 영역(614B)과 DA 프로빙 영역(614P)으로 구분될 수 있다. DA 범프 영역(614B)에는, 외부 테스트 장치가 인터포저(630)를 통하여 반도체 장치(610)를 직접 억세스하여 테스트하기 위한 다수의 DA 범프들(DAB)이 형성될 수 있다. DA 프로빙 영역(614P)에는, 외부 테스트 장치가 인터포저(630)를 통하지 않고 적층형 반도체 장치(610)를 직접 억세스(예를 들어, Probing)하여 테스트하기 위한 다수의 DA 패드들(DAP)이 형성될 수 있다. PHY 범프들(PB) 및 DA 범프들(DAB)은 마이크로 범프로 구성되고, DA 패드들(DAP)은 PHY 범프들(PB) 및 DA 범프들(DAB) 보다 큰 사이즈를 가지는 패드로 구성될 수 있다. DA 패드들(DAP)은, PHY 범프들(PB) 혹은 DA 범프들(DAB) 보다 상대적으로 물리적인 사이즈가 크고 갯수가 적게 구비될 수 있다. 도 12a 에는, 물리 영역(612)의 하부에 DA 프로빙 영역(614P)이 형성되고, 물리 영역(612)의 일측에 DA 범프 영역(614B)이 형성된 경우가 도시되어 있고, 도 12b 에는, 물리 영역(612)과 메모리 영역(MA)의 사이에 DA 범프 영역(614B)이 형성된 경우가 도시되어 있다. 본 발명은 이에 한정되지 않으며, DA 범프 영역(614B) 및 DA 프로빙 영역(614P)은 다양한 배치로 형성될 수 있다.
한편, 반도체 장치(110)를 테스트하기 위해, 직접 억세스((Direct Access) 모드로 진입하면, DA 영역(614)의 DA 범프들(DAB) 혹은 DA 패드들(DAP)를 통해 테스트 데이터가 인가된다. 인가된 테스트 데이터는 물리 영역(612)으로 전달되고, 물리 영역(612)의 인터페이스 회로에 의해 각 서브 메모리 영역(M0~M3)으로 전달될 수 있다. 본 발명의 실시예에서, 물리 영역(612)에는, 도 4 의 제 2 입력 회로(300), 입력 신호 제어 회로(400) 및 내부 신호 생성 회로(500)가 배치되고, DA 영역(614)의 DA 범프 영역(614B)과 DA 프로빙 영역(614P) 중 어느 하나에는, 도 4 의 제 1 입력 회로(200)가 배치될 수 있다. 테스트 동작 시, 물리 영역(612)에 배치된 입력 신호 제어 회로(400)가, 멀리 떨어진 DA 영역(614)으로부터 제 1 래치 신호(ICA_DA1<0:8>) 및 제 2 래치 신호(ICA_DA2<0:8>)를 입력받을 때, 두 신호를 스왑하여 리타이밍 동작을 수행함으로써 클럭과 데이터 사이의 타이밍 마진을 추가적으로 확보할 수 있다. 또한, 고속 테스트 동작 시 외부 클럭을 분주하고, 저속 테스트 동작 시 외부 클럭을 버퍼링하여 내부적으로 이용함으로써 외부 테스트 장치의 동작 속도에 상관없이 고속 테스트 동작을 수행할 수 있다.
도 13 은 본 발명의 다른 실시예에 따른 반도체 시스템(700)의 구성을 설명하기 위한 블록도 이다.
도 13 을 참조하면, 반도체 시스템(700)은, 반도체 장치(710), 컨트롤러(720) 및 테스트 장치(730)를 포함할 수 있다.
테스트 장치(730)는, 테스트 동작 시 외부 클럭(CK_DA)과 테스트 제어 신호(CA_DA<0:8>)를 반도체 장치(710)로 제공할 수 있다. 테스트 장치(730)는, 저속 테스트 동작 시 외부 클럭(CK_DA)의 제 1 에지 및 제 2 에지에 동기된 테스트 제어 신호(CA_DA<0:8>)를 제공할 수 있다. 테스트 장치(730)는, 고속 테스트 동작 시 외부 클럭(CK_DA)의 제 1 에지 및 제 2 에지 중 하나에 동기된 테스트 제어 신호(CA_DA<0:8>)를 제공할 수 있다. 즉, 테스트 장치(730)는, 저속 테스트 동작 시 DDR 타입의 데이터 전송 동작을 수행하고, 고속 테스트 동작 시 SDR 타입의 데이터 전송 동작을 수행할 수 있다.
컨트롤러(720)는, 노멀 동작 시 노멀 클럭(CK_PHY)과 노멀 제어 신호(CA_PHY<0:8>)를 반도체 장치(710)에 제공할 수 있다.
반도체 장치(710)는, 외부 클럭(CK_DA)과 테스트 제어 신호(CA_DA<0:8>)에 따라 테스트 동작을 수행하고, 노멀 클럭(CK_PHY)과 노멀 제어 신호(CA_PHY<0:8>)에 따라 노멀 동작을 수행할 수 있다. 컨트롤러(720)와 반도체 장치(710)는, 도 1 혹은 도 11 중 어느 한 형태로 구성될 수 있다.
반도체 장치(710)가 적층형 반도체 장치인 경우, 반도체 장치(710)는, 컨트롤러(720)와 인터페이싱하는 물리 영역(712), 관통 전극들과 인터페이싱하는 TSV 영역(미도시) 및 테스트 장치와 직접 인터페이싱하는 직접 억세스(DA) 영역(714)을 포함할 수 있다. 반도체 장치(710)가 와이드 입출력형 반도체 장치인 경우, 반도체 장치(710)는, 컨트롤러(720)와 인터페이싱하는 물리 영역(712) 및 테스트 장치와 직접 인터페이싱하는 DA 영역(714)을 포함할 수 있다. 반도체 장치(710)는, 테스트 장치(730)로부터 제공되는 외부 클럭(CK_DA)과 테스트 제어 신호(CA_DA<0:8>)를 DA 영역(714)으로 입력받고, 노멀 클럭(CK_PHY)과 노멀 제어 신호(CA_PHY<0:8>)를 물리 영역(712)으로 입력받을 수 있다.
보다 상세하게, 반도체 장치(710)는, 제 1 클럭 생성 회로(810), 제 1 래치 회로(820), 입력 신호 제어 회로(830) 및 내부 회로(840)를 포함할 수 있다. 한편, 도 13 에 도시되지 않았지만, 반도체 장치(710)는, 도 4 의 제 2 입력 회로(200)에 대응되는 구성으로, 노멀 클럭(CK_PHY)을 분주하여 서로 반대되는 위상을 가지는 제 1 및 제 2 노멀 분주 클럭(ICK1, ICK2)을 생성하는 분주기를 더 포함할 수 있다.
제 1 클럭 생성 회로(810)는, 저속 테스트 동작 시 외부 클럭(CK_DA)을 분주하고, 고속 테스트 동작 시 외부 클럭(CK_DA)을 버퍼링하여 제 1 및 제 2 테스트 클럭(ICK_DA1, ICK_DA2)을 생성할 수 있다. 제 1 래치 회로(820)는, 제 1 및 제 2 테스트 클럭(ICK_DA1, ICK_DA2)에 따라 테스트 제어 신호(CA_DA<0:8>)를 각각 래치하여 제 1 및 제 2 래치 신호(ICA_DA1<0:8>, ICA_DA2<0:8>)를 생성할 수 있다. 입력 신호 제어 회로(830)는, 테스트 동작 시 제 1 테스트 클럭(ICK_DA1) 및 제 2 테스트 클럭(ICK_DA2)에 따라 제 1 래치 신호(ICA_DA1<0:8>) 및 제 2 래치 신호(ICA_DA2<0:8>)를 리래치(즉, 리타이밍)하여 내부 제어 신호(ICAR1<0:8>, ICAR2<0:8>)를 생성할 수 있다. 입력 신호 제어 회로(830)는, 노멀 동작 시 제 1 노멀 분주 클럭(ICK1) 및 제 2 노멀 분주 클럭(ICK2)에 따라 노멀 제어 신호(CA_PHY<0:8>)를 리래치(즉, 리타이밍)하여 내부 제어 신호(ICAR1<0:8>, ICAR2<0:8>)를 생성할 수 있다. 도 13 의 입력 신호 제어 회로(830)는, 도 4 의 입력 신호 제어 회로(830)와 실질적으로 동일한 구성을 가질 수 있다. 내부 회로(840)는 내부 제어 신호(ICAR1<0:8>, ICAR2<0:8>)를 입력받아 내부 동작을 수행할 수 있다. 예를 들어, 도 13 의 내부 회로(840)는, 도 4 의 내부 신호 생성 회로(500)를 포함할 수 있다.
본 발명의 실시예에서, 제 1 클럭 생성 회로(810) 및 제 1 래치 회로(820)는, DA 영역(714)에 배치되고, 입력 신호 제어 회로(830)는 물리 영역(712)에 배치될 수 있다. 즉, 제안 발명의 실시예에 따른 반도체 시스템(700)은, 테스트 동작 시, 물리 영역(712)에 배치된 입력 신호 제어 회로(830)가, DA 영역(714)으로부터 제 1 래치 신호(ICA_DA1<0:8>) 및 제 2 래치 신호(ICA_DA2<0:8>)를 입력받을 때, 두 신호를 스왑하여 리타이밍 동작을 수행함으로써 클럭과 데이터 사이의 타이밍 마진을 추가적으로 확보할 수 있다. 또한, 고속 테스트 동작 시 외부 클럭을 분주하고, 저속 테스트 동작 시 외부 클럭을 버퍼링하여 내부적으로 이용함으로써 외부 테스트 장치의 동작 속도에 상관없이 고속 테스트 동작을 수행할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.

Claims (19)

  1. 수직 방향으로 적층되어 다수의 관통 전극들을 통해 신호를 전송하는 다수의 반도체 칩들을 포함하고,
    상기 반도체 칩들 중 적어도 하나의 칩은,
    저속 테스트 동작과 고속 테스트 동작을 정의하는 동작 정보 신호에 따라 외부 클럭을 분주하거나 상기 외부 클럭을 버퍼링하여 제 1 및 제 2 테스트 클럭을 생성하는 제 1 클럭 생성 회로;
    상기 제 1 및 제 2 테스트 클럭에 따라 테스트 제어 신호를 각각 래치하여 제 1 및 제 2 래치 신호를 생성하는 제 1 래치 회로; 및
    상기 제 1 테스트 클럭에 따라 상기 제 2 래치 신호를 리래치하고, 상기 제 2 테스트 클럭에 따라 상기 제 1 래치 신호를 리래치하여 내부 제어 신호를 생성하는 입력 신호 제어 회로
    를 포함하는 적층형 반도체 장치.
  2. 제 1 항에 있어서,
    상기 반도체 칩은,
    컨트롤러와 인터페이싱하는 제 1 영역, 상기 관통 전극들과 인터페이싱하는 제 2 영역 및 테스트 장치와 직접 인터페이싱하는 제 3 영역을 포함하고,
    상기 테스트 장치로부터 제공되는 상기 외부 클럭과 상기 테스트 제어 신호를 상기 제 3 영역으로 입력받고, 상기 컨트롤러로부터 제공되는 노멀 클럭과 노멀 제어 신호를 상기 제 1 영역으로 입력받는 적층형 반도체 장치.
  3. 제 2 항에 있어서,
    상기 제 3 영역은,
    패키지 레벨의 상기 적층형 반도체 장치의 테스트를 수행하기 위해 구비되는 다수의 DA 범프들(DAB)이 형성된 범프 영역; 및
    웨이퍼 레벨의 상기 적층형 반도체 장치의 테스트를 수행하기 위해 구비되는 다수의 프로빙 패드들(DAP)이 형성된 패드 영역
    을 포함하는 적층형 반도체 장치.
  4. 제 2 항에 있어서,
    상기 제 1 클럭 생성 회로 및 상기 제 1 래치 회로는 상기 제 3 영역에 배치되고,
    상기 입력 신호 제어 회로는 상기 제 1 영역에 배치되는 적층형 반도체 장치.
  5. 제 1 항에 있어서,
    상기 제 1 클럭 생성 회로는,
    상기 외부 클럭을 분주하여 제 1 및 제 2 테스트 분주 클럭을 생성하는 분주기;
    상기 외부 클럭을 제 1 버퍼 클럭으로 전달하는 제 1 전달기;
    상기 외부 클럭의 위상을 반전하여 제 2 버퍼 클럭으로 전달하는 제 2 전달기;
    상기 동작 정보 신호에 따라, 상기 제 1 테스트 분주 클럭 및 상기 제 1 버퍼 클럭 중 하나를 선택하여 상기 제 1 테스트 클럭을 출력하고, 상기 제 2 테스트 분주 클럭 및 상기 제 2 버퍼 클럭 중 하나를 선택하여 상기 제 2 테스트 클럭을 출력하는 셀렉터
    를 포함하는 적층형 반도체 장치.
  6. 제 1 항에 있어서,
    상기 반도체 칩은,
    컨트롤러로부터 제공되는 노멀 클럭을 분주하여 제 1 및 제 2 노멀 분주 클럭을 생성하는 주파수 분주기
    를 더 포함하는 적층형 반도체 장치.
  7. 제 6 항에 있어서,
    상기 입력 신호 제어 회로는,
    테스트 동작과 노멀 동작을 정의하는 모드 신호에 따라, 컨트롤러로부터 제공되는 노멀 제어 신호 및 상기 제 2 래치 신호 중 하나를 선택하여 제 1 선택 신호를 출력하고, 상기 노멀 제어 신호 및 상기 제 1 래치 신호 중 하나를 선택하여 제 2 선택 신호를 출력하는 신호 선택 회로;
    상기 모드 신호에 따라, 상기 제 1 테스트 클럭 및 상기 제 1 노멀 분주 클럭 중 하나를 선택하여 제 1 선택 클럭을 출력하고, 상기 제 2 테스트 클럭 및 상기 제 2 노멀 분주 클럭 중 하나를 선택하여 제 2 선택 클럭을 출력하는 클럭 선택 회로; 및
    상기 제 1 선택 클럭에 따라 상기 제 1 선택 신호를 래치하고, 상기 제 2 선택 클럭에 따라 상기 제 2 선택 신호를 래치하여 상기 내부 제어 신호를 생성하는 제 2 래치 회로
    를 포함하는 적층형 반도체 장치.
  8. 제 1 항에 있어서,
    상기 반도체 칩은,
    상기 내부 제어 신호를 디코딩하여 다수의 내부 커맨드들을 생성하는 디코딩 회로; 및
    상기 내부 커맨드들에 따라, 상기 내부 제어 신호에 대응되는 다수의 내부 커맨드/어드레스들을 생성하여 상기 다수의 관통 전극들로 전달하는 커맨드/어드레스 생성 회로
    를 더 포함하는 적층형 반도체 장치.
  9. 테스트 동작 모드에 따라 외부 클럭에 동기된 테스트 제어 신호를 제공하는 테스트 장치; 및
    상기 외부 클럭 및 상기 테스트 제어 신호에 따라 테스트 동작을 수행하는 반도체 장치를 포함하며, 상기 반도체 장치는,
    저속 테스트 동작 시 상기 외부 클럭을 분주하고, 고속 테스트 동작 시 상기 외부 클럭을 버퍼링하여 제 1 및 제 2 테스트 클럭을 생성하는 제 1 클럭 생성 회로;
    상기 제 1 및 제 2 테스트 클럭에 따라 상기 테스트 제어 신호를 각각 래치하여 제 1 및 제 2 래치 신호를 생성하는 제 1 래치 회로; 및
    상기 제 1 테스트 클럭에 따라 상기 제 2 래치 신호를 리래치하고, 상기 제 2 테스트 클럭에 따라 상기 제 1 래치 신호를 리래치하여 내부 제어 신호를 생성하는 입력 신호 제어 회로
    를 포함하는 반도체 시스템.
  10. 제 9 항에 있어서,
    상기 테스트 장티는,
    상기 저속 테스트 동작 시 상기 외부 클럭의 제 1 에지 및 제 2 에지에 동기된 상기 테스트 제어 신호를 제공하고, 상기 고속 테스트 동작 시 상기 외부 클럭의 상기 제 1 에지 및 상기 제 2 에지 중 하나에 동기된 상기 테스트 제어 신호를 제공하는 반도체 시스템.
  11. 제 9 항에 있어서,
    상기 반도체 장치에 노멀 클럭과 노멀 제어 신호를 제공하여 노멀 동작을 수행하도록 제어하는 컨트롤러
    를 더 포함하는 반도체 시스템.
  12. 제 11 항에 있어서,
    상기 반도체 장치는,
    상기 컨트롤러와 인터페이싱하는 제 1 영역 및 상기 테스트 장치와 직접 인터페이싱하는 제 3 영역을 포함하고,
    상기 테스트 장치로부터 제공되는 상기 외부 클럭과 상기 테스트 제어 신호를 상기 제 3 영역으로 입력받고, 상기 노멀 클럭과 상기 노멀 제어 신호를 상기 제 1 영역으로 입력받는 반도체 시스템.
  13. 제 12 항에 있어서,
    상기 제 1 클럭 생성 회로 및 상기 제 1 래치 회로는 상기 제 3 영역에 배치되고,
    상기 입력 신호 제어 회로는 상기 제 1 영역에 배치되는 반도체 시스템.
  14. 제 11 항에 있어서,
    상기 반도체 장치는, 수직 방향으로 적층되어 다수의 관통 전극들을 통해 신호를 전송하는 다수의 반도체 칩들을 포함하며,
    상기 제 1 클럭 생성 회로, 상기 제 1 래치 회로 및 상기 입력 신호 제어 회로는 어느 하나의 반도체 칩에 배치되는 반도체 시스템.
  15. 제 14 항에 있어서,
    상기 반도체 칩은,
    상기 컨트롤러와 인터페이싱하는 제 1 영역, 상기 관통 전극들과 인터페이싱하는 제 2 영역 및 테스트 장치와 직접 인터페이싱하는 제 3 영역을 포함하고,
    상기 테스트 장치로부터 제공되는 상기 외부 클럭과 상기 테스트 제어 신호를 상기 제 3 영역으로 입력받고, 상기 노멀 클럭과 상기 노멀 제어 신호를 상기 제 1 영역으로 입력받는 반도체 시스템.
  16. 제 15 항에 있어서,
    상기 제 1 클럭 생성 회로 및 상기 제 1 래치 회로는 상기 제 3 영역에 배치되고,
    상기 입력 신호 제어 회로는 상기 제 1 영역에 배치되는 반도체 시스템.
  17. 제 9 항에 있어서,
    상기 입력 신호 제어 회로는,
    테스트 동작과 노멀 동작을 정의하는 모드 신호에 따라, 노멀 제어 신호 및 상기 제 2 래치 신호 중 하나를 선택하여 제 1 선택 신호를 출력하고, 상기 노멀 제어 신호 및 상기 제 1 래치 신호 중 하나를 선택하여 제 2 선택 신호를 출력하는 신호 선택 회로;
    상기 모드 신호에 따라, 상기 제 1 테스트 클럭 및 제 1 노멀 분주 클럭 중 하나를 선택하여 제 1 선택 클럭을 출력하고, 상기 제 2 테스트 클럭 및 제 2 노멀 분주 클럭 중 하나를 선택하여 제 2 선택 클럭을 출력하는 클럭 선택 회로; 및
    상기 제 1 선택 클럭에 따라 상기 제 1 선택 신호를 래치하고, 상기 제 2 선택 클럭에 따라 상기 제 2 선택 신호를 래치하여 상기 내부 제어 신호를 출력하는 제 2 래치 회로
    를 포함하는 반도체 시스템.
  18. 제 9 항에 있어서,
    상기 제 1 클럭 생성 회로는,
    상기 외부 클럭을 분주하여 제 1 및 제 2 테스트 분주 클럭을 생성하는 분주기;
    상기 외부 클럭을 제 1 버퍼 클럭으로 전달하는 제 1 전달기;
    상기 외부 클럭의 위상을 반전하여 제 2 버퍼 클럭으로 전달하는 제 2 전달기;
    상기 고속 테스트 동작과 저속 테스트 동작을 정의하는 동작 정보 신호에 따라, 상기 제 1 테스트 분주 클럭 및 상기 제 1 버퍼 클럭 중 하나를 선택하여 상기 제 1 테스트 클럭을 출력하고, 상기 제 2 테스트 분주 클럭 및 상기 제 2 버퍼 클럭 중 하나를 선택하여 상기 제 2 테스트 클럭을 출력하는 셀렉터
    를 포함하는 반도체 시스템.
  19. 제 9 항에 있어서,
    상기 반도체 장치는,
    상기 내부 제어 신호를 디코딩하여 다수의 내부 커맨드들을 생성하는 디코딩 회로; 및
    상기 내부 커맨드들에 따라, 상기 내부 제어 신호에 대응되는 다수의 내부 커맨드/어드레스들을 생성하는 커맨드/어드레스 생성 회로
    를 더 포함하는 반도체 시스템.
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