KR20200088751A - 반도체 메모리 장치 및 반도체 메모리 장치의 테스트 방법 - Google Patents

반도체 메모리 장치 및 반도체 메모리 장치의 테스트 방법 Download PDF

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Abstract

반도체 메모리 장치는 버퍼 다이, 복수의 메모리 다이들 및 복수의 관통 실리콘 비아(through silicon via)들을 포함한다. 상기 버퍼 다이는 외부 장치와 통신한다. 상기 복수의 메모리 다이들은 상기 버퍼 다이 상에 적층된다. 상기 복수의 관통 실리콘 비아들은 상기 복수의 메모리 다이들을 관통하여 상기 버퍼 다이에 연결된다. 상기 버퍼 다이는 테스트 인터페이스 회로를 포함하고, 상기 테스트 인터페이스 회로는 제1 테스트 모드에서, 제2 패드부를 통하여 수신되는 제어 코드에 기초하여 상기 외부 장치로부터 수신되는, 제1 주파수로 토글링하는 제1 클럭 신호에 동기되는 테스트 신호들을 제2 주파수로 토글링하는 제2 클럭 신호에 동기되는 내부 테스트 신호들로 변환하고, 상기 내부 테스트 신호들을 상기 관통 실리콘 비아를 통하여 상기 메모리 다이들 중 적어도 하나에 제공하여 상기 메모리 다이들에 대한 테스트를 수행한다. 상기 제2 주파수는 상기 제1 주파수보다 높다.

Description

반도체 메모리 장치 및 반도체 메모리 장치의 테스트 방법{Semiconductor memory devices and methods of testing the semiconductor memory devices}
본 발명은 메모리 장치에 관한 것으로, 보다 상세하게는 반도체 메모리 장치 및 반도체 메모리 장치의 테스트 방법에 관한 것이다.
HBM(High bandwidth memory)과 같은 반도체 메모리 장치를 테스트함에 있어, 종래에는 칩-온 웨이퍼 상태에서 반도체 메모리 장치에 대하여 저속 테스트를 수행하고, 반도체 메모리 장치가 패키징된 후에 고속 테스트를 수행하였다.
칩-온 웨이퍼 상태에서 반도체 메모리 장치에 대하여 고속 테스트를 수행하기 위하여는 매우 고가의 테스트 장비가 필요하다.
이에 따라, 본 발명의 일 목적은 저비용으로 반도체 메모리 장치에 대하여 고속 테스트를 수행할 수 있는 구조를 가지는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 일 목적은 저비용으로 고속 테스트를 수행할 수 있는 반도체 메모리 장치의 테스트 방법을 제공하는 것이다.
본 발명의 일 목적은 부분 커맨드 세트로 풀 커맨드 세트를 지원할 수 있는 반도체 메모리 장치를 제공하는 것이다.
상기 일 목적을 달성하기 위한 본 발명의 실시예들에 따른 반도체 메모리 장치는 버퍼 다이, 복수의 메모리 다이들 및 복수의 관통 실리콘 비아(through silicon via)들을 포함한다. 상기 버퍼 다이는 외부 장치와 통신한다. 상기 복수의 메모리 다이들은 상기 버퍼 다이 상에 적층된다. 상기 복수의 관통 실리콘 비아들은 상기 복수의 메모리 다이들을 관통하여 상기 버퍼 다이에 연결된다. 상기 버퍼 다이는 테스트 인터페이스 회로를 포함하고, 상기 테스트 인터페이스 회로는 제1 테스트 모드에서, 제2 패드부를 통하여 수신되는 제어 코드에 기초하여 상기 외부 장치로부터 수신되는, 제1 주파수로 토글링하는 제1 클럭 신호에 동기되는 테스트 신호들을 제2 주파수로 토글링하는 제2 클럭 신호에 동기되는 내부 테스트 신호들로 변환하고, 상기 내부 테스트 신호들을 상기 관통 실리콘 비아를 통하여 상기 메모리 다이들 중 적어도 하나에 제공하여 상기 메모리 다이들에 대한 테스트를 수행한다. 상기 제2 주파수는 상기 제1 주파수보다 높다.
상기 일 목적을 달성하기 위한 본 발명의 실시예들에 따른 버퍼 다이 및 상기 버퍼 다이 상에 적층되는 메모리 다이들을 구비하는 반도체 메모리 장치의 테스트 방법에서는, 상기 버퍼 다이가 외부의 자동 테스트 장치로부터, 제1 주파수로 토글링하는 제1 클럭 신호에 동기되는 테스트 신호들을 수신하고, 상기 버퍼 다이에 포함되는 테스트 인터페이스 회로에서, 수신되는 제어 코드에 기초하여 상기 테스트 신호들을 제2 주파수로 토글링하는 제2 클럭 신호에 동기되는 내부 테스트 신호들로 변환하고, 상기 테스트 인터페이스 회로에서 상기 내부 테스트 신호들을 상기 메모리 다이들을 관통하는 관통 실리콘 비아들을 통하여 상기 메모리 다이들 중 적어도 하나에 제공하여 상기 메모리 다이들에 대한 테스트를 수행한다.
상기 일 목적을 달성하기 위한 본 발명의 실시예들에 따른 반도체 메모리 장치는 메모리 셀 어레이, 인터페이스 회로 및 제어 로직 회로를 포함한다. 상기 메모리 셀 어레이는 복수의 워드라인들과 복수의 비트라인들에 연결되는 메모리 셀들을 구비한다. 상기 인터페이스 회로는 외부 장치로부터의 커맨드 및 제어 코드에 기초하여 내부 커맨드를 생성한다. 상기 제어 로직 회로는 상기 내부 커맨드 및 상기 외부 장치로부터의 어드레스에 기초하여 상기 메모리 셀 어레이에 대한 액세스를 제어한다. 상기 내부 커맨드가 지정하는 커맨드 세트들의 수는 상기 커맨드가 지정하는 커맨드 세트들의 수보다 크다.
본 발명의 실시예들에 따르면, P 배의 속도로 고속 테스트를 수행하는 경우에, P 보다 작은 수의 패드들을 추가하고, 상기 패드들에 입력되는 제어 코드들과 직렬화기를 이용하여 제1 주파수의 테스트 신호들을 제2 주파수의 내부 테스트 신호들로 변경하여 테스트를 수행함으로써 저가의 테스트 장비로서, 고가의 테스트 장비가 수행할 수 있는 고속 테스트를 수행할 수 있다. 또한 본 발명의 실시예들에 따른 반도체 메모리 장치는 추가된 패드들을 이용하여 부분 커맨드 세트를 지원하는 커맨드로 풀 커맨드 세트를 지원할 수 있다.
도 1은 본 발명의 실시예들에 따른 데이터 처리 시스템을 나타내는 블록도이다.
도 2는 본 발명의 실시예들에 따른 데이터 처리 시스템의 예를 나타내는 블록도이다.
도 3은 본 발명의 실시예들에 따른 도 2의 어플리케이션 프로세서의 구성의 일 예를 나타내는 블록도이다.
도 4는 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 5는 본 발명의 실시예들에 따른 도 2 및 도 4의 반도체 메모리 장치를 나타내는 블록도이다.
도 6은 도 4의 테스트 시스템에서 반도체 메모리 장치와 자동 테스트 장치의 연결 관계를 나타낸다.
도 7은 본 발명의 실시예들에 따른 도 4 또는 도 5의 반도체 메모리 장치에서 버퍼 다이의 구성을 나타낸다.
도 8은 본 발명의 실시예들에 따른 도 7의 테스트 인터페이스 회로의 구성을 나타내는 블록도이다.
도 9는 본 발명의 실시예들에 따른 도 8의 테스트 인터페이스 회로에서 PLL 회로의 구성을 나타내는 회로도이다.
도 10은 도 9의 직렬화기의 동작을 나타내는 타이밍도이다.
도 11a 및 도 11b는 도 8의 테스트 인터페이스 회로의 동작의 예들을 나타낸다.
도 12는 본 발명의 실시예들에 따른 테스트 인터페이스 회로의 동작의 일예를 나타낸다.
도 13은 본 발명의 실시예들에 따른 테스트 인터페이스 회로의 동작의 일 예를 나타낸다.
도 14a는 본 발명의 실시예들에 따른 도 8의 데이터 선택 로직의 예를 나타낸다.
도 14b는 본 발명의 실시예들에 따른 데이터 선택 로직에서 제어 코드에 기초하여 하나의 입력 신호를 8 개의 조합들로 변경하는 것을 나타낸다.
도 15는 도 5의 반도체 메모리 장치에서 테스트 동작이 수행되는 것을 나타낸다.
도 16은 본 발명의 실시예들에 따른 도 2의 반도체 메모리 장치에 포함되는 메모리 다이들 중 하나를 나타내는 블록도이다.
도 17은 본 발명의 실시예들에 따른 도 17의 메모리 다이에서 제1 뱅크 어레이를 나타낸다.
도 18은 본 발명의 실시예들에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 19는 본 발명의 실시예들에 따른 반도체 메모리 장치를 보여주는 예시적인 블록도이다.
도 20은 본 발명의 실시예들에 따른 반도체 메모리 장치의 테스트 방법을 나타내는 흐름도이다.
도 21은 본 발명의 실시예들에 따른 스택형 메모리 장치를 포함하는 반도체 패키지의 예를 나타내는 구조도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 데이터 처리 시스템을 나타내는 블록도이다.
도 1을 참조하면, 데이터 처리 시스템(10)은 외부 장치(20) 및 반도체 메모리 장치(70)를 포함할 수 있다.
외부 장치(20)는 반도체 메모리 장치(70)에 커맨드(CMD), 어드레스(ADDR) 및 제어 코드(CCD)를 전송하고, 반도체 메모리 장치(70)와 데이터(DQ)를 교환할 수 있다.
실시예에 있어서, 외부 장치(20)는 자동 테스트 장치 또는 메모리 컨트롤러일 수 있다.
반도체 메모리 장치(70)는 인터페이스 회로(80) 및 내부 회로(90)를 포함할 수 있고, 내부 회로(90)는 데이터를 저장할 수 있는 메모리 셀 어레이 및 메모리 셀 어레이에 대한 액세스를 제어하는 제어 로직 회로를 포함할 수 있다.
인터페이스 회로(80)는 제1 패드부(71)를 통하여 커맨드(CMD)를 수신하고, 제2 패드부(73)를 통하여 제어 코드(CCD)를 수신하고, 커맨드(CMD)와 제어 코드(CCD)를 조합하여 내부 커맨드(ICMD1)를 생성하고, 내부 커맨드(ICMD1)를 내부 회로(90)에 제공할 수 있다.
제1 패드부(71)는 복수의 제1 패드들을 포함할 수 있고, 제2 패드부(73)는 복수의 제2 패드들을 포함할 수 있다.
커맨드(CMD)는 제1 수의 커맨드 세트들을 지정할 수 있고, 내부 커맨드(ICMD)는 제2 수의 커맨드 세트들을 지정할 수 있고, 제2 수는 제1 수보다 클 수 있다. 따라서, 데이터 처리 시스템(10)은 부분 커맨드로서 풀 커맨드 세트를 지원할 수 있다.
도 2는 본 발명의 실시예들에 따른 데이터 처리 시스템의 예를 나타내는 블록도이다.
도 2를 참조하면, 데이터 처리 시스템(10a)은 어플리케이션 프로세서(20a) 및 반도체 메모리 장치(70a)를 포함할 수 있다.
어플리케이션 프로세서(20a)는 메모리 컨트롤 모듈(40)을 포함할 수 있고, 메모리 컨트롤 모듈(40)과 반도체 메모리 장치(70a)가 메모리 시스템을 구성할 수 있다.
어플리케이션 프로세서(20)는 호스트의 기능을 수행할 수 있다. 또한 어플리케이션 프로세서(20)는 시스템 온 칩(System on Chip, SoC)으로 구현될 수 있다. 시스템 온 칩은 소정의 표준 버스 규격을 갖는 프로토콜이 적용된 시스템 버스(미도시)를 포함할 수 있으며, 상기 시스템 버스에 연결되는 각종 IP(Intellectual Property)들을 포함할 수 있다.
시스템 버스의 표준 규격으로서, ARM(Advanced RISC Machine)사의 AMBA(Advanced Microcontroller Bus Architecture) 프로토콜이 적용될 수 있다. AMBA 프로토콜의 버스 타입에는 AHB(Advanced High-Performance Bus), APB(Advanced Peripheral Bus), AXI(Advanced eXtensible Interface), AXI4, ACE(AXI Coherency Extensions) 등이 포함될 수 있다. 이외에도, 소닉사(SONICs Inc.)의 uNetwork 이나 IBM의 CoreConnect, OCP-IP의 오픈 코어 프로토콜(Open Core Protocol) 등 다른 타입의 프로토콜이 적용되어도 무방하다.
반도체 메모리 장치(70a)는 버퍼 다이(100) 및 복수의 메모리 다이들(200a~200k, k는 2 이상의 자연수)을 포함하는 적츠형 메모리 장치일 수 있다. 반도체 메모리 장치(70a)는 버퍼 다이(100) 및 복수의 메모리 다이들(200a~200k)이 각각 적층되어 패키징된 것 일 수 있다. 버퍼 다이(100) 상에 적층되는 메모리 다이들(200a~200k)은 버퍼 다이(100)와 전기적으로 연결되며, 이를 위하여 반도체 메모리 장치(70a)는 버퍼 다이(100)와 메모리 다이들(200a~200k)을 전기적으로 연결하는 도전 수단을 포함할 수 있다. 실시예에 있어서, 상기 도전 수단으로 관통 실리콘 비아(Through silicon via, TSV)가 적용될 수 있다.
버퍼 다이(100)는 메모리 컨트롤 모듈(40)과 통신할 수 있고, 메모리 다이들(200a~200n) 각각은 복수의 동적 메모리 셀들을 구비하는 DDR SDRAM (Double Data Rate Synchronous Dynamic Ramdom Access Memory), LPDDR(Low Power Double Data Rate) SDRAM, GDDR (Graphics Double Data Rate) SDRAM, RDRAM (Rambus Dynamic Ramdom Access Memory) 등과 같은 동적 랜덤 억세스 메모리(Dynamic Ramdom Access Memory, DRAM)일 수 있다.
도 3은 본 발명의 실시예들에 따른 도 2의 어플리케이션 프로세서의 구성의 일 예를 나타내는 블록도이다.
도 2 및 도 3을 참조하면, 어플리케이션 프로세서(20a)는 시스템 버스(41)를 통해 연결되는 다수의 IP(intellectural property)들을 포함할 수 있으며, 일 예로서 어플리케이션 프로세서(20a)는 메모리 컨트롤 모듈(40), 모뎀 프로세서(42), 중앙 처리 장치(CPU, 43) 및 임베디드 메모리(44)를 포함할 수 있다.
중앙 처리 장치(43)는 어플리케이션 프로세서(20a) 내부의 각종 IP 코어들의 동작을 제어할 수 있으며, 모뎀 프로세서(42)는 기지국 또는 다른 통신 장치들과 무선 통신을 수행하기 위한 프로세서이다.
메모리 컨트롤 모듈(40)은 어플리케이션 프로세서(20a)의 외부에 배치되는 반도체 메모리 장치(70a)와 복수의 메모리 셀 그룹들에 대응하는 다수의 독립적인 채널들(CH1~CHp, p는 3 이상의 자연수)을 통해 통신할 수 있다. 또한, 메모리 컨트롤 모듈(40)은 시스템 버스(41)를 통해 임베디드 메모리(44)와 통신할 수 있다.
도 4는 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 4를 참조하면, 메모리 시스템(또는, 테스트 시스템)(10b)은 자동 테스트 장치(ATE, 60) 및 반도체 메모리 장치(70a)를 포함할 수 있다.
반도체 메모리 장치(70a)는 패키징 되기 전의 웨이퍼 상에서 버퍼 다이(100) 위에 메모리 다이들(200a~200k)이 적층된 칩-온 웨이퍼 상태일 수 있다.
자동 테스트 장치(60)는 반도체 메모리 장치(70a)의 버퍼 다이(100) 및 메모리 다이들(200a~200k)에 대한 테스트를 수행할 수 있다. 이를 위하여 자동 테스트 장치(60)는 제1 주파수로 토글링하는 제1 클럭 신호(CLK1)에 동기되는 커맨드(CMD)와 어드레스(ADDR) 및 테스트 패턴 데이터(TP)를 포함하는 테스트 신호를 반도체 메모리 장치(70a)에 제공하고, 반도체 메모리 장치(70a)로부터 테스트 패턴 데이터(TP)에 응답하는 테스트 결과 데이터(TR)를 수신할 수 있다. 테스트 장치(60)는 반도체 메모리 장치(70a)에 대한 테스트 시퀀스를 제어하는 컨트롤러(65)를 포함할 수 있다.
버퍼 다이(100)는 제1 클럭 신호(CLK1)와 테스트 신호를 수신하고, 테스트 신호를 제2 주파수로 토글링하는 제2 클럭 신호에 동기되는 내부 테스트 신호로 변환하고, 상기 내부 테스트 신호를 메모리 다이들(200a~200k)에 제공하여 메모리 다이들(200a~200k)에 대한 고속 테스트를 수행할 수 있다. 제2 주파수는 제1 주파수보다 클 수 있다.
도 5는 본 발명의 실시예들에 따른 도 2 및 도 4의 반도체 메모리 장치를 나타내는 블록도이다.
도 5에서는 서로 독립된 인터페이스를 가지는 복수의 채널들을 포함함으로써 증가된 대역폭(Bandwidth)을 갖는 HBM(High Bandwidth Memory) 형태의 메모리 장치가 예시된다.
도 5를 참조하면, 반도체 메모리 장치(70b)는 다수 개의 레이어들을 포함할 수 있다. 일 예로서, 반도체 메모리 장치(70b)는 버퍼 다이(100)와 버퍼 다이(100) 상에 적층된 하나 이상의 메모리 다이들(200)을 포함할 수 있다. 도 5의 예에서는, 제1 내지 제 4 메모리 다이들(200a~200d)이 구비되는 예가 도시되었으나, 상기 메모리 다이들의 개수는 다양하게 변경될 수 있다.
또한, 메모리 다이들(200) 각각은 하나 이상의 채널을 포함할 수 있으며, 도 5의 예에서는 메모리 다이들(200) 각각이 두 개의 채널을 포함함에 따라 반도체 메모리 장치(70b)가 8 개의 채널들(CH1~CH8)을 갖는 예가 도시된다.
예를 들어, 제1 메모리 다이(200a)가 제1 채널 및 제3 채널(CH1, CH3)을 포함하고, 제2 메모리 다이(200b)가 제2 채널 및 제4 채널(CH2, CH4)을 포함하며, 제3 메모리 다이(200c)가 제5 채널 및 제7 채널(CH5, CH7)을 포함하며, 제4 메모리 다이(200d)가 제6 채널 및 제8 채널(CH6, CH8)을 포함할 수 있다.
버퍼 다이(100)는 테스트 모드에서 자동 테스트 장치(60)와 통신하고 와 통신하고, 자동 테스트 장치(60)로부터 테스트 신호를 수신할 수 있으며 수신된 테스트 신호들을 제2 주파수를 가지는 제2 클럭 신호에 동기되는 내부 테스트 신호로 변환하고, 내부 테스트 신호를 메모리 다이들(200)로 제공할 수 있다. 버퍼 다이(100)는 그 외면에 형성된 범프 등의 도전 수단(미도시)을 통해 자동 테스트 장치(40)와 통신할 수 있다.
또한, 반도체 메모리 장치(70b)는 레이어들을 관통하는 복수의 관통 실리콘 비아(TSV, 115)들을 포함할 수 있다.
TSV(115)들은 다수의 채널들(CH1 ~ CH8)에 대응하여 배치될 수 있으며, 각각의 채널이 128 비트의 대역폭(Bandwidth)을 갖는 경우, TSV(120)들은 1024 비트의 데이터 입출력을 위한 구성들을 포함할 수 있다.
TSV(115)들은 제1 내지 제4 메모리 다이들(200a~200d)을 관통하도록 배치되고, 제1 내지 제4 메모리 다이들(200a~200d) 각각은 TSV(115)에 연결된 송신부/수신부를 포함할 수 있다. 각 채널 별로 데이터 입출력이 독립하게 수행되는 노멀 동작시에는, 각각의 TSV(115)에 대해 어느 하나의 메모리 다이의 송신부/수신부만이 인에이블됨으로써, 각각의 TSV(115)는 어느 하나의 메모리 다이(또는, 어느 하나의 채널)의 데이터만을 독립하게 전달할 수 있다.
버퍼 다이(100)는 테스트 인터페이스 회로(TIC, 130), TSV 영역(122), 물리(PHY) 영역(123) 및 직접 액세스 영역(DA, 124)을 포함할 수 있다. 테스트 인터페이스 회로(130)는 직접 액세스 영역(124)에 배치될 수 있다.
TSV 영역(122)은 메모리 다이들(200)과의 통신을 위한 TSV(115)가 형성되는 영역이다. 또한, 물리 영역(123)은 외부의 메모리 컨트롤러와의 통신을 위해 다수의 입출력 회로를 포함하는 영역으로서, 메모리 컨트롤러로부터의 각종 신호들은 물리 영역(123)을 통해 TSV 영역(122)으로 제공되고, 또한 TSV(115)를 통해 메모리 다이들(200)로 제공될 수 있다.
한편, 직접 액세스 영역(124)은 반도체 메모리 장치(70b)에 대한 테스트 모드에서 반도체 메모리 장치(70b)의 외면에 배치되는 도전 수단을 통해 외부의 자동 테스트 장치(60)와 직접 통신할 수 있다. 자동 테스트 장치(60)로부터 제공되는 각종 신호들은 직접 액세스 영역(124), 테스트 인터페이스 회로(130) 및 TSV 영역(122)을 통해 메모리 다이들(200)로 제공될 수 있다. 다른 실시예에 있어서, 자동 테스트 장치(60)로부터 로부터 제공되는 각종 신호들은 직접 액세스 영역(124), 테스트 인터페이스 회로(130), 물리(PHY) 영역(123) 및 TSV 영역(122)을 통해 메모리 다이들(200)로 제공될 수도 있다.
테스트 인터페이스 회로(130)는 자동 테스트 장치(60)로부터 제공되는 제1 주파수를 갖는 제1 클럭 신호에 동기되는 테스트 신호들을 제2 주파수를 갖는 제2 클럭 신호에 동기되는 내부 테스트 신호들로 변환하고 내부 테스트 신호들을 메모리 다이들(200)에 제공하여 메모리 다이들(200)에 대한 고속 테스트를 수행할 수 있다.
도 6은 도 4의 테스트 시스템에서 반도체 메모리 장치와 자동 테스트 장치의 연결 관계를 나타낸다.
도 6을 참조하면, 자동 테스트 장치(60)와 반도체 메모리 장치(70a)는 제1 패드부들(61, 103)와 제2 패드부들(63, 105)를 통하여 연결될 수 있고, 제1 패드부(103)와 제2 패드부(105)는 버퍼 다이(100)에 접속될 수 있다. 제1 패드부들(61, 103)은 반도체 메모리 장치(70a)의 제2 테스트 모드(저속 테스트 모드)에서 테스트 신호들을 인가하기 위하여 사용될 수 있고, 제2 패드부들(63, 105)은 반도체 메모리 장치(70a)의 제1 테스트 모드(고속 테스트 모드)에서 제어 코드와 커맨드 및 어드레스를 인가하기 위하여 사용될 수 있다. 제1 패드부(103)는 복수의 기본 패드들을 포함할 수 있고, 제2 패드부(105)는 복수의 추가 패드들을 포함할 수 있다.
제2 패드부(105)에 포함되는 복수의 추가 패드들의 수는 원하는 고속 테스트의 스피드에서 요구되는 패드들의 수보다 작을 수 있다. 이에 대하여는 후술한다.
도 7은 본 발명의 실시예들에 따른 도 4 또는 도 5의 반도체 메모리 장치에서 버퍼 다이의 구성을 나타낸다.
도 7을 참조하면, 버퍼 다이(100)는 TSV 영역(122), 물리(PHY) 영역(123) 및 직접 액세스 영역(124)을 포함할 수 있고, 직접 액세스 영역(124)는 DA 볼 영역(125), 제1 서브 영역(150) 및 제2 서브 영역(160)을 포함할 수 있다.
DA 볼 영역(125)에는 DA 볼들이 형성될 수 있고, 제1 서브 영역(150)은 제1 패드부(103)와 연결될 수 있고, 제2 서브 영역(160)은 제2 패드부(105)와 연결될 수 있다. 제1 서브 영역(150) 및 제2 서브 영역(160)은 서로 연결될 수 있다. 제1 패드부(103)는 복수의 제1 패드들(노멀 패드들)이 배치될 수 있고, 제2 패브두(105)에는 복수의 제2 패드들(추가 패드들 및 제어 패드들)이 배치될 수 있다.
제1 서브 영역(150)은 정렬기, FIFO 등을 포함하여 자동 테스트 장치(60)로부터 제공되는 테스트 신호들(TS)을 제1 경로(PTH1)를 통하여 제2 서브 영역(160)으로 전달할 수 있다.
제2 서브 영역(160)에는 테스트 인터페이스 회로(130)가 배치되고, 테스트 인터페이스 회로(130)는 테스트 신호들(TS) 및 제2 패드부(105)를 통하여 제공되는 입력 신호(IN) 및 제어 코드(CCD)를 수신하고, 테스트 신호들(TS)을 이용하여 메모리 다이들(200)에 대한 저속 테스트 및 고속 테스트 중 하나를 수행할 수 있다.
테스트 인터페이스 회로(130)가 고속 테스트를 수행하는 경우에는 제어 코드(CCD)에 기초하여 제1 주파수를 가지는 제1 클럭 신호에 동기되는 제1 테스트 신호들(TS)을 제2 주파수를 가지는 제2 클럭 신호에 동기되는 내부 테스트 신호들(ITS)로 변경하고, 내부 테스트 신호들(ITS)를 물리 영역(123)으로 전달할 수 있다.
도 8은 본 발명의 실시예들에 따른 도 7의 테스트 인터페이스 회로의 구성을 나타내는 블록도이다.
도 8을 참조하면, 테스트 인터페이스 회로(130)는 위상 고정 루프 (PLL) 회로(170), 직렬화기(180), 데이터 선택 로직(185), 멀티플렉서(191), 및 디멀티플렉서(193)를 포함하고 메모리 다이들(200)에 대한 저속 테스트 및 고속 테스트 중 하나를 수행할 수 있다.
데이터 선택 로직(185)은 제2 패드부(105)로 입력되는 제어 코드(CCD)를 이용하여 테스트 신호들(TS) 및 제2 패드부(105)로 입력되는 입력 신호(IN)를 조합하여 병렬 데이터(SDT)를 생성한다.
PLL 회로(170)는 제2 패드부(105)로 입력되는 기준 클럭 신호(REFCLK)을 이용하여 제1 클럭 신호의 주파수의 1 배, 2 배, 4 배, 8 배의 주파수를 가지는 내부 클럭 신호들(PCLK8, PCLK4, PCLK2, PCLK1)을 생성하고, 내부 클럭 신호들(PCLK8, PCLK4, PCLK2, PCLK1)을 직렬화기(180)에 제공할 수 있다.
직렬화기(180)는 내부 클럭 신호들(PCLK8, PCLK4, PCLK2, PCLK1)을 이용하여 병렬 데이터(SDT)를 직렬 데이터인 내부 테스트 신호들(ITS)로 변환하되, 내부 테스트 신호들(ITS)이 제2 클럭 신호(PCLK1)에 동기되도록 할 수 있다. 멀티플렉서(191)는 고속 테스트 모드 인에이블 신호(HF_EN)에 따라 테스트 신호(TS)와 내부 테스트 신호(ITS) 중 하나를 선택하여 선택된 테스트 신호를 디멀티플렉서(191)에 제공할 수 있다. 고속 테스트 모드 인에이블 신호(HF_EN)는 고속 테스트 모드인 제1 테스트 모드와 저속 테스트 모드인 제2 테스트 모드 중 하나를 지정할 수 있다.
디멀티플렉서(193)는 멀티플렉서(191)의 출력인, 선택된 테스트 신호를 디멀티플렉싱하여 물리 영역(123)을 통하여 메모리 다이들(200)로 제공할 수 있다.
도 9는 본 발명의 실시예들에 따른 도 8의 테스트 인터페이스 회로에서 PLL 회로의 구성을 나타내는 회로도이다.
도 9를 참조하면, PLL 회로(170)는 복수의 스테이지들(STG1, STG2, STG3, STG4)을 포함하고, 스테이지들(STG1, STG2, STG3, STG4) 각각은 내부 클럭 신호들(PCLK8, PCLK4, PCLK2, PCLK1) 각각에 기초하여 동작한다.
여기서, 내부 클럭 신호들(PCLK8, PCLK4, PCLK2, PCLK1) 각각의 주파수는 제1 클럭 신호(CLK)의 제1 주파수의 1배, 2배, 4배, 8배일 수 있다.
제1 스테이지(STG1)는 테스트 신호들(TS)에 해당하는 병렬 데이터들(SDT0~SDT7)을 수신하고, 제1 내부 클럭 신호(PCLK8) 및 제1 반전 내부 클럭 신호(PCLK8B)에 기초하여 병렬 데이터들(SDT0~SDT7)을 병합하여 제1 중간 병렬 데이터들(ISDT11~ISDT14)를 생성한다.
제2 스테이지(STG2)는 제2 내부 클럭 신호(PCLK4) 및 제2 반전 내부 클럭 신호(PCLK4B)에 기초하여 제1 중간 병렬 데이터들(ISDT11~ISDT14)을 병합하여 제2 중간 병렬 데이터들(ISDT21, ISDT22)을 생성한다.
제3 스테이지(STG3)는 제3 내부 클럭 신호(PCLK2) 및 제3 반전 내부 클럭 신호(PCLK2B)에 기초하여 제2 중간 병렬 데이터들(ISDT21, ISDT22)을 병합하여 내부 직렬 데이터(ISDT3)를 생성한다.
제4 스테이지(STG4)는 제4 내부 클럭 신호(PCLK1) 및 제4 반전 내부 클럭 신호(PCLK1B)에 기초하여 내부 직렬 데이터(ISDT3)를 지연시켜 최종 직렬 데이터(FSD)를 출력한다.
따라서, PLL 회로(170)은 제1 내부 클럭 신호(PLLCLK8)에 동기되어 입력되는 8 개의 병렬 데이터(SDT0~SDT7)를 순차적으로 병합하여 제1 내부 클럭 신호(PLLCLK8)의 8 배의 주파수를 가지는 제4 내부 클럭 신호(PCLK1)에 동기되는 최종 직렬 데이터(FSD)를 출력할 수 있다.
도 10은 도 9의 직렬화기의 동작을 나타내는 타이밍도이다.
도 10을 참조하면, 직렬화기(180)는 제1 내부 클럭 신호(PCLK8)에 동기되는 병렬 데이터(SDT0~SDT7)를 제1 내부 클럭 신호(PCLK1)에 동기되는 최종 직렬 데이터(FSD)로 직렬화시킨다.
도 11a 및 도 11b는 도 8의 테스트 인터페이스 회로의 동작의 예들을 나타낸다.
도 11a 및 도 11b는 도 8의 테스트 인터페이스 회로(130)에서 제어 코드(CCD)에 따라서 제1 주파수에 동기되는 어드레스(테스트 신호)가 제2 주파수에 동기되는 내부 어드레스(내부 테스트 신호)로 변경되는 것을 나타낸다.
도 11a 및 도 11b 노멀 DA 패드(NP)는 제1 패드부(103)에 포함되는 패드를 나타내고, 추가 EDS 패드(EDP)와 제어 패드들(CPD)은 제2 패드부(105)에 포함되는 패드들을 나타낸다.
도 11a를 참조하면, 데이터 선택 로직(185a)은 하나의 로우 어드레스(RA0_F/S)에 대하여 추가 EDS 패드(EPD)로 입력되는 입력 신호들(RA0_1_F/S, RA0_2_F/S, RA0_3_F/S)과 제어 패드들(CPD)로 입력되는 제어 코드(OTF_R0_F/S, OTF_R0_F/S)를 조합하여 병렬 데이터에 해당하는 내부 로우 어드레스들(RA0_0_F/S~RA0_7_F/S)을 생성한다. 직렬화기(170a)는 내부 클럭 신호들(PCLK1~PCLK8)에 기초하여 내부 로우 어드레스들(RA0_0_F/S~RA0_7_F/S)을 직렬화하여 12개의 내부 테스트 신호들((RA_F0, RA_S0)~(RA_F5, RA_S5))을 생성할 수 있다.
도 11b를 참조하면, 데이터 선택 로직(185a)은 하나의 컬럼 어드레스(CA0_F/S)에 대하여 추가 EDS 패드(EPD)로 입력되는 입력 신호들 (CA0_1_F/S, CA0_2_F/S, CA0_3_F/S)와 제어 패드들(CPD)로 입력되는 제어 코드(OTF_C0_F/S, OTF_C1_F/S, OTF_C2_F/S)를 조합하여 병렬 데이터에 해당하는 내부 칼럼 어드레스들(CA0_0_F/S~CA0_7_F/S)을 생성한다. 직렬화기(170b)는 내부 클럭 신호들(PCLK1~PCLK8)에 기초하여 내부 칼럼 어드레스들(CA0_0_F/S~CA0_7_F/S)을 직렬화하여 16개의 내부 테스트 신호들((CA_F0>, CA_S0)~(CA_F7, CA_S7))을 생성할 수 있다.
도 12는 본 발명의 실시예들에 따른 테스트 인터페이스 회로의 동작의 일예를 나타낸다.
도 12에서는 4 개의 병렬 데이터(INPUT_0~INPUT_3)와 3 비트 제어 코드(OTF)를 이용하여 8 개의 조합을 생성하고, 상기 조합에 기초하여 8 개의 병렬 데이터를 생성하고, 클럭 신호(HF_CLK)에 기초하여 8 개의 병렬 데이터를 직렬화하고 직렬화된 데이터를 내부 테스트 신호로서 사용하는 예를 나타낸다. 3 비트 제어 코드(OTF)는 8 가지 경우의 조합들(OTF_LLL~OTF_HHH)이 가능하다.
도 12에서 제1 구간(INT11)의 0, 1, 2, 3은 4 개의 병렬 데이터(INPUT_0~INPUT_3)들 각각을 LF_CLK의 상승 에지에서 샘플링한 값들(R_0, R_1, R_2, R_3)을 나타내고, 제2 구간(INT12)의 0, 1, 2, 3은 4 개의 병렬 데이터(INPUT_0~INPUT_3)들 각각을 LF_CLK의 하강 에지에서 샘플링한 값들(F_0, F_1, F_2, F_3)을 나타낸다. 또한 /0, /1, /2. /3은 각각 샘플링한 값들이 반전된 것을 나타낸다.
도 12에서 LF_CLK는 제1 주파수를 가지는 제1 클럭 신호를 나타내고, HF_CLK는 제2 주파수를 가지는 제2 클럭 신호를 나타낸다. 제2 주파수는 제1 주파수의 8 배임을 알 수 있다.
반도체 메모리 장치(70a)에서 어드레스 핀들(패드들)의 수와 데이터 핀들(패드들)의 수는 반도체 메모리 장치(70a)의 동작 속도의 증가에 따라 급증하게 된다. 예를 들어, 4 배 빠른 동작을 위하여는 4 배의 수의 패드들이 필요한데 패드들의 크기가 작지 않기 때문에 물리적인 제약이 발생하다.
본 발명의 실시예들에에 따른 테스트 인터페이스 회로(130)에서는 N 개의 병렬 데이터와 M 개의 제어 패드들로 P 개의 직렬 데이터의 조합을 생성할 수 있다. M 개의 제어 패드들을 추가하여 내부적으로 2^M 개의 패턴을 생성하여 N 개의 입력과 2^M 개의 패턴을 조합하여 P 개의 직렬 데이터를 생성할 수 있다. 여기서, N과 M은 2 이상의 자연수이고, P는 N+M 보다 큰 자연수이다.
도 13은 본 발명의 실시예들에 따른 테스트 인터페이스 회로의 동작의 일 예를 나타낸다.
도 13은 입력 데이터(INPUT_0)를 고정시키고, 4 비트 제어 코드(HSQI)의 조합에 의하여 입력 데이터(INPUT_0)를 복사 또는 반전하여 8 개의 데이터 패턴을 생성하는 것을 나타낸다. 도 13에서는 4 비트 제어 코드(HSQI)가 8 개의 상태(HSQI_LLLL~HSQI_HHHH)를 가지는 경우를 가정한다.
도 13은 테스트 신호들 중 테스트 패턴(TP)을 내부 테스트 패턴으로 변경하는 경우에 적용될 수 있다.
도 14a는 본 발명의 실시예들에 따른 도 8의 데이터 선택 로직의 예를 나타내고, 도 14b는 본 발명의 실시예들에 따른 데이터 선택 로직에서 제어 코드에 기초하여 하나의 입력 신호를 8 개의 조합들로 변경하는 것을 나타낸다.
도 14a 및 도 14b를 참조하면, 데이터 선택 로직(185)은 제1 데이터 생성기(210), 제2 데이터 생성기(220) 및 로직 레벨 결정기(230)를 포함할 수 있다.
제1 데이터 생성기(210)는 데이터(D0)를 시드로 하여 제1 제어 코드(OTF)의 비트들(OTF1, OTF2, OTF3)의 논리 레벨들에 기초하여 데이터(D0)를 복사 또는 반전하여 데이터들(D1, D2, D3)을 포함하는 제1 서브 데이터(SUBD1)를 생성한다.
예를 들어, 제1 데이터 생성기(210)는 제1 제어 코드(OTF)의 비트들 (OTF1, OTF2, OTF3)가 제1 로직 레벨을 가지면, 데이터(D0)를 복사하고, 제1 제어 코드(OTF)의 비트들(OTF1, OTF2, OTF3) 중 해당 비트가 제2 로직 레벨을 가지면, 데이터(D0)를 반전시켜 제1 서브 데이터(SUBD1)를 생성할 수 있다.
제1 데이터 생성기(210)는 멀티플렉서들(211, 212, 213) 및 인버터들(214, 215, 216)을 포함할 수 있다. 인버터들(214, 215, 216)은 데이터(D0)를 반전시킨다. 멀티플렉서들(211, 212, 213)은 각각 제1 제어 코드(OTF)의 비트들(OTF1, OTF2, OTF3)에 응답하여 데이터(D0)와 인버터들(214, 215, 216) 각각의 출력 중 하나를 선택하여 데이터들(D1, D2, D3)로 출력한다.
멀티플렉서(211)는 제1 제어 코드(OTF)의 비트(OTF1)에 응답하여 인버터(214)의 출력과 데이터(D0) 중 하나를 선택하고, 선택된 하나를 데이터(D1)로 제공할 수 있다.
멀티플렉서(212)는 제1 제어 코드(OTF)의 비트(OTF2)에 응답하여 인버터(215)의 출력과 데이터(D0) 중 하나를 선택하고, 선택된 하나를 데이터(D2)로 제공할 수 있다.
멀티플렉서(213)는 제1 제어 코드(OTF)의 비트(OTF3)에 응답하여 인버터(216)의 출력과 데이터(D0) 중 하나를 선택하고, 선택된 하나를 데이터(D3)로 제공할 수 있다.
제2 데이터 생성기(220)는 데이터(D0)와 제1 서브 데이터(SUBD1)를 수신하고, 제1 제어 코드(OTF)의 비트(OTF4)의 논리 레벨에 따라 데이터(D0)와 제1 서브 데이터(SUBD1)를 복사하거나 반전하여 데이터들(D4, D5, D6, D7)을 포함하는 제2 서브 데이터(SUBD2)를 출력한다. 즉, 제2 데이터 생성기(220)는 제1 제어 코드(OTF)의 비트(OTF4)가 하이 레벨인 경우에는 데이터(D0)와 제1 서브 데이터(SUBD1)를 반전시켜 제2 서브 데이터(SUBD2)로 제공하고, 제1 제어 코드(OTF)의 비트(OTF4)가 로우 레벨인 경우에는 데이터(D0)와 제1 서브 데이터(SUBD1)를 유지시켜 제2 서브 데이터(SUBD2)로 제공할 수 있다.
제2 데이터 생성기(220)는 제1 데이터 생성기(210)와 유사한 구조를 가질 수 있다. 즉, 제2 데이터 생성기(220)는 복수의 인버터들과 복수의 멀티플렉서들을 포함하여 구성될 수 있다.
로직 레벨 결정기(230)는 제1 서브 데이터(SUBD1)와 제2 서브 데이터(SUBD2)를 수신하고, 제2 제어 코드(HSQI_OTF)의 비트들(HSQI_OTF1~HSQI_OTF4)에 기초하여 제1 서브 데이터(SUBD1)와 제2 서브 데이터(SUBD2)의 논리 레벨을 유지하거나 반전시킬 수 있다. 로직 레벨 결정기(230)는 제1 서브 데이터(SUBD1)의 데이터들(D1, D2, D3) 각각의 논리 레벨은 제2 제어 코드(HSQI_OTF)의 비트들(HSQI_OTF1~HSQI_OTF3)에 따라 결정하고, 제2 서브 데이터(SUBD2)의 데이터들(D4, D5, D6, D7)의 논리 레벨은 제2 제어 코드(HSQI_OTF)의 비트(HSQI_OTF4)에 기초하여 결정할 수 있다.
로직 레벨 결정기(230)도 복수의 인버터들와 복수의 멀티플렉서들을 포함하여 구성될 수 있다.
데이터 선택 로직(185)은 데이터(D0), 제1 서브 데이터(SUBD1) 및 제2 서브 데이터(SUBD2)를 직렬화기(180)에 제공할 수 있다.
따라서, 테스트 인터페이스 회로(130)는 적은 수의 추가 패드들로 추가된 패드들보다 많은 수의 내부 테스트 신호들을 생성할 수 있다.
도 15는 도 5의 반도체 메모리 장치에서 테스트 동작이 수행되는 것을 나타낸다.
도 5 및 도 15를 참조하면, 버퍼 다이(100)는 직접 액세스 영역(124)에 배치되는 테스트 인터페이스 회로(130)를 포함할 수 있다.
테스트 인터페이스 회로(130)는 테스트 모드에서 자동 테스트 장치(60)로부터 제1 주파수를 가지는 제1 클럭 신호에 동기되는 커맨드(CMD), 어드레스(ADDR), 테스트 패턴(TP)을 포함하는 테스트 신호를 수신할 수 있다.
테스트 인터페이스 회로(130)는 테스트 모드가 고속 테스트 모드를 지정하는 경우에, 커맨드(CMD), 어드레스(ADDR), 테스트 패턴(TP)을 제2 주파수를 가지는 제2 클럭 신호에 동기되는 내부 커맨드(ICMD), 내부 어드레스(TADDR) 및 내부 테스트 패턴(ITP)로 변경할 수 있다.
테스트 인터페이스 회로(130)는 내부 커맨드(ICMD)는 채널 별로 서로 독립하게 형성되는 커맨드 TSV(TSV_C)를 통하여 메모리 다이들(200)로 제공하고, 메모리 다이들(200)을 관통하는 데이터 TSV(TSV_D)를 통하여 메모리 다이들(200) 중 하나에 내부 어드레스(TADDR) 및 내부 테스트 패턴(ITP)를 제공하고, 메모리 다이들(200) 중 하나로부터 내부 테스트 결과 신호(ITR)를 수신하고, 내부 테스트 결과 신호(ITR)을 테스트 결과 신호(TR)로서 자동 테스트 장치(60)에 제공하여 메모리 다이들(200)에 대한 테스트를 수행할 수 있다.
테스트 모드가 저속 테스트 모드를 지정하는 경우에, 테스트 인터페이스 회로(130)는 테스트 신호들의 주파수를 변경하지 않고, 제1 클럭 신호에 동기되는 내부 테스트 신호들을 메모리 다이들(200) 중 일부에 제공하여 테스트를 수행할 수 있다.
메모리 다이들(200) 각각은 내부 커맨드(ICMD)를 디코딩하여 내부 제어 신호를 출력하는 커맨드 디코더들(311a~311d)와 내부 테스트 패턴(ITP)를 상응하는 메모리 셀 어레이에 제공하는 데이터 입출력 버퍼들(313a~313d)를 포함할 수 있다.
도 16은 본 발명의 실시예들에 따른 도 2의 반도체 메모리 장치에 포함되는 메모리 다이들 중 하나를 나타내는 블록도이다.
도 16에서는 메모리 다이(200a)의 구성을 나타내었으나, 메모리 다이들(200b~200k) 각각의 구성은 메모리 다이(200a)와 실질적으로 동일할 수 있다.
메모리 다이(200a)는 제어 로직 회로(310), 어드레스 레지스터(320), 뱅크 제어 로직(330), 리프레시 카운터(345), 로우 어드레스 멀티플렉서(340), 칼럼 어드레스 래치(350), 로우 디코더(360), 칼럼 디코더(370), 메모리 셀 어레이(400), 센스 앰프부(385), 입출력 게이팅 회로(390) 및 데이터 입출력 버퍼(313a)를 포함할 수 있다.
상기 메모리 셀 어레이(400)는 제1 내지 제8 뱅크 어레이들(410~480)을 포함할 수 있다. 또한, 상기 로우 디코더(360)는 제1 내지 제8 뱅크 어레이들(410~480)에 각각 연결된 제1 내지 제8 뱅크 로우 디코더들(360a~360h)을 포함하고, 상기 칼럼 디코더(370)는 제1 내지 제8 뱅크 어레이들(410~480)에 각각 연결된 제1 내지 제8 뱅크 칼럼 디코더들(370a~370h)을 포함하며, 상기 센스 앰프부(385)는 제1 내지 제8 뱅크 어레이들(410~480)에 각각 연결된 제1 내지 제8 뱅크 센스 앰프들(385a~385h)을 포함할 수 있다.
제1 내지 제8 뱅크 어레이들(410~480), 제1 내지 제8 뱅크 센스 앰프들(385a~385h), 제1 내지 제8 뱅크 칼럼 디코더들(370a~370h) 및 제1 내지 제8 뱅크 로우 디코더들(360a~360h)은 제1 내지 제8 뱅크들을 각각 구성할 수 있다. 제1 내지 제8 뱅크 어레이들(410~480) 각각은 복수의 워드라인(WL)들과 복수의 비트라인(BTL)들 및 워드라인(WL)들과 비트라인(BTL)들이 교차하는 지점에 형성되는 복수의 메모리 셀(MC)들을 포함할 수 있다.
어드레스 레지스터(320)는 외부로부터 뱅크 어드레스(BANK_ADDR), 로우 어드레스(ROW_ADDR) 및 칼럼 어드레스(COL_ADDR)를 포함하는 어드레스(ADDR)를 수신할 수 있다. 어드레스 레지스터(320)는 수신된 뱅크 어드레스(BANK_ADDR)를 뱅크 제어 로직(330)에 제공하고, 수신된 로우 어드레스(ROW_ADDR)를 로우 어드레스 멀티플렉서(340)에 제공하며, 수신된 칼럼 어드레스(COL_ADDR)를 칼럼 어드레스 래치(350)에 제공할 수 있다.
뱅크 제어 로직(330)은 뱅크 어드레스(BANK_ADDR)에 응답하여 뱅크 제어 신호들을 생성할 수 있다. 상기 뱅크 제어 신호들에 응답하여, 제1 내지 제8 뱅크 로우 디코더들(360a~360h) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 로우 디코더가 활성화되고, 제1 내지 제8 뱅크 칼럼 디코더들(370a~370h) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 칼럼 디코더가 활성화될 수 있다.
로우 어드레스 멀티플렉서(340)는 어드레스 레지스터(320)로부터 로우 어드레스(ROW_ADDR)를 수신하고, 리프레쉬 카운터(345)로부터 리프레시 로우 어드레스(REF_ADDR)를 수신할 수 있다. 로우 어드레스 멀티플렉서(340)는 로우 어드레스(ROW_ADDR) 또는 리프레쉬 로우 어드레스(REF_ADDR)를 로우 어드레스(RA)로서 선택적으로 출력할 수 있다. 로우 어드레스 멀티플렉서(340)로부터 출력된 로우 어드레스(RA)는 제1 내지 제8 뱅크 로우 디코더들(360a~360h)에 각각 인가될 수 있다.
리프레쉬 카운터(345)는 제어 로직 회로(310)의 제어에 따라 리프레쉬 로우 어드레스(REF_ADDR)를 순차적으로 출력할 수 있다.
제1 내지 제8 뱅크 로우 디코더들(360a~360h) 중 뱅크 제어 로직(330)에 의해 활성화된 뱅크 로우 디코더는 로우 어드레스 멀티플렉서(340)로부터 출력된 로우 어드레스(RA)를 디코딩하여 상기 로우 어드레스에 상응하는 워드라인을 활성화할 수 있다. 예를 들어, 상기 활성화된 뱅크 로우 디코더는 로우 어드레스에 상응하는 워드라인에 워드라인 구동 전압을 인가할 수 있다.
칼럼 어드레스 래치(350)는 어드레스 레지스터(320)로부터 칼럼 어드레스(COL_ADDR)를 수신하고, 수신된 칼럼 어드레스(COL_ADDR)를 일시적으로 저장할 수 있다. 또한, 칼럼 어드레스 래치(350)는, 버스트 모드에서, 수신된 칼럼 어드레스(COL_ADDR)를 점진적으로 증가시킬 수 있다. 칼럼 어드레스 래치(350)는 일시적으로 저장된 또는 점진적으로 증가된 칼럼 어드레스(COL_ADDR)를 제1 내지 제8 뱅크 칼럼 디코더들(370a~370h)에 각각 인가할 수 있다.
제1 내지 제8 뱅크 칼럼 디코더들(370a~370h) 중 뱅크 제어 로직(330)에 의해 활성화된 뱅크 칼럼 디코더는 상응하는 입출력 게이팅 회로를 통하여 뱅크 어드레스(BANK_ADDR) 및 칼럼 어드레스(COL_ADDR)에 상응하는 센스 앰프를 활성화시킬 수 있다.
입출력 게이팅 회로(390)는 입출력 데이터를 게이팅하는 회로들과 함께, 입력 데이터 마스크 로직, 제1 내지 제8 뱅크 어레이들(410~480)로부터 출력된 데이터를 저장하기 위한 독출 데이터 래치들, 및 제1 내지 제8 뱅크 어레이들(410~480)에 데이터를 기입하기 위한 기입 드라이버들을 포함할 수 있다.
제1 내지 제8 뱅크 어레이들(410~480) 중 하나의 뱅크 어레이에서 독출될 데이터(내부 테스트 결과 신호(ITR))는 상기 하나의 뱅크 어레이에 상응하는 센스 앰프에 의해 감지되고, 상기 독출 데이터 래치들에 저장될 수 있다. 상기 독출 데이터 래치들에 저장된 데이터는 데이터 입출력 버퍼(313a)를 통하여 외부로 제공될 수 있다.
제1 내지 제8 뱅크 어레이들(410~480) 중 하나의 뱅크 어레이에 기입될 데이터(내부 테스트 패턴(ITP))는 입출력 게이팅 회로(390)에 제공되고, 입출력 게이팅 회로(390)는 상기 기입 드라이버들을 통하여 상기 데이터를 상기 하나의 뱅크 어레이에 기입할 수 있다.
데이터 입출력 버퍼(313a)는 테스트 모드의 기입 동작에서는 내부 테스트 패턴(ITP)을 입출력 게이팅 회로(390)를 통하여 메모리 셀 어레이(400)에 저장하고, 독출 동작에서는 내부 테스트 패턴(ITP)에 응답하는 내부 테스트 결과 신호(ITR)를 입출력 게이팅 회로(390)를 통하여 테스트 인터페이스 회로(130)에 제공할 수 있다.
제어 로직 회로(310)는 메모리 다이(300a)의 동작을 제어할 수 있다. 예를 들어, 제어 로직 회로(310)는 메모리 다이(300a)가 기입 동작 또는 독출 동작을 수행하도록 제어 신호들을 생성할 수 있다. 제어 로직 회로(310)는 테스트 인터페이스 회로(130)로부터 수신되는 내부 커맨드(ICMD)를 디코딩하는 커맨드 디코더(311a) 및 메모리 다이(300a)의 동작 모드를 설정하기 위한 모드 레지스터(312)를 포함할 수 있다.
도 17은 본 발명의 실시예들에 따른 도 17의 메모리 다이에서 제1 뱅크 어레이를 나타낸다.
도 17을 참조하면, 제1 뱅크 어레이(410)는 복수개의 워드라인들(WL1~WLm, m은 2이상의 정수), 복수개의 비트라인들(BL1~BLn, n은 2이상의 정수), 그리고 워드라인들(WL1~WLm)과 비트라인들(BL1~BLn) 사이의 교차점에 배치되는 복수개의 동적 메모리 셀들(MCs)을 포함한다. 동적 메모리 셀들(MCs) 각각은 워드라인들(WL1~WLm) 각각과 비트라인들(BL1~BLn) 각각에 연결되는 셀 트랜지스터 및 상기 셀 트랜지스터에 연결되는 셀 커패시터를 포함할 수 있다.
도 18은 본 발명의 실시예들에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 18의 반도체 메모리 장치(500)는 도 17의 메모리 다이(200a)의 제어 로직 회로(310) 대신에 제어 로직 회로(510)를 포함하고, 데이터 입출력 버퍼(313a) 대신에 데이터 입출력 버퍼(513)를 포함하고, 인터페이스 회로(550)를 더 포함한다는 점이 도 17의 메모리 다이(200a)와 차이가 있다.
이하에서는 인터페이스 회로(550), 제어 로직 회로(510) 및 데이터 입출력 버퍼(513)에 대하여 주로 설명하고, 도 17과 중복되는 설명은 생략한다.
인터페이스 회로(550)는 커맨드(CMD) 및 제어 코드(CCD)를 수신하고, 커맨드(CMD)와 제어 코드(CCD)를 조합하여 내부 커맨드(ICMD1)를 생생하고, 내부 커맨드(ICMD1)를 제어 로직 회로(510)에 제공할 수 있다. 내부 커맨드(ICMD1)가 지정할 수 있는 커맨드 세트들의 수는 커맨드(CMD)가 지정하는 커맨드 세트들의 수보다 클 수 있다. 즉 반도체 메모리 장치(500)는 부분 커맨드 세트를 지원하는 커맨드(CMD)를 수신하여 풀 커맨드 세트를 지원하는 내부 커맨드(ICMD1)를 생성할 수 있다.
제어 로직 회로(510)는 반도체 메모리 장치(500)의 동작을 제어할 수 있다. 예를 들어, 제어 로직 회로(510)는 반도체 메모리 장치(500)가 기입 동작 또는 독출 동작을 수행하도록 제어 신호들을 생성할 수 있다. 제어 로직 회로(510)는 인터페이스 회로(550)로부터 수신되는 내부 커맨드(ICMD1)를 디코딩하는 커맨드 디코더(511) 및 반도체 메모리 장치(500)의 동작 모드를 설정하기 위한 모드 레지스터(512)를 포함할 수 있다.
데이터 입출력 버퍼(513)는 기입 동작에서는 데이터(DQ)를 입출력 게이팅 회로(390)를 통하여 메모리 셀 어레이(400)에 저장하고, 독출 동작에서는 메모리 셀 어레이(400)로부터 독출된 데이터(DQ)를 입출력 게이팅 회로(390)로부터 수신하고, 수신된 데이터(DQ)를 외부 장치에 제공할 수 있다.
도 19는 본 발명의 실시예들에 따른 반도체 메모리 장치를 보여주는 예시적인 블록도이다.
도 19를 참조하면, 반도체 메모리 장치(600)는, 스택드 칩 구조를 구현하기 위하여 제1 그룹 다이(610)와 제2 그룹 다이(620)를 포함할 수 있다.
상기 제1 그룹 다이(610)는 적어도 하나의 버퍼 다이(Buffer Die)(611)을 포함할 수 있다. 상기 제2 그룹 다이(620)는 버퍼 다이(611)의 상부에 적층되고 복수의 쓰루 실리콘 비아(이하 TSV) 라인들을 통해 데이터를 통신하는 복수의 메모리 다이들(620-1,620-2,...,620-s)을 포함할 수 있다. 여기서, s는 3 이상의 자연수일 수 있다.
상기 복수의 메모리 다이들(620-1,620-2,...,620-s) 각각은 데이터를 저장하는 셀 코어(622)를 포함할 수 있다.
버퍼 다이(610)는 테스트 인터페이스 회로(612)를 포함할 수 있고, 테스트 인터페이스 회로(612)는 테스트 모드가 고속 테스트 모드를 지정하는 경우, 제어 코드에 기초하여 제1 주파수를 가지는 제1 클럭 신호에 동기되는 테스트 신호들을 제2 주파수를 가지는 제2 클럭 신호에 동기되는 내부 테스트 신호들로 변환하고, 내부 테스트 신호들을 TSV 라인들을 통하여 메모리 다이들(620-1,620-2,...,620-s) 중 적어도 일부에 제공하여, 메모리 다이들(620-1,620-2,...,620-s)에 대한 테스트를 수행할 수 있다.
반도체 메모리 장치(600)는 상기 TSV 라인들을 통해 상기 데이터 및 제어 신호들을 통신하는 스택 칩 타입 메모리 장치 혹은 스택드 메모리 장치일 수 있다. 상기 TSV 라인들은 실리콘 관통 전극들로도 칭해질 수 있다.
따라서, 하나의 메모리 다이(620-s)에 형성되는 데이터 TSV 라인 그룹(632)은 복수의 TSV 라인들(L1~Lp)로 구성될 수 있고, 패리티 TSV 라인 그룹(634)은 복수의 TSV 라인들(L10~Lq)로 구성될 수 있다. 데이터 TSV 라인 그룹(632)의 TSV 라인들라인들(L1~Lp)과 패리티 TSV 라인 그룹(634)의 TSV 라인들(L10~Lq)은 복수의 메모리 다이들(620-1~620-s)의 사이에 대응적으로 형성된 마이크로 범프(MCB)들에 연결될 수 있다.
복수의 메모리 다이들(620-1~620-s) 중 적어도 하나는 하나의 액세스 트랜지스터와 하나의 스토리지 커패시터로 이루어진 DRAM 셀들을 가질 수 있다.
반도체 메모리 장치(600)는 데이터 버스(B10)를 통해 외부의 메모리 컨트롤러와 통신하기 위해 3D 칩 구조 또는 2.5D 칩 구조를 가질 수 있다. 상기 버퍼 다이(611)는 데이터 버스(B10)를 통해 메모리 컨트롤러와 연결될 수 있다.
도 20은 본 발명의 실시예들에 따른 반도체 메모리 장치의 테스트 방법을 나타내는 흐름도이다.
도 2, 도 4 내지 도 17 및 도 20를 참조하면, 버퍼 다이(100) 및 버퍼 다이(100) 위에 적층되는 메모리 다이들(200a~200k)을 구비하는 반도체 메모리 장치(70)의 테스트 방법에서는, 버퍼 다이(100)가 자동 테스트 장치(60)로부터 제1 주파수로 토글링하는 제1 클럭 신호에 동기되는 테스트 신호들을 수신한다(S110).
버퍼 다이(100)에 포함되는 배치되는 테스트 인터페이스 회로(130)에서, 수신되는 제어 코드에 기초하여 테스트 신호들을 제2 주파수로 토글링하는 제2 클럭 신호에 동기되는 내부 테스트 신호들로 변환한다(S130). 여기서 제2 주파수는 제1 주파수의 P 배일 수 있다(P는 4 이상의 자연수). 테스트 인터페이스 회로(130)는 버퍼 다이(100)의 직접 액세스 영역(124)에 배치될 수 있다.
테스트 인터페이스 회로(130)는 내부 테스트 신호들을 TSV들(115)을 통하여 메모리 다이들(200a~200k) 중 적어도 하나에 제공하여 메모리 다이들(200a~200k)에 대한 테스트를 수행할 수 있다(S150).
즉, 본 발명의 실시예들에 따른 반도체 메모리 장치 및 그 테스트 방법에서는 P 배의 속도로 고속 테스트를 수행하는 경우에, P 보다 작은 수의 패드들을 추가하고, 상기 패드들에 입력되는 제어 코드들과 직렬화기를 이용하여 제1 주파수의 테스트 신호들을 제2 주파수의 내부 테스트 신호들로 변경하여 테스트를 수행함으로써 저가의 테스트 장비로서, 고가의 테스트 장비가 수행할 수 있는 고속 테스트를 수행할 수 있다. 또한 본 발명의 실시예들에 따른 반도체 메모리 장치는 추가된 패드들을 이용하여 부분 커맨드 세트를 지원하는 커맨드로 풀 커맨드 세트를 지원할 수 있다.
도 21은 본 발명의 실시예들에 따른 스택형 메모리 장치를 포함하는 반도체 패키지의 예를 나타내는 구조도이다.
도 21을 참조하면, 반도체 패키지(900)는 하나 이상의 스택형 메모리 장치(910)와 메모리 컨트롤러(920)를 포함할 수 있다.
상기 스택형 메모리 장치(910)와 메모리 컨트롤러(920)는 인터포저(Interposer, 930) 상에 장착되고, 스택형 메모리 장치(910)와 메모리 컨트롤러(920)가 장착된 인터포저(930)는 패키지 기판(940) 상에 장착될 수 있다. 메모리 컨트롤러(920)는 메모리 컨트롤 기능을 수행할 수 있는 반도체 장치에 해당할 수 있으며, 일 예로서 메모리 컨트롤러(920)는 어플리케이션 프로세서(AP)로 구현될 수 있다.
스택형 메모리 장치(910)는 다양한 형태로 구현이 가능하며, 일 실시예에 따라 스택형 메모리 장치(910)는 다수 개의 레이어들이 적층된 HBM(High Bandwidth Memory) 형태의 메모리 장치일 수 있다. 이에 따라, 스택형 메모리 장치(910)는 버퍼 다이 및 복수의 메모리 다이들을 포함하고, 스택형 메모리 장치(910)는 패키징 되기 전에 칩-온 웨이퍼 상태에서 저가의 테스트 장비로 고속 테스트를 수행할 수 있는 테스트 구조를 가질 수 있다.
인터포저(930) 상에는 다수 개의 스택형 메모리 장치(910)들이 장착될 수 있으며, 메모리 컨트롤러(920)는 다수개의 스택형 메모리 장치(910)들과 통신할 수 있다. 일 예로서, 스택형 메모리 장치(910)들 각각과 메모리 컨트롤러(920)는 물리(PHY) 영역을 포함할 수 있으며, 물리(PHY) 영역을 통해 스택형 메모리 장치(910)들과 메모리 컨트롤러(920) 사이에서 통신이 수행될 수 있다. 한편, 스택형 메모리 장치(910)가 직접 액세스 영역을 포함하는 경우, 패키지 기판(940)의 하부에 장착되는 도전 수단(예컨대, 솔더볼(950)) 및 직접 액세스 영역을 통해 테스트 신호가 스택형 메모리 장치(910) 내부로 제공될 수 있다.
여기서, 인터포저(930)는 실리콘(TSV) 형태, PCB 형태의 오가닉(Organic) 또는 Non-TSV 방식인 EMIB(embedded multi-die interconnect bridge)를 포함할 수 있다.
본 발명은 반도체 메모리 장치의 테스트에 이용될 수 있다.
상기에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야에서 통상의 지식을 가진 자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (10)

  1. 외부 장치와 통신하는 버퍼 다이;
    상기 버퍼 다이 상에 적층되는 복수의 메모리 다이들; 및
    상기 메모리 다이들을 관통하여 상기 버퍼 다이에 연결되는 복수의 관통 실리콘 비아(through silicon via)들을 포함하고,
    상기 버퍼 다이는 테스트 인터페이스 회로를 포함하고,
    상기 테스트 인터페이스 회로는 제1 테스트 모드에서, 제2 패드부를 통하여 수신되는 제어 코드에 기초하여 상기 외부 장치로부터 수신되는, 제1 주파수로 토글링하는 제1 클럭 신호에 동기되는 테스트 신호들을 제2 주파수로 토글링하는 제2 클럭 신호에 동기되는 내부 테스트 신호들로 변환하고, 상기 내부 테스트 신호들을 상기 관통 실리콘 비아를 통하여 상기 메모리 다이들 중 적어도 하나에 제공하여 상기 메모리 다이들에 대한 테스트를 수행하고,
    상기 제2 주파수는 상기 제1 주파수보다 높은 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 제2 주파수는 상기 제1 주파수의 P 배(P는 4 이상의 자연수)이고,
    상기 버퍼 다이는
    직접 액세스 영역, 관통 실리콘 비아 영역 및 물리 영역을 포함하고,
    상기 테스트 인터페이스 회로는 상기 직접 액세스 영역에 배치되고,
    상기 제2 패드부는 상기 직접 액세스 영역에 연결되고,
    상기 복수의 메모리 다이들 각각은 복수의 워드라인들 및 복수의 비트라인들에 연결된 복수의 동적 메모리 셀들을 포함하는 메모리 셀 어레이를 포함하는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 테스트 인터페이스 회로는
    기준 클럭 신호에 기초하여 상기 제2 클럭 신호를 포함하는 내부 클럭 신호들을 생성하는 위상 고정 루프 회로; 및
    상기 내부 클럭 신호들을 이용하여 상기 테스트 신호들에 상응하는 병렬 데이터들을 직렬화하여 상기 내부 테스트 신호들을 제공하는 직렬화기를 포함하고,
    상기 위상 고정 루프 회로는 상기 내부 클럭 신호들에 기초하여 상기 병렬 데이터들을 순차적으로 병합하여 최종 직렬 데이터를 출력하는 반도체 메모리 장치.
  4. 제3항에 있어서, 상기 위상 고정 루프 회로는
    상기 내부 클럭 신호들 중 제1 내부 클럭 신호에 기초하여 상기 병렬 데이터들을 병합하여 제1 중간 병렬 데이터를 생성하는 제1 스테이지;
    상기 내부 클럭 신호들 중 제2 내부 클럭 신호에 기초하여 상기 제1 중간 병렬 데이터들을 병합하여 제2 중간 병렬 데이터들을 생성하는 제2 스테이지;
    상기 내부 클럭 신호들 중 제3 내부 클럭 신호에 기초하여 상기 제2 중간 병렬 데이터들을 병합하여 내부 직렬 데이터를 생성하는 제3 스테이지; 및
    상기 내부 클럭 신호들 중 제4 내부 클럭 신호에 기초하여 상기 내부 직렬 데이터를 지연시켜 최종 직렬 데이터를 상기 내부 테스트 신호로 출력하는 제4 스테이지를 포함하고,
    상기 제1 내부 클럭 신호의 주파수는 상기 제1 클럭 신호의 주파수와 동일하고,
    상기 제2 내부 클럭 신호의 주파수는 상기 제1 클럭 신호의 주파수의 두 배이고,
    상기 제3 내부 클럭 신호의 주파수는 상기 제1 클럭 신호의 주파수의 네 배이고,
    상기 제4 내부 클럭 신호의 주파수는 상기 제1 클럭 신호의 주파수의 여덟 배인 반도체 메모리 장치.
  5. 제3항에 있어서, 상기 테스트 인터페이스 회로는
    상기 제어 코드에 기초하여 상기 테스트 신호들 및 상기 제2 패드부로 입력되는 입력 신호를 조합하여 병렬 데이터를 생성하는 데이터 선택 로직; 및
    테스트 모드 인에이블 신호에 응답하여 상기 테스트 신호들 및 상기 내부 테스트 신호들 중 하나를 선택하고 상기 선택된 테스트 신호들을 상기 버퍼 다이의 물리 영역에 제공하는 멀티플렉서를 더 포함하고,
    상기 데이터 선택 로직은 상기 테스트 신호들 및 상기 입력 신호의 N-비트와 상기 제어 코드의 M-비트를 조합하여 상기 병렬 데이터의 P-비트를 생성하고,
    N, M은 2 이상의 자연수이고, P는 N+M보다 큰 자연수인 반도체 메모리 장치.
  6. 제5항에 있어서,
    상기 테스트 신호들 및 상기 입력 신호는 로우 어드레스들 및 칼럼 어드레스들을 포함하고,
    상기 데이터 선택 로직은 상기 로우 어드레스들와 상기 제어 코드의 비트들을 조합하여 내부 로우 어드레스들을 상기 병렬 데이터로서 출력하고,
    상기 내부 로우 어드레스들의 수는 상기 로우 어드레스들의 수보다 크고,
    상기 데이터 선택 로직은 상기 칼럼 어드레스들와 상기 제어 코드의 비트들을 조합하여 내부 칼럼 어드레스들을 상기 병렬 데이터로서 출력하고,
    상기 내부 칼럼 어드레스들의 수는 상기 칼럼 어드레스들의 수보다 큰 반도체 메모리 장치.
  7. 제5항에 있어서,
    상기 테스트 신호들은 테스트 패턴을 포함하고,
    상기 데이터 선택 로직은 상기 제어 코드의 비트들의 조합에 기초하여 상기 테스트 패턴을 복사 또는 반전하여 복수의 데이터 패턴들을 생성하고,
    상기 직렬화기는 상기 제2 클럭 신호의 에지에서 상기 데이터 패턴들을 샘플링하여 내부 테스트 패턴을 출력하는 반도체 메모리 장치.
  8. 제5항에 있어서,
    상기 테스트 신호들을 테스트 패턴을 포함하고,
    상기 제어 코드들은 제1 제어 코드 및 제2 제어 코드를 포함하고,
    상기 데이터 선택 로직은 상기 제1 제어 코드에 기초하여 상기 테스트 패턴을 복사 및 반전하여 제1 서브 데이터를 생성하고, 상기 제1 제어 코드에 기초하여 상기 테스트 패턴과 상기 제1 서브 데이터를 복사 또는 반전하여 제2 서브 데이터를 생성하고, 상기 제2 제어 코드에 기초하여 상기 제1 서브 데이터와 상기 제2 서브 데이터의 논리 레벨을 결정하는 반도체 메모리 장치.
  9. 버퍼 다이 및 상기 버퍼 다이 상에 적층되는 메모리 다이들을 구비하는 반도체 메모리 장치의 테스트 방법으로서,
    상기 버퍼 다이가 외부의 자동 테스트 장치로부터, 제1 주파수로 토글링하는 제1 클럭 신호에 동기되는 테스트 신호들을 수신하는 단계;
    상기 버퍼 다이에 포함되는 테스트 인터페이스 회로에서, 수신되는 제어 코드에 기초하여 상기 테스트 신호들을 제2 주파수로 토글링하는 제2 클럭 신호에 동기되는 내부 테스트 신호들로 변환하는 단계; 및
    상기 테스트 인터페이스 회로에서 상기 내부 테스트 신호들을 상기 메모리 다이들을 관통하는 관통 실리콘 비아들을 통하여 상기 메모리 다이들 중 적어도 하나에 제공하여 상기 메모리 다이들에 대한 테스트를 수행하는 단계를 포함하는 반도체 메모리 장치의 테스트 방법.
  10. 복수의 워드라인들과 복수의 비트라인들에 연결되는 메모리 셀들을 구비하는 메모리 셀 어레이;
    외부 장치로부터의 커맨드 및 제어 코드에 기초하여 내부 커맨드를 생성하는 인터페이스 회로; 및
    상기 내부 커맨드 및 상기 외부 장치로부터의 어드레스에 기초하여 상기 메모리 셀 어레이에 대한 액세스를 제어하는 제어 로직 회로를 포함하고,
    상기 내부 커맨드가 지정하는 커맨드 세트들의 수는 상기 커맨드가 지정하는 커맨드 세트들의 수 보다 크고,
    상기 복수의 메모리 셀들은 동적 메모리 셀들인 반도체 메모리 장치.
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