KR100633455B1

KR100633455B1 - 반도체 소자 테스터를 위한 신호 분배 장치

Info

Publication number: KR100633455B1
Application number: KR1020040070162A
Authority: KR
Inventors: 강종구
Original assignee: 주식회사 유니테스트
Priority date: 2004-09-03
Filing date: 2004-09-03
Publication date: 2006-10-13
Also published as: KR20060021429A

Abstract

본 발명은 반도체 소자의 테스트를 위한 신호를 생성하는 ALPG를 구비하여 L(L은 2 이상의 자연수)개의 DUT를 동시에 테스트하는 반도체 테스터를 위한 신호 분배 장치로서, 상기 ALPG에서 생성되는 드라이브 신호를 상기 L개의 DUT에 분배하는 레지스터드(registered) 버퍼부와, 상기 ALPG에서 생성되는 기준 클럭을 상기 L개 이상의 동일한 기준 클럭으로 복제하여 상기 L개의 DUT에 분배하는 PLL(Phase locked loop)과, 상기 ALPG에서 생성되는 테스트 데이터 신호를 상기 L개의 DUT에 분배하고 상기 L개의 DUT에서 각각 출력되는 신호를 수신하여 상기 ALPG로 전송하는 양방향 데이터 전송부를 포함하되, 상기 레지스터드 버퍼부는 하나 이상의 레지스터드 버퍼를 포함하며, 상기 레지스터드 버퍼는 상기 드라이브 신호를 2개의 DUT에 분배하는 것을 특징으로 한다. 본 발명에 따르면, ALPG에서 생성된 테스트 패턴 신호를 복수의 DUT에 제공하는 데 있어서 각각의 DUT에 제공될 신호들 간에 상호충돌이 발생하는 것을 방지할 수 있으므로 테스트의 신뢰도를 높일 수 있고 반도체 소자 테스터의 구성을 단순화할 수 있다.

ALPG, DUT, 신호분배, 레지스터드 버퍼, 양방향 데이터 전송

Description

반도체 소자 테스터를 위한 신호 분배 장치{SIGNAL DISTRIBUTION APPARATUS FOR SEMICONDUCTOR DEVICE TESTER}

도 1은 종래의 메모리 테스터의 예시적인 블록도.

도 2는 종래의 반도체 컴포넌트 테스트 장치의 구성도.

도 3은 본 발명에 따른 반도체 소자 테스터를 위한 신호 분배 장치의 블록도.

<도면의 주요부분에 대한 부호의 설명>

100: 테스터 110: 전원장치

120: 드라이버 130: 비교기

140: 패턴 발생기 150: 타이밍 발생기

160: CPU 170: DC 테스트 회로

180: 반도체 소자 200: 반도체 컴포넌트 테스트 장치

210: 고정유닛 220:　드라이브 보드

230: 패턴 생성 보드 240: 전원 드라이브 보드

250: 백플레인 보드 260: 전원 공급부

300: 서버 400: 신호 분배 장치

410: 레지스터드 버퍼부 412a 내지 412d: 레지스터드 버퍼

420: PLL(320) 430: 양방향 데이터 전송부

500: ALPG 600A 내지 600L: DUT

본 발명은 반도체 소자 테스터를 위한 신호 분배 장치에 관한 것으로, 더욱 구체적으로는 ALPG에서 생성된 테스트 패턴 신호를 복수의 DUT에 제공하는 데 있어서 각각의 DUT에 제공될 신호들 간에 상호충돌이 발생하는 것을 방지할 수 있으므로 테스트의 신뢰도를 높일 수 있고 반도체 소자 테스터의 구성을 단순화할 수 있는 것인 반도체 소자 테스터를 위한 신호 분배 장치에 관한 것이다.

반도체 테스터, 특히 메모리 테스터는 메모리 소자의 개발 상황, 특히 메모리 소자의 상당 부분을 차지하는 DRAM의 개발 상황에 따라서 설계되어 개발된다. 현재의 DRAM 발전 상황은 EDO(Extended Data Output) 기능을 탑재한 DRAM이나, SDRAM(Synchronous DRAM), 램버스(Rambus) DRAM에 이어서 DDR(Double Data Rate) DRAM으로 발전되고 있다.

이러한 DRAM을 테스트하기 위해서는 메모리의 고속화에 대응하여 메모리 테스터도 고속 및 고정밀도가 요구된다. 또한 메모리의 대용량화에 따라 테스트 시간이 증가하게 되므로 테스트의 속도 역시 빨라져야 한다. 또한 소형화되고 경제적인 메모리 테스터를 구현하여 테스트 비용을 절감할 수 있어야 한다.

도 1은 종래의 메모리 테스터의 예시적인 블록도이다. 도 1에 도시되듯이, 메모리 테스터(100)는, 테스트되는 메모리 소자(메모리 모듈 또는 메모리 컴포넌트 포함, 180)에 전원전압을 공급하는 전원장치(110)와, 메모리 소자(180)의 입력부에 신호를 입력하는 드라이버(120)와, 메모리 소자(180)의 출력부에서 출력되는 신호와 기대치 신호를 비교하는 비교기(130)와, 메모리 소자(180)에 입력되는 신호열(테스트 패턴) 및 기대치 신호를 생성하는 패턴발생기(140)와, 메모리 소자(180)에 입력하는 신호의 인가 타이밍을 발생하는 타이밍 발생기(150)와, 이들 회로를 제어하는 제어기로서의 CPU(160) 등으로 구성되어 있다. 상기 CPU(160)는 외부의 기억장치에서 테스트 프로그램을 판독하여, 그것을 운영체제(OS)에 의해 해석하면서, 테스트용의 신호(테스트 패턴)의 발생과 판정을 행하고, 소정의 테스트를 실시하도록 구성되어 있다. 테스터(100)에는, 출력부의 전압레벨 검출 등의 직류 테스트를 행하기 위한 DC 테스트회로(170)가 설치되는 경우도 있다.

또한 패턴발생기(140)와 메모리 소자(180), 즉 DUT와의 사이에는 패턴발생기(140)에서 생성된 신호들을 DUT로 분배시키기 위한 장치(도시되지 않음)가 포함된다. 즉, 복수의 버퍼와 버퍼를 제어하는 ASIC 칩과, 버퍼로부터 출력되는 신호들을 DUT에 인가하기 위해서 검사하고 비교하는 DCL(Driver and comparator)을 포함하고 있다.

이러한 종래의 메모리 테스터는 DC 파라미터들이 회로의 디지털적 동작에 적합한 지를 테스트하는 DC 테스트, 신호의 전달 지연 시간, 셋업(set-up) 시간과 홀드(hold) 시간 등과 관련된 AC 마진(margin) 테스트를 포함하며 이를 위한 타이밍 생성기(timing generator) 등 다양한 기능을 가지고 있으며 메인프레임 등 부피가 크고 고가인 전용 장비를 사용하여 제작되는 것이므로 제작비용이 높은 단점이 있다. 또한 패턴발생기(140)에서 생성된 신호들을 DUT로 분배시키기 위한 장치 역시 각 채널에 대해서 디스큐(de-skew)를 위해서 아날로그 소자를 사용하여 스큐(skew)와 레벨(level)을 미세하게 조정하여야 하므로 고가의 장비로 구성이 되어야 한다. 메모리 제조업체에서 소자의 생산 비용을 최소화하여 경쟁력을 높이기 위해서는 이러한 고비용의 메모리 테스터를 효율적으로 설계하는 것이 바람직하다. 따라서 메모리 테스터를 효율적으로 설계하여 소형이고 제작비용을 감소시키는 것이 바람직하다.

이에 따라 소형화되고 저비용으로 제작할 수 있는 반도체 소자 테스터에 대한 개발이 진행되고 있다.

예컨대, 본 출원인에 의해서 2004년 6월 18일자로 출원된 "복수의 반도체 컴포넌트를 동시에 테스트하는 반도체 컴포넌트 테스트 장치"라는 명칭의 특허출원번호 제 10-2004-45422호와, 본 출원인에 의해서 2004년 6월 18일자로 출원된 "복수의 반도체 모듈을 동시에 테스트하는 반도체 모듈 테스트 장치"라는 명칭의 특허출원번호 제 10-2004-45421호는 이러한 단순화된 테스터 장치에 대해서 개시하고 있다.

도 2는 상기 특허출원 제10-2004-45422호에 개시된 반도체 컴포넌트 테스트 장치(200)의 구성을 나타내는 도면이다. 도시된 바와 같이, 상기 특허출원 제10-2004-45422호에 개시된 반도체 컴포넌트 테스트 장치(200)는, 고정유닛(210)과, 드라이브 보드(220)와, 복수의 패턴 생성 보드(230a 내지 230n)와, 복수의 전원 드라 이브 보드(240a 내지 240k)와, 백플레인 보드(250)와, 전원 공급부(260)를 포함하며, 상기 반도체 컴포넌트 테스트 장치(200)는 외부의 서버(300)와 연결될 수 있다.

각각의 구성을 간단히 살펴보면, 고정유닛(210)은 테스트될 반도체 컴포넌트를 장착할 수 있는 복수의 소켓을 구비하며 유선으로 상기 드라이브 보드(220)에 연결되고, 드라이브 보드(220)는 상기 복수의 패턴 생성 보드(230a 내지 230n) 및 상기 전원 드라이브 보드(240a 내지 240k)와의 접속을 위한 커넥터를 구비하고 있으며 상기 고정유닛과 유선을 통하여 연결된다. 복수의 패턴 생성 보드(230a 내지 230n)는 외부의 서버(300)로부터 송신된 테스트 프로그램을 사용하여 상기 반도체 컴포넌트의 테스트를 위해 필요한 일련의 신호, 즉 테스트 패턴 신호 및 기대치 신호를 생성하여 상기 테스트 패턴 신호를 상기 반도체 컴포넌트로 송신하고 상기 반도체 컴포넌트로부터 전송된 테스트 결과 신호와 상기 기대치 신호를 비교하여 상기 반도체 컴포넌트의 동작을 테스트한다.

복수의 전원 드라이브 보드(240a 내지 240k)는 동일한 전원 드라이브 보드로 이루어지며 상기 고정유닛(210)을 통하여 상기 반도체 컴포넌트에 전원을 공급하는 역할을 한다.

백플레인 보드(250)는 상기 복수의 패턴 생성 보드(230a 내지 230n) 및 상기 복수의 전원 드라이브 보드(240a 내지 240k)와의 접속을 위한 복수의 커넥터를 포함한다.

전원 공급부(260)는 상기 백플레인 보드(250)를 기구적으로 지지하며 상기 백플레인 보드(250)에 전원을 공급하는 역할을 한다.

외부의 서버(300)는 소정의 사용자 인터페이스를 제공하여 사용자가 테스트될 반도체 컴포넌트의 특성에 맞는 테스트 프로그램을 작성할 수 있는 환경을 제공한다.

이러한 구성을 포함하는 반도체 소자 테스터에 있어서, 패턴 생성 보드(230a 내지 230n)는 내부에 ALPG를 포함하며, ALPG는 반도체 소자 테스터 내부에서 테스트 패턴의 생성을 위해서 사용되는 장치로서, 데이터의 읽기 및 쓰기를 테스트하기 위한 인스트럭션의 코딩에 사용되는 장치이다.

패턴 생성 보드(230a 내지 230n)내의 ALPG에서 생성된 테스터 패턴은 고정유닛(210)과 드라이브 보드(220)를 통하여 테스트될 소자, 즉 DUT에 인가된다. 이 경우 ALPG에서 생성되는 테스터 데이터 및 클럭 신호들은 복수의 DUT에 인가된다.

상기 특허출원 제10-2004-45422호에 개시된 반도체 소자 테스터에 있어서, 하나의 ALPG에서 생성된 신호는 복수의 DUT에 공급된다. 그러나 예컨대 하나의 ALPG에서 생성된 신호를 동시에 128개의 메모리 컴포넌트에 공급하는 경우와 같이 많은 수의 DUT를 동시에 테스트하고자 하는 경우, 각 메모리 컴포넌트에 공급될 신호들 간에 상호충돌이 발생하여 테스트의 수행이 어려워지는 문제점이 있다.

따라서 ALPG에서 생성된 신호를 복수의 DUT에 데이터 충돌 없이 분배하는 장치에 대한 필요성이 커지고 있다.

본 발명의 목적은 ALPG에서 생성된 테스트 패턴 신호를 복수의 DUT에 제공하 는 데 있어서 각각의 DUT에 제공될 신호들 간에 상호충돌이 발생하는 것을 방지할 수 있으므로 테스트의 신뢰도를 높일 수 있고 반도체 소자 테스터의 구성을 단순화할 수 있는 반도체 소자 테스터를 위한 신호 분배 장치를 제공하는 데 있다.

상기 기술적 과제를 달성하기 위하여, 본 발명은 반도체 소자의 테스트를 위한 신호를 생성하는 ALPG를 구비하여 L(L은 2 이상의 자연수)개의 DUT를 동시에 테스트하는 반도체 테스터를 위한 신호 분배 장치로서, 상기 ALPG에서 생성되는 드라이브 신호를 상기 L개의 DUT에 분배하는 레지스터드(registered) 버퍼부와, 상기 ALPG에서 생성되는 기준 클럭을 상기 L개 이상의 동일한 기준 클럭으로 복제하여 상기 L개의 DUT에 분배하는 PLL(Phase locked loop)과, 상기 ALPG에서 생성되는 테스트 데이터 신호를 상기 L개의 DUT에 분배하고 상기 L개의 DUT에서 각각 출력되는 신호를 수신하여 상기 ALPG로 전송하는 양방향 데이터 전송부를 포함하되, 상기 레지스터드 버퍼부는 하나 이상의 레지스터드 버퍼를 포함하며, 상기 레지스터드 버퍼는 상기 드라이브 신호를 2개의 DUT에 분배하는 것을 특징으로 한다.

본 발명에 따른 반도체 소자 테스터를 위한 신호 분배 장치에 있어서, 상기 드라이브 신호는 어드레스 신호와 커맨드 신호를 포함하는 것이 바람직하다.

또한 본 발명에 따른 반도체 소자 테스터를 위한 신호 분배 장치에 있어서, 상기 레지스터드 버퍼부는 하나 이상의 레지스터드 버퍼를 포함하며, 상기 레지스터드 버퍼는 상기 드라이브 신호를 2개의 DUT에 분배하는 것이 바람직하다.

또한 본 발명에 따른 반도체 소자 테스터를 위한 신호 분배 장치에 있어서, 상기 L=8이고, 상기 레지스터드 버퍼부는 4개의 레지스터드 버퍼를 포함하는 것이 바람직하다.

또한 본 발명에 따른 반도체 소자 테스터를 위한 신호 분배 장치에 있어서, 상기 레지스터드 버퍼부는 상기 드라이브 신호의 스큐를 클럭킹(clocking)을 사용하여 조정하는 것이 바람직하다.

또한 본 발명에 따른 반도체 소자 테스터를 위한 신호 분배 장치에 있어서, 상기 ALPG 내부 또는 외부에서 생성되는 제2 기준 클럭을 L개 이상의 동일한 제2 기준 클럭으로 복제하여 상기 L개의 DUT에 분배하는 제2 PLL을 더 포함하는 것이 바람직하다.

또한 본 발명에 따른 반도체 소자 테스터를 위한 신호 분배 장치에 있어서, 상기 드라이브 신호와 상기 기준 클럭 신호와 상기 테스트 데이터 신호의 종단(termination)을 위한 신호 종단부를 더 포함하는 것이 바람직하다.

또한 본 발명에 따른 반도체 소자 테스터를 위한 신호 분배 장치에 있어서, 상기 신호 종단부는, 상기 기준 클럭 신호를 종단시키는 차동 신호 종단부와, 상기 드라이브 신호를 종단시키는 SSTL(stub series-terminated logic)-2 클래스 I를 만족하는 드라이브 신호 종단부와, 상기 테스트 데이터 신호를 종단시키는 SSTL-2 클래스 II를 만족하는 테스트 데이터 신호 종단부를 포함하는 것이 바람직하다.

또한 본 발명에 따른 반도체 소자 테스터를 위한 신호 분배 장치에 있어서, 상기 드라이브 신호 종단부는, 레지스터드 버퍼를 통과한 드라이브 신호의 종단을 위해 직렬 종단 구성을 포함하는 것이 바람직하다.

또한 본 발명은, 반도체 소자의 테스트를 위한 신호를 생성하는 복수의 ALPG 를 구비하여 반도체 소자를 테스트하는 반도체 테스터에 있어서, 본 발명에 따른 신호 분배 장치를 하나 이상 포함하여 동시에 다수의 반도체 소자를 테스트하는 것인 반도체 테스터를 제공한다.

이하, 본 발명의 반도체 소자 테스터를 위한 신호 분배 장치를 도면을 참조로 하여 보다 구체적으로 설명한다.

도 3은 본 발명에 따른 반도체 소자 테스터를 위한 신호 분배 장치의 블록도이다. 도시되듯이, 본 발명에 따른 반도체 소자 테스터를 위한 신호 분배 장치(400)는, 레지스터드 버퍼부(410)와, PLL(420)과, 양방향 데이터 전송부(430)를 포함한다. 또한 도시되듯이, 본 발명에 따른 반도체 소자 테스터를 위한 신호 분배 장치(400)는 ALPG(500)와 L(L은 2이상의 자연수)개의 DUT(600A 내지 600L)에 연결되어 있다.

ALPG(500)와 신호 분배 장치(400)는 반도체 소자 테스터의 일부분으로서, ALPG(500)는 반도체 소자의 테스트를 위한 신호, 예컨대, 어드레스 신호, 커맨드 신호, 데이터 신호를 생성하여 상기 신호 분배 장치(400)를 통하여 DUT(600A 내지 600L)로 전송하고, DUT(600A 내지 600L)로부터 테스트된 신호를 상기 신호 분배 장치(400)를 통하여 수신받아 DUT(600A 내지 600L)의 양호/불량 여부를 판정한다. ALPG(500)에서 생성되는 신호 중에서 어드레스 신호와 커맨드 신호를 포함하여 이하 드라이브 신호라 한다.

DUT(600A 내지 600L)는 테스트될 반도체 소자이다.

레지스터드 버퍼부(410)는 드라이브 신호를 상기 L개의 DUT(600A 내지 600L) 에 분배한다. 레지스터드 버퍼부(410)는 내부에 하나 이상의 레지스터드 버퍼(412a 내지 412d)를 포함하고 있다. 각 레지스터드 버퍼(412a 내지 412d)는 드라이브 신호를 스큐(skew)없이 복수의 DUT(600A 내지 600L)에 분배한다. 예컨대, 각 레지스터드 버퍼(412a 또는 412d)는 2개의 DUT에 드라이브 신호를 분배할 수 있다.

DUT의 숫자가 많아지는 경우, 예컨대 8개의 DUT에 드라이브 신호를 분배하는 경우, 상기 레지스터드 버퍼부(410)는 4개의 레지스터드 버퍼를 포함하여, 각각의 레지스터드 버퍼가 2개의 DUT에 드라이브 신호를 분배할 수 있도록 구성할 수 있다.

그러나 DUT의 개수가 많아지면 레지스터드 버퍼 입력단의 부하가 증가하여 고속 동작이 불가능하므로 통상적으로 4개 이상의 레지스터드 버퍼를 연결하지 않는 것이 바람직하고, 또한 레지스터드 버퍼 하나에서 2개의 DUT에 대해서 드라이브 신호를 분배하도록 구성하는 것이 테스트시 신호의 왜곡을 줄이는 면에서 바람직하다.

레지스터드 버퍼와 종래의 일반 버퍼는 모두 입력되는 신호를 버퍼링하여 출력을 증폭시키거나 입력부분과 출력부분을 다르게 하는 경우 사용한다는 공통점이 있지만, 레지스터드 버퍼의 경우 클럭 신호와 동기되어 버퍼링되므로 설정(setup)/유지(hold) 시간이나 접속(access) 시간과 같은 파라미터를 포함하며 이 경우 신호 경로 상에서 발생할 수 있는 신호간의 시간차이, 즉 스큐(skew)를 클럭킹, 즉 클럭 버퍼링을 통해서 다시 재정렬시킬 수 있는 장점이 있다. 일반 버퍼의 경우는 핀별로 tPD(Pin-to-Pin delay)가 존재하여 지연시간이 각 핀마다 다를 수 있기 때문에 스큐가 중요한 문제가 되는 고속 디지털 장비에 사용되지 않는다.

또한 레지스터드 버퍼를 사용함으로써 종래의 신호 분배 장치가 디스큐를 위해서 고가의 장비를 채널별로 사용하여야 하는 단점을 개선할 수 있다.

ALPG(500)에서 생성되는 어드레스 신호는 반도체 소자의 어드레스를 지정하는 신호로서 예컨대 메모리 소자의 경우 논리적 어드레스를 물리적 어드레스로 변환한 신호이며, ALPG(500)에서 생성되는 커맨드 신호는 반도체 소자의 동작을 위한 명령어로서 예컨대 DDR SDRAM의 내부 커맨드 신호인 CKE(clock enable), CS(chip select), RAS(row address enable), CAS(column address enable), WE(write enable), ODT(on-die termination enable), DMH(data mask at high going edge), DML(data mask at low going edge), CPEH(compare enable at high going edge), CPEL(compare enable at low going edge), ASCROFF(address scramble disable), DSCROFF(data scramble disable), AP(auto precharge enable), /X(row address inversion flag), /Y(column address inversion flag), /Z(bank address inversion flag), /D(data inversion flag), AY(column address enable), I(interrupt flag)를 ALPG를 통해서 변환한 커맨드일 수 있다.

PLL(420)은 ALPG(500) 내에서 생성된 기준 클럭을 복수의 동일한 기준 클럭으로 복제하여 상기 복수의 DUT(600A 내지 600L)에 분배한다. 예컨대, 10개의 DUT에 클럭을 분배하는 경우라면, 기준 클럭을 10개의 동일한 위상 및 크기를 가지는 클럭으로 복제하는 1:10 PLL을 사용할 수 있을 것이며, DUT의 수가 많아지는 경우 1:N 복제 PLL을 사용하거나 또는 복수의 1:10 PLL을 사용할 수 있을 것이다.

또한 ALPG(500) 내부에서 생성되는 다른 기준 클럭 또는 ALPG(500)외부에서 생성되는 기준 클럭을 사용하는 경우에는 이러한 클럭을 복수의 동일한 클럭으로 복제하여 상기 복수의 DUT에 분배하는 제2 PLL을 별도로 포함할 수 있을 것이다.

양방향 데이터 전송부(430)는 ALPG(500)에서 생성된 테스트 데이터 신호를 각 DUT(600A 내지 600L)에 분배하고 각 DUT(600A 내지 600L)로부터 출력되는 신호 각각을 수신한다. 수신된 신호를 사용하여 ALPG(500)에서 비교를 통하여 반도체 소자의 양호/불량을 판단한다.

상기 커맨드 신호나 상기 어드레스 신호는 각 DUT(600A 내지 600L)에 대해서 동일하게 사용될 수 있으며, 상기 ALPG(500)에서 생성되는 테스트 데이터 신호 역시 각 DUT(600A 내지 600L)에 대해서 동일하게 사용될 수 있다. 따라서 상기 커맨드 신호나 상기 어드레스 신호는 단순히 ALPG(500)에서 생성되는 커맨드 신호 또는 어드레스 신호를 복제하여 각 DUT(600A 내지 600L)에 분배하는 것으로도 충분하지만, 테스트 데이터 신호는 상기 ALPG(500)에서 생성하여 각 DUT(600A 내지 600L)에 분배하고 각 DUT에서 테스트를 수행하고 그 결과를 다시 수신받아서 각 DUT의 불량 여부를 판단하여야 하므로, 각각의 DUT에 대해서 별도의 입출력 채널이 존재하여야 한다. 양방향 데이터 전송부(430)는 이러한 각각의 DUT에 대해서 별도의 데이터 입출력 채널을 제공한다.

또한 도시되지는 않았지만, 본 발명에 따른 반도체 소자 테스터를 위한 신호 분배 장치는 신호의 종단(termination)을 위한 신호 종단부를 더 포함할 수 있다. 즉 드라이브 신호나 클럭, 테스트 데이터 신호를 분배하는 경우 신호의 특성을 유 지하면서 DUT 소자의 입력 레벨을 맞추기 위함이다.

예컨대, 클럭 신호의 경우 차동(differential) 신호이므로 차동 신호 종단을 위한 신호 종단부를 포함할 수 있으며, 드라이브 신호의 경우 SSTL-2 클래스 I를 만족하는 신호 종단부를 포함할 수 있으며, 테스트 데이터 신호는 양방향 신호이므로 SSTL-2 클래스 II를 만족하는 신호 종단부를 포함할 수 있다. 또한 드라이브 신호의 경우 레지스터드 버퍼를 통과하면 부하가 작으므로 직렬 종단(serial termination)을 하여서 이후 DUT를 포함하는 구성을 간소화시킬 수 있다.

비록 본원 발명이 구성이 예시적으로 설명되었지만 이는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 보호 범위가 이들 예시에 의해 제한되는 것은 아니며, 본원 발명의 보호 범위는 청구범위의 기재를 통하여 정하여진다.

이상 설명한 바와 같이, 본 발명에 따르면 ALPG에서 생성된 테스트 패턴 신호를 복수의 DUT에 제공하는 데 있어서 각각의 DUT에 제공될 신호들 간에 상호충돌이 발생하는 것을 방지할 수 있으므로 테스트의 신뢰도를 높일 수 있고 반도체 소자 테스터의 구성을 단순화할 수 있다.

Claims

반도체 소자의 테스트를 위한 신호를 생성하는 ALPG를 구비하여 L(L은 2 이상의 자연수)개의 DUT를 동시에 테스트하는 반도체 테스터를 위한 신호 분배 장치로서,

상기 ALPG에서 생성되는 드라이브 신호를 상기 L개의 DUT에 분배하는 레지스터드(registered) 버퍼부와,

상기 ALPG에서 생성되는 기준 클럭을 상기 L개 이상의 동일한 기준 클럭으로 복제하여 상기 L개의 DUT에 분배하는 PLL(Phase locked loop)과,

상기 ALPG에서 생성되는 테스트 데이터 신호를 상기 L개의 DUT에 분배하고 상기 L개의 DUT에서 각각 출력되는 신호를 수신하여 상기 ALPG로 전송하는 양방향 데이터 전송부

를 포함하되,

상기 레지스터드 버퍼부는 하나 이상의 레지스터드 버퍼를 포함하며, 상기 레지스터드 버퍼는 상기 드라이브 신호를 2개의 DUT에 분배하는 것을 특징으로 하는 반도체 소자 테스터를 위한 신호 분배 장치.
제1항에 있어서,

상기 드라이브 신호는 어드레스 신호와 커맨드 신호를 포함하는 것인 반도체 소자 테스터를 위한 신호 분배 장치.
삭제
제2항에 있어서, 상기 L=8이고,

상기 레지스터드 버퍼부는 4개의 레지스터드 버퍼를 포함하는 것인 반도체 소자 테스터를 위한 신호 분배 장치.
제1항에 있어서,

상기 레지스터드 버퍼부는 상기 드라이브 신호의 스큐(skew)를 클럭킹(clocking)을 사용하여 조정하는 것인 반도체 소자 테스터를 위한 신호 분배 장치.
제1항에 있어서,

상기 ALPG 내부 또는 외부에서 생성되는 제2 기준 클럭을 L개 이상의 동일한 제2 기준 클럭으로 복제하여 상기 L개의 DUT에 분배하는 제2 PLL을 더 포함하는 반도체 소자 테스터를 위한 신호 분배 장치.
제1항에 있어서,

상기 드라이브 신호와 상기 기준 클럭 신호와 상기 테스트 데이터 신호의 종단(termination)을 위한 신호 종단부를 더 포함하는 반도체 소자 테스터를 위한 신호 분배 장치.
제7항에 있어서, 상기 신호 종단부는,

상기 기준 클럭 신호를 종단시키는 차동 신호 종단부와,

상기 드라이브 신호를 종단시키는 SSTL(stub series-terminated logic)-2 클래스 I를 만족하는 드라이브 신호 종단부와,

상기 테스트 데이터 신호를 종단시키는 SSTL-2 클래스 II를 만족하는 테스트 데이터 신호 종단부

를 포함하는 것인 반도체 소자 테스터를 위한 신호 분배 장치.
제8항에 있어서, 상기 드라이브 신호 종단부는,

상기 레지스터드 버퍼부를 통과한 드라이브 신호의 종단을 위해 직렬 종단 구성을 포함하는 것인 반도체 소자 테스터를 위한 신호 분배 장치.
반도체 소자의 테스트를 위한 신호를 생성하는 복수의 ALPG를 구비하여 반도체 소자를 테스트하는 반도체 테스터에 있어서,

제1항, 제2항 및 제4항 내지 제9항 중 어느 한 항에 기재된 신호 분배 장치를 하나 이상 포함하여 동시에 다수의 반도체 소자를 테스트하는 것인 반도체 테스터.