KR100896763B1

KR100896763B1 - 반도체 소자 테스트 장치

Info

Publication number: KR100896763B1
Application number: KR1020070057381A
Authority: KR
Inventors: 강종구
Original assignee: 주식회사 유니테스트
Priority date: 2007-06-12
Filing date: 2007-06-12
Publication date: 2009-05-11
Also published as: KR20080109267A

Abstract

본 발명은 복수개의 DUT(device under test)를 테스트하는 반도체 소자 테스트 장치로서, 상기 복수개의 DUT의 테스트를 위한 클럭 신호, 커맨드/어드레스 신호 및 데이터 입력 신호를 생성하는 테스트 패턴 생성부와, 상기 복수개의 DUT의 각 커맨드/어드레스 신호 입력단을 데이지 체인 형태로 연결하며 상기 커맨드/어드레스 신호를 상기 데이지 체인을 통하여 상기 복수개의 DUT에 순차적으로 인가하는 커맨드/어드레스 경로부와, 상기 클럭 신호를 상기 복수개의 DUT의 각 클럭 신호 입력단에 대응하여 각각 인가하는 클럭 신호 경로부와, 상기 데이터 입력 신호를 상기 복수개의 DUT의 각 데이터 신호 입력단에 대응하여 각각 인가하는 데이터 입력 신호 경로부와, 상기 복수개의 DUT의 각 데이터 신호 출력단에서 각각 출력된 데이터 출력 신호를 수신하는 데이터 출력 신호 경로부와, 상기 데이터 출력 신호를 기초로 상기 복수개의 DUT 각각의 불량 여부를 검사하는 데이터 비교부를 포함하는 반도체 소자 테스트 장치에 관한 것이다.

본 발명에 따르면, 많은 수의 DUT를 동시에 테스트하기 위하여 어드레스 또는 커맨드 신호는 데이지 체인 형태로 공유하여 인가하며, 신호 무결성과 타이밍의 정확도 측면의 품질 열화를 방지하기 위하여 클럭 신호는 다수의 DUT 각각에 클럭 신호를 인가하며 동시에 어드레스 또는 커맨드 신호와의 지연에 따른 클럭 신호를 보상하여 반도체 소자 테스트 장치의 오동작을 최소화할 수 있다.

커맨드/어드레스 신호, 클럭 신호, 데이지 체인, 플라이-바이(fly-by), 지연

Description

반도체 소자 테스트 장치{TESTER FOR TESTING SEMICONDUCTOR DEVICE}

도 1은 본 발명에 따른 반도체 소자 테스트 장치의 예시적인 블록도.

도 2는 본 발명에 따른 반도체 소자 테스트 장치의 커맨드/어드레스 경로부의 예시적인 구성을 나타내는 도면.

도 3은 본 발명에 따른 반도체 소자 테스트 장치의 클럭 신호 경로부와 데이터 입력 신호 경로부와 데이터 출력 신호 경로부의 예시적인 구성을 나타내는 도면.

<도면의 주요부분에 대한 부호의 설명>

110: 테스트 패턴 생성부 120: 커맨드/어드레스 경로부

123: 제1 디스큐부 125: 제1 드라이버부

127: 제1 터미네이션부 130: 클럭 신호 경로부

133: 제2 디스큐부 135: 제2 드라이버부

137: 제2 터미네이션부 140: 데이터 입력 신호 경로부

143: 제3 디스큐부 145:제3 드라이버부

150: 데이터 출력 신호 경로부 153: 출력 지연 보상부

155: 데이터 출력 수신부 160: 데이터 비교부

200: DUT 보드 210: 소켓

본 발명은 반도체 소자 테스트 장치에 관한 것으로, 더욱 구체적으로는 많은 수의 DUT를 동시에 테스트하기 위하여 어드레스 또는 커맨드 신호는 데이지 체인 형태로 공유하여 인가하며, 신호 무결성과 타이밍의 정확도 측면의 품질 열화를 방지하기 위하여 클럭 신호는 다수의 DUT 각각에 클럭 신호를 인가하며 동시에 어드레스 또는 커맨드 신호와의 지연에 따른 클럭 신호를 보상하여 반도체 소자 테스트 장치의 오동작을 최소화하는 반도체 소자 테스트 장치에 관한 것이다.

반도체 소자 테스트 장치는 제조된 반도체 소자의 불량 여부를 테스트하는 장치이다. 이러한 반도체 소자 테스트 장치는 특히 메모리 소자의 테스트를 위해서 사용되는 경우가 많기 때문에 메모리 소자의 개발 상황, 특히 메모리 소자의 상당 부분을 차지하는 DRAM의 개발 상황에 따라서 설계되어 개발된다.

현재의 DRAM 발전 상황은 EDO(Extended Data Output) 기능을 탑재한 DRAM이나, SDRAM(Synchronous DRAM), 램버스(Rambus) DRAM에 이어서 DDR(Double Data Rate) DRAM으로 발전되고 있다.

이러한 DRAM을 테스트하기 위해서는 메모리의 고속화에 대응하여 반도체 소자 테스트 장치도 고속 및 고정밀도가 요구된다. 또한 메모리의 대용량화에 따라 테스트 시간이 증가하게 되므로 테스트의 속도 역시 빨라져야 한다. 또한 소형화되고 경제적인 반도체 소자 테스트 장치를 구현하여 테스트 비용을 절감할 수 있어야 한다.

반도체 소자 테스트 장치, 특히 그 중에서도 메모리 테스트 장치는 전형적으로 메모리 컴포넌트 또는 SIMM 또는 DIMM 구성으로 되어 있는 메모리 모듈을 테스트하고 검증하는데 사용된다. 이러한 반도체 소자 테스트 장치는 메모리 모듈 또는 메모리 컴포넌트가 실제 컴퓨터 시스템 등에 장착되어 사용되기 전에 메모리 모듈 또는 컴포넌트 상의 기능상 결함이 존재하는지의 여부를 검출하게 된다.

반도체 소자 테스트 장치는 크게 하드웨어 반도체 소자 테스트 장치와 PC 환경에서 실행되는 소프트웨어 진단 프로그램으로 구별될 수 있다. 그러나 소프트웨어 진단 프로그램은 메모리 모듈 또는 컴포넌트가 실제 컴퓨터 상에 장착되어 사용되는 경우 메모리의 상태를 진단하기 때문에 반도체 메모리 생산과정에서는 하드웨어 메모리 테스트 장치를 주로 사용하게 된다.

이러한 하드웨어 반도체 소자 테스트 장치는 ATE(automatic test equipment)라고 불리는 고급 사양의 테스트 장치와, 중급(medium range) 메모리 테스트 장치, 저급(low-end) 메모리 테스트 장치 등으로 구분할 수 있다.

메모리 소자의 테스트 공정을 수행하기 위해 전형적으로 고급 사양의 테스트 장치인 ATE를 사용한다. 이러한 종래의 ATE는 DC 파라미터들이 회로의 디지털적 동작에 적합한 지를 테스트하는 DC 테스트, 신호의 전달 지연 시간, 셋업(set-up) 시간과 홀드(hold) 시간 등과 관련된 AC 마진(margin) 테스트를 포함하며 이를 위한 테스트 패턴의 생성과 타이밍 생성 등 다양한 기능을 가지고 있다.

한편 이러한 반도체 소자의 테스트에 있어서 반도체 테스트 장치는 테스트 될 반도체 소자(device under test, DUT) 각각에 테스트 패턴을 인가하고 DUT로부터 테스트 패턴에 대응하는 응답 신호를 수신하여 DUT의 동작을 테스트하도록 구성된다. 또한 테스트 효율을 위해서 동시에 복수개의 DUT가 테스트되도록 구성된다.

이러한 테스트 패턴은 예컨대 DUT의 동작을 위한 클럭 신호, 커맨드/어드레스 신호, 데이터 입력 신호 등을 포함할 수 있다.

한편 이러한 복수개의 DUT의 테스트를 위하여 DUT를 장착하는 소켓을 복수개 포함하는 구성, 즉 DUT 보드(또는 소켓 보드라고도 지칭함)를 사용한다.

이 경우 DUT 보드 상의 복수개의 소켓에 DUT가 핸들러 등을 통하여 장착되며, 반도체 소자 테스트 장치에서는 이러한 클럭 신호, 커맨드/어드레스 신호, 데이터 입력 신호를 소켓을 통하여 복수개의 DUT에 인가한다.

특히 예컨대 보다 많은 수의 DUT를 동시에 테스트하기 위하여 어드레스 또는 커맨드 신호, 클럭 신호와 같은 신호를 공유하여 사용할 수도 있다.

그러나 이 경우 특히 클럭 신호의 신호의 무결성 측면과 타이밍의 정확도 측면에서 품질 열화가 발생하게 된다.

즉 공유되는 DUT의 개수가 많아질수록 클럭 신호의 신호 무결성은 악화되며, 이러한 클럭 신호의 왜곡은 반도체 소자 테스트 장치의 오동작 가능성을 높이게 되는 단점이 있다.

본 발명의 목적은 많은 수의 DUT를 동시에 테스트하기 위하여 어드레스 또는 커맨드 신호는 데이지 체인 형태로 공유하여 인가하며, 신호 무결성과 타이밍의 정확도 측면의 품질 열화를 방지하기 위하여 클럭 신호는 다수의 DUT 각각에 클럭 신호를 인가하며 동시에 어드레스 또는 커맨드 신호와의 지연에 따른 클럭 신호를 보상하여 반도체 소자 테스트 장치의 오동작을 최소화하는 반도체 소자 테스트 장치를 제공하는 데 있다.

상기 기술적 과제를 달성하기 위하여, 본 발명은 복수개의 DUT를 테스트하는 반도체 소자 테스트 장치로서, 상기 복수개의 DUT의 테스트를 위한 클럭 신호, 커맨드/어드레스 신호 및 데이터 입력 신호를 생성하는 테스트 패턴 생성부와, 상기 복수개의 DUT의 각 커맨드/어드레스 신호 입력단을 데이지 체인 형태로 연결하며 상기 커맨드/어드레스 신호를 상기 데이지 체인을 통하여 상기 복수개의 DUT에 순차적으로 인가하는 커맨드/어드레스 경로부와, 상기 클럭 신호를 상기 복수개의 DUT의 각 클럭 신호 입력단에 대응하여 각각 인가하는 클럭 신호 경로부와, 상기 데이터 입력 신호를 상기 복수개의 DUT의 각 데이터 신호 입력단에 대응하여 각각 인가하는 데이터 입력 신호 경로부와, 상기 복수개의 DUT의 각 데이터 신호 출력단에서 각각 출력된 데이터 출력 신호를 수신하는 데이터 출력 신호 경로부와, 상기 데이터 출력 신호를 기초로 상기 복수개의 DUT 각각의 불량 여부를 검사하는 데이터 비교부를 포함하는 반도체 소자 테스트 장치를 제공한다.

본 발명에 따른 반도체 소자 테스트 장치에 있어서, 상기 커맨드/어드레스 경로부는, 상기 커맨드/어드레스 신호 입력단에 대응한 상기 데이지 체인의 종단에 연결되는 제1 터미네이션부를 포함하는 것이고, 상기 클럭 신호 경로부는, 상기 복수개의 DUT의 상기 클럭 신호 입력단 각각에 대응하여 연결되는 제2 터미네이션부 를 포함할 수 있다.

또한 본 발명에 따른 반도체 소자 테스트 장치에 있어서, 상기 커맨드/어드레스 경로부는, 상기 커맨드/어드레스 신호의 스큐를 제거하는 제1 디스큐부와, 상기 스큐가 제거된 커맨드/어드레스 신호를 상기 커맨드/어드레스 신호 입력단에 대한 상기 데이지 체인에 인가하는 제1 드라이버부를 포함할 수 있다.

또한 본 발명에 따른 반도체 소자 테스트 장치에 있어서, 상기 클럭 신호 경로부는, 상기 클럭 신호의 스큐를 제거하는 제2 디스큐부와, 상기 스큐가 제거된 클럭 신호를 상기 클럭 신호 입력단에 대응한 상기 데이지 체인에 인가하는 제2 드라이버부를 포함할 수 있다.

또한 본 발명에 따른 반도체 소자 테스트 장치에 있어서, 상기 제2 디스큐부는, 상기 복수개의 DUT 각각에 대해서 상기 커맨드/어드레스 신호의 전송 지연에 대응하여 상기 클럭 신호의 지연을 설정할 수 있다.

또한 본 발명에 따른 반도체 소자 테스트 장치에 있어서, 상기 데이터 입력 신호 경로부는, 상기 복수개의 DUT 각각에 대해서 상기 데이터 입력 신호의 지연을 설정하는 제3 디스큐부와, 상기 지연이 설정된 데이터 입력 신호를 상기 복수개의 DUT 각각에 대응하여 인가하는 제3 드라이버부를 포함할 수 있다.

또한 본 발명에 따른 반도체 소자 테스트 장치에 있어서, 상기 제3 디스큐부는, 상기 복수개의 DUT 각각에 대해서 상기 커맨드/어드레스 신호의 전송 지연에 대응하여 상기 데이터 입력 신호의 지연을 설정할 수 있다.

또한 본 발명에 따른 반도체 소자 테스트 장치에 있어서, 상기 데이터 출력 신호 경로부는, 상기 복수개의 DUT 각각에 대해서 상기 데이터 출력 신호를 수신하는 데이터 출력 수신부와, 상기 데이터 출력 신호의 지연을 설정하는 출력 지연 보상부를 포함할 수 있다.

또한 본 발명에 따른 반도체 소자 테스트 장치에 있어서, 상기 출력 지연 보상부는, 상기 복수개의 DUT 각각의 상기 데이터 출력 신호가 동일한 시점에서 비교되도록 상기 데이터 출력 신호의 지연을 설정할 수 있다.

또한 본 발명에 따른 반도체 소자 테스트 장치에 있어서, 상기 데이터 출력 수신부는, 상기 복수개의 DUT 각각의 상기 데이터 신호 출력단에서 출력된 상기 데이터 출력 신호를 각각 수신하여 상기 데이터 출력 신호가 일정 값 이상이면 H(high) 논리값을 출력하고 상기 일정 값 이하이면 L(low) 논리값을 출력하는 논리 비교부를 포함할 수 있다.

또한 본 발명에 따른 반도체 소자 테스트 장치에 있어서, 상기 테스트 패턴 생성부는, 상기 데이터 입력 신호에 대한 테스트 기대 신호를 더 생성하는 것이고, 상기 데이터 비교부는, 상기 테스트 기대 신호와 상기 데이터 출력 신호를 비교하여 상기 복수개의 DUT 각각의 불량 여부를 검사할 수 있다.

이하, 본 발명의 반도체 소자 테스트 장치의 실시예를 첨부한 도면을 참조로 보다 구체적으로 설명한다.

도 1은 본 발명에 따른 반도체 소자 테스트 장치의 예시적인 블록도이다.

도시되듯이 본 발명에 따른 반도체 소자 테스트 장치는 테스트 패턴 생성부(110)와, 커맨드/어드레스 경로부(120)와, 클럭 신호 경로부(130)와, 데이터 입 력 신호 경로부(140)와, 데이터 출력 신호 경로부(150)와, 데이터 비교부(160)를 포함한다.

테스트 패턴 생성부(110)는 복수개의 DUT의 테스트를 위한 클럭 신호, 커맨드/어드레스 신호 및 데이터 입력 신호를 생성한다.

테스트 패턴 생성부(110)는 예컨대 ALPG(ALgorithm Pattern Generator)를 포함할 수 있다. ALPG는 사용자가 저장한 프로그램에 따라 원하는 패턴의 신호를 출력하는 장치이다. ALPG는 FPGA(Field Programmable Gate Array) 등을 사용하여 구현할 수 있다.

커맨드/어드레스 경로부(120)는 복수개의 DUT의 각 커맨드/어드레스 신호 입력단에 대응하여 데이지 체인 형태로 연결하여 구성되며, 테스트 패턴 생성부(110)의 커맨드/어드레스 신호를 데이지 체인을 이용하여 복수개의 DUT에 순차적으로 인가한다.

복수개의 DUT는 각각 커맨드/어드레스 신호 입력단을 구비한다.

이 경우 테스트를 위해서 소켓 등이 복수개의 DUT 각각에 대응하여 배치가 되며, 커맨드/어드레스 경로부(120)는 소켓의 커맨드/어드레스 입력단을 플라이-바이(Fly-by) 구조, 즉 데이지 체인 형태로 연결하여 커맨드/어드레스 신호가 복수개의 DUT 신호에 대해서 인가되도록 구성할 수 있다. 데이지 체인이란 연속적으로 연결되어 있는 하드웨어 장치들의 구성을 지칭하며, 도 2를 참조로 보다 상세히 설명한다.

본 발명에 따른 반도체 소자 테스트 장치에 있어서 커맨드/어드레스 신호의 경우 보다 많은 DUT의 테스트를 위해 2개 혹은 4개 또는 그 이상의 DUT가 신호를 공유해서 사용하게 되며, 이때 기존의 스타-스텁(Star-stub) 방식이 아닌, 데이지 체인 구조를 채택하여 신호의 무결성을 향상시킬 수 있다.

클럭 신호 경로부(130)는 복수개의 DUT의 각 클럭 신호 입력단에 각각 대응하여 테스트 패턴 생성부(110)의 클럭 신호를 복수개의 DUT 각각에 인가한다.

복수개의 DUT는 각각 클럭 신호 입력단을 구비한다.

이 경우 테스트를 위해서 소켓 등이 복수개의 DUT 각각에 대응하여 배치가 되며, 클럭 신호 경로부(130)는 소켓의 클럭 입력단 각각에 대해서 테스트 패턴 생성부(110)의 클럭 신호가 인가되도록 구성할 수 있다.

이 경우 클럭 신호 경로부(130)는 커맨드/어드레스 경로부(120)와는 다르게 각각의 DUT에 대해서 별도로 데이터 입력 신호를 인가하도록 구성된다.

이러한 데이지 체인을 사용하지 않는 것은 클럭 신호의 신호 무결성을 보장하기 위함이다. 즉 데이지 체인으로 클럭 신호를 인가하는 구성은 비록 커맨드/어드레스 신호와의 시간 지연에 대한 보상이 필요하지 않은 장점이 있지만 데이지 체인 형태로 연결되는 DUT의 개수가 많아지면 많아질 수록 클럭 신호의 왜곡 현상이 증가하게 된다.

따라서 클럭 신호의 왜곡에 따른 반도체 테스트 장치의 오작동을 방지하기 위하여 각각의 DUT에 대해서 클럭 신호를 별도로 인가하는 것이 바람직할 수 있다.

다만 데이지 체인 형태로 인가되는 커맨드/어드레스 신호와의 지연에 대한 보상이 필요하다.

데이터 입력 신호 경로부(140)는 테스트 패턴 생성부(110)의 데이터 입력 신 호를 복수개의 DUT의 각 데이터 신호 입력단에 대응하여 각각 인가한다.

복수개의 DUT는 각각 데이터 신호 입력단을 구비한다.

데이터 입력 신호 경로부(140)는 커맨드/어드레스 경로부(120)와는 다르게 각각의 DUT에 대해서 별도로 데이터 입력 신호를 인가하도록 구성된다.

데이터 출력 신호 경로부(150)는 복수개의 DUT의 각 데이터 신호 출력단에서 각각 출력된 데이터 출력 신호를 수신한다.

복수개의 DUT는 각각 데이터 신호 출력단을 구비한다.

데이터 출력 신호 경로부(150)는 데이터 입력 신호 경로부(140)와 마찬가지로 각각의 DUT에 대해서 별도로 데이터 출력 신호를 수신하도록 구성된다.

클럭 신호 경로부(130)와, 데이터 입력 신호 경로부(140)와, 데이터 출력 신호 경로부(150)에 대해서는 도 3을 참조로 보다 상세하게 설명된다.

데이터 비교부(160)는 데이터 출력 신호 경로부(150)에서 수신한 데이터 출력 신호를 기초로 복수개의 DUT 각각의 불량 여부를 검사한다.

예컨대 테스트 패턴 생성부(110)에서 데이터 입력 신호에 대한 테스트 기대 신호를 더 생성하는 경우에는, 데이터 비교부(160)는, 테스트 패턴 생성부(110)에서 생성된 테스트 기대 신호와 데이터 출력 신호 경로부(150)에서 수신한 DUT로부터의 데이터 출력 신호를 비교하여 복수개의 DUT 각각의 불량 여부를 검사한다.

도 2는 본 발명에 따른 반도체 소자 테스트 장치의 커맨드/어드레스 경로부의 예시적인 구성을 나타내는 도면이다.

도 2에서는 DUT 보드(200)와, 커맨드/어드레스 경로부(도 1의 120)가 도시된 다.

도시되듯이 DUT 보드(200) 상에는 복수개의 DUT의 장착을 위한 복수개의 소켓(210a 내지 210d)이 구비된다. 각 소켓에는 DUT의 각 입력단 또는 출력단에 대응하는 연결 구성이 배치되며, 예컨대 동그라미 형태로 커맨드/어드레스 신호 입력단에 대응하는 연결 구성이 도시된다.

도 2에는 4개의 소켓(210a 내지 210d)이 도시되지만 예컨대 16개 또는 그 이상의 소켓을 DUT 보드(200) 상에 장착하여 구성하는 것도 물론 가능하다.

커맨드/어드레스 경로부(도 1의 120)는 도시되듯이 소켓(210a 내지 210d)의 연결 구성 중 DUT의 커맨드/어드레스 신호 입력단에 대응하여 데이지 체인으로 연결되도록 구성된다.

즉 소켓(210a)의 커맨드/어드레스 신호 입력단에 대응하는 연결 구성과, 소켓(210b)의 커맨드/어드레스 신호 입력단에 대응하는 연결 구성과, 소켓(210c)의 커맨드/어드레스 신호 입력단에 대응하는 연결 구성과, 소켓(210d)의 커맨드/어드레스 신호 입력단에 대응하는 연결 구성이 서로 데이지 체인 형태로 연결된다.

커맨드/어드레스 경로부(도 1의 120)는 도시되듯이 제1 디스큐부(123)와, 제1 드라이버부(125)를 포함할 수 있다. 또한 커맨드/어드레스 경로부(도 1의 120)는 도시되듯이 제1 터미네이션부(127)를 포함할 수 있다.

제1 디스큐부(123)는 테스트 패턴 생성부(도 1의 110)에서 생성된 커맨드/어드레스 신호의 스큐를 제거한다.

이러한 제1 디스큐부(123)는 테스트 패턴 생성부(도 1의 110)에서 생성된 커 맨드/어드레스 신호가 DUT 보드(200)로 인가되기 전에 발생하는 스큐를 제거하기 위한 것이다. 또한 제1 디스큐부(123)는 사용자 지연 설정 등에 대해서 고려하여 지연을 설정할 수도 있다.

제1 드라이버부(125)는 제1 디스큐부(123)를 통하여 스큐가 제거된 커맨드/어드레스 신호를 커맨드/어드레스 신호 입력단에 대한 데이지 체인에 인가한다.

한편 커맨드/어드레스 경로부(도 1의 120)는 커맨드/어드레스 신호 입력단에 대응한 데이지 체인의 종단에 연결되는 제1 터미네이션부(127)를 포함할 수 있다.

즉 제1 터미네이션부(127)는 터미네이션 저항을 포함하여 구성될 수 있으며, 커맨드/어드레스 신호가 데이지 체인의 종단에서 반사되는 것을 방지한다.

이와 같이 커맨드/어드레스 경로부(도 1의 120)를 사용하는 이유는 보다 다수의 DUT에 대해서 동시에 커맨드/어드레스 신호를 제공함으로써 반도체 소자 테스트 장치의 구성을 간소화하며 동시에 보다 많은 수의 DUT를 테스트하기 위함이다.

도 3은 본 발명에 따른 반도체 소자 테스트 장치의 클럭 신호 경로부와 데이터 입력 신호 경로부와 데이터 출력 신호 경로부의 예시적인 구성을 나타내는 도면이다.

도 3에서는 DUT 보드(200)와, 클럭 신호 경로부(도 1의 130)와, 데이터 입력 신호 경로부(도 1의 140)와, 데이터 출력 신호 경로부(도 1의 150)가 도시된다.

도시되듯이 DUT 보드(200) 상에는 복수개의 DUT의 장착을 위한 복수개의 소켓(210a 내지 210d)이 구비된다. 각 소켓(210a 내지 210d)에는 DUT의 각 클럭 신호 입력단, 데이터 신호 입력단 또는 데이터 신호 출력단에 대응하는 연결 구성이 배 치되며, 예컨대 동그라미 형태로 클럭 신호 입력단, 데이터 신호 입력단 또는 데이터 신호 출력단에 대응하는 연결 구성이 도시된다. 또한 데이터 신호 입력단과 데이터 신호 출력단을 동일하게 하나의 동그라미 형태로 도시한다.

클럭 신호 경로부(도 1의 130)는 도시되듯이 소켓(210a 내지 210d)의 연결 구성 중 DUT의 클럭 신호 입력단 각각에 대응하여 연결된다.

즉 소켓(210a)의 클럭 신호 입력단에 대응하는 연결 구성과, 소켓(210b)의 클럭 신호 입력단에 대응하는 연결 구성과, 소켓(210c)의 클럭 신호 입력단에 대응하는 연결 구성과, 소켓(210d)의 클럭 신호 입력단에 대응하는 연결 구성이 존재하며, 클럭 신호 경로부(도 1의 130)는 이러한 클럭 신호 입력단에 대응하는 연결 구성에 클럭 신호를 각각 인가한다.

클럭 신호 경로부(도 1의 130)는 도시되듯이 제2 디스큐부(133a 내지 133d)와, 제2 드라이버부(135a 내지 135d)를 포함할 수 있다. 또한 클럭 신호 경로부(도 1의 130)는 도시되듯이 제2 터미네이션부(137a 내지 137d)를 포함할 수 있다.

제2 디스큐부(133a 내지 133d)는 테스트 패턴 생성부(도 1의 110)에서 생성된 클럭 신호의 스큐를 제거한다.

이러한 제2 디스큐부(133a 내지 133d)는 테스트 패턴 생성부(도 1의 110)에서 생성된 클럭 신호가 DUT 보드(200)로 인가되기 전에 발생하는 스큐를 제거하기 위한 것이다. 또한 제2 디스큐부(133a 내지 133d)는 사용자 지연 설정 등에 대해서 고려하여 지연을 설정할 수 도 있다.

또한 제2 디스큐부(133a 내지 133d)는 이러한 스큐 제거 뿐만 아니라, DUT의 커맨드/어드레스 신호 입력단이 커맨드/어드레스 경로부(도 1의 120)에 의해서 데이지 체인 형태로 연결되는 것에 따라서 각 DUT 마다 발생하는 커맨드/어드레스 신호에 대한 전송 지연을 보상하기 위하여 클럭 신호의 지연을 설정할 수 있다.

이에 대하여 좀 더 상세히 설명하면 다음과 같다. 도 2에 도시되듯이 소켓(210a 내지 210d) 사이에는 예컨대 신호 배선 등으로 연결되어 있다. 따라서 커맨드/어드레스 신호가 소켓(210a)에 대응되는 DUT에 인가되는 시점과 소켓(210b)에 대응되는 DUT에 인가되는 시점과 소켓(210c)에 대응되는 DUT에 인가되는 시점과 소켓(210d)에 대응되는 DUT에 인가되는 시점에 차이가 발생하게 된다.

따라서 이러한 커맨드/어드레스 신호의 전송 지연에 대응하여 클럭 신호의 지연을 설정하는 것이 바람직하다.

이에 대해서 좀 더 상세히 설명하면 다음과 같다.

예컨대 도시되듯이 소켓(210a)에 대응하는 제2 디스큐부(133a)는 커맨드/어드레스 신호의 전송 지연에 대해서는 고려할 필요없이 테스트 패턴 생성부(도 1의 110)에서 생성된 클럭 신호가 DUT 보드(200)로 인가되기 전에 발생하는 스큐를 제거하는 것으로 충분할 것이다.

도시되듯이 소켓(210b)에 대응하는 제2 디스큐부(133b)는 소켓(210a)과 소켓(210b) 사이의 전송에 따른 커맨드/어드레스 신호의 전송 지연을 추가적으로 고려하여야 한다.

따라서 제2 디스큐부(133b)는 제2 디스큐부(133a)의 스큐 제거 뿐만 아니라 소켓(210a)과 소켓(210b) 사이의 커맨드/어드레스 신호의 전송 지연을 추가적으로 설정하여 보상을 수행한다.

마찬가지로 소켓(210c)에 대응하는 제2 디스큐부(133c)는 소켓(210b)에 대응하는 제2 디스큐부(133b)의 지연 보상에 추가적으로 소켓(210b)과 소켓(210c) 사이의 전송에 따른 커맨드/어드레스 신호의 전송 지연을 추가적으로 설정하여 보상을 수행한다.

마찬가지로 소켓(210d)에 대응하는 제2 디스큐부(133d)는 소켓(210c)에 대응하는 제2 디스큐부(133c)의 지연 보상에 추가적으로 소켓(210c)과 소켓(210d) 사이의 전송에 따른 커맨드/어드레스 신호의 전송 지연을 추가적으로 설정하여 보상을 수행한다.

이와 같이 제2 디스큐부(133a 내지 133d)는 복수개의 DUT 각각에 대해서 서로 다른 지연 값을 가지도록 클럭 신호의 지연을 설정할 수 있다.

제2 드라이버부(135a 내지 135d)는 제2 디스큐부(133a 내지 133d)를 통하여 스큐가 제거된 클럭 신호를 복수개의 DUT에 대응하는 소켓(210a 내지 210d)에 각각 인가한다.

한편 클럭 신호 경로부(도 1의 130)는 복수개의 DUT에 대응하는 소켓(210a 내지 210d)의 클럭 신호 입력단 각각에 대응하여 연결되는 제2 터미네이션부(137a 내지 137d)를 포함할 수 있다.

즉 제2 터미네이션부(137a 내지 137d)는 터미네이션 저항을 포함하여 구성될 수 있으며, 클럭 신호가 소켓(210a 내지 210d)의 클럭 신호 입력단 각각에서 반사되는 것을 방지한다.

데이터 입력 신호 경로부(도 1의 140)는 도시되듯이 복수개의 DUT의 데이터 신호 입력단에 대응하는 소켓(210a 내지 210d)의 연결 구성 각각에 대해서 테스트 패턴 생성부(110)의 데이터 입력 신호를 각각 인가한다.

즉 커맨드/어드레스 경로부(도 1의 120)가 데이지 체인 형태를 취하는 데 비해서 데이터 입력 신호 경로부(도 1의 140)는 소켓(210a 내지 210d) 각각마다 별도로 데이터 입력 신호를 인가하도록 구성된다.

데이터 입력 신호 경로부(도 1의 140)는 도시되듯이 제3 디스큐부(143a 내지 143d)와, 제3 드라이버부(145a 내지 145d)를 포함할 수 있다.

제3 디스큐부(143a 내지 143d)는 복수개의 DUT 각각에 대해서 데이터 입력 신호의 지연을 설정한다.

제3 디스큐부(143a 내지 143d)는 예컨대 테스트 패턴 생성부(도 1의 110)에서 생성된 데이터 입력 신호가 DUT 보드(200)로 인가되기 전에 발생하는 스큐를 제거하기 위한 것이다. 또한 제3 디스큐부(143a 내지 143d)는 사용자 지연 설정 등에 대해서 고려하여 지연을 설정할 수 도 있다.

또한 제3 디스큐부(143a 내지 143d)는 이러한 스큐 제거 뿐만 아니라, DUT의 커맨드/어드레스 신호 입력단이 커맨드/어드레스 경로부(도 1의 120)에 의해서 데이지 체인 형태로 연결되는 것에 따라서 각 DUT 마다 발생하는 커맨드/어드레스 신호에 대한 전송 지연을 보상하기 위하여 데이터 입력 신호의 지연을 설정할 수 있다.

이에 대하여 좀 더 상세히 설명하면 다음과 같다. 도 2에 도시되듯이 소 켓(210a 내지 210d) 사이에는 예컨대 신호 배선 등으로 연결되어 있다. 따라서 커맨드/어드레스 신호가 소켓(210a)에 대응되는 DUT에 인가되는 시점과 소켓(210b)에 대응되는 DUT에 인가되는 시점과 소켓(210c)에 대응되는 DUT에 인가되는 시점과 소켓(210d)에 대응되는 DUT에 인가되는 시점에 차이가 발생하게 된다.

따라서 이러한 커맨드/어드레스 신호의 전송 지연에 대응하여 데이터 입력 신호의 지연을 설정하는 것이 바람직하다.

이에 대해서 좀 더 상세히 설명하면 다음과 같다.

예컨대 도시되듯이 소켓(210a)에 대응하는 제3 디스큐부(143a)는 커맨드/어드레스 신호의 전송 지연에 대해서는 고려할 필요없이 테스트 패턴 생성부(도 1의 110)에서 생성된 데이터 입력 신호가 DUT 보드(200)로 인가되기 전에 발생하는 스큐를 제거하는 것으로 충분할 것이다.

도시되듯이 소켓(210b)에 대응하는 제3 디스큐부(143b)는 소켓(210a)과 소켓(210b) 사이의 전송에 따른 커맨드/어드레스 신호의 전송 지연을 추가적으로 고려하여야 한다.

따라서 제3 디스큐부(143b)는 제3 디스큐부(143a)의 스큐 제거 뿐만 아니라 소켓(210a)과 소켓(210b) 사이의 커맨드/어드레스 신호의 전송 지연을 추가적으로 설정하여 보상을 수행한다.

마찬가지로 소켓(210c)에 대응하는 제3 디스큐부(143c)는 소켓(210b)에 대응하는 제3 디스큐부(143b)의 지연 보상에 추가적으로 소켓(210b)과 소켓(210c) 사이의 전송에 따른 커맨드/어드레스 신호의 전송 지연을 추가적으로 설정하여 보상을 수행한다.

마찬가지로 소켓(210d)에 대응하는 제3 디스큐부(143d)는 소켓(210c)에 대응하는 제3 디스큐부(143c)의 지연 보상에 추가적으로 소켓(210c)과 소켓(210d) 사이의 전송에 따른 커맨드/어드레스 신호의 전송 지연을 추가적으로 설정하여 보상을 수행한다.

이와 같이 제3 디스큐부(143a 내지 143d)는 복수개의 DUT 각각에 대해서 서로 다른 지연 값을 가지도록 데이터 입력 신호의 지연을 설정할 수 있다.

제3 드라이버부(145a 내지 145d)는 제3 디스큐부(143a 내지 143d)에서 복수개의 DUT 각각에 대해서 다르게 설정된 데이터 입력 신호를 복수개의 DUT 각각에 대해서 인가한다.

데이터 출력 신호 경로부(도 1의 150)는 도시되듯이 복수개의 DUT의 데이터 신호 출력단에 대응하는 소켓(210a 내지 210d)의 연결 구성 각각으로부터 출력되는 데이터 출력 신호를 수신한다.

데이터 출력 신호 경로부(도 1의 150)는 데이터 입력 신호 경로부(도 1의 140)와 마찬가지로 소켓(210a 내지 210d) 각각으로부터 별도로 데이터 출력 신호를 수신하도록 구성된다.

데이터 출력 신호 경로부(도 1의 150)는 도시되듯이 출력 지연 보상부(153a 내지 153d)와, 데이터 출력 수신부(155a 내지 155d)를 포함할 수 있다.

출력 지연 보상부(153a 내지 153d)는 복수개의 DUT 각각에 대해서 데이터 출력 신호의 지연을 설정한다.

즉 도 2에 도시되듯이 소켓(210a 내지 210d) 사이에는 예컨대 신호 배선 등으로 연결되어 있다. 따라서 커맨드/어드레스 신호가 소켓(210a)에 대응되는 DUT에 인가되는 시점과 소켓(210b)에 대응되는 DUT에 인가되는 시점과 소켓(210c)에 대응되는 DUT에 인가되는 시점과 소켓(210d)에 대응되는 DUT에 인가되는 시점에 차이가 발생하게 되며, 따라서 데이터 출력 신호의 출력 시점 역시 각 DUT에 대해서 즉 소켓(210a 내지 210d)으로부터의 출력에 대해서 차이가 발생하게 된다.

즉 소켓(210a)로부터 데이터 출력 신호가 출력되는 시점과 소켓(210b)로부터 데이터 출력 신호가 출력되는 시점과 소켓(210c)로부터 데이터 출력 신호가 출력되는 시점과 소켓(210d)로부터 데이터 출력 신호가 출력되는 시점 사이에 차이가 발생하게 된다.

따라서 이를 보상하기 위하여 데이터 출력 신호의 지연을 설정하는 것이 바람직하다.

이 경우 동일한 시점에서 복수개의 DUT로부터의 출력, 즉 데이터 출력 신호를 비교하기 위해서는 데이터 출력 신호의 지연을 복수개의 DUT 각각에 대해서 설정하는 것이 바람직하다.

즉 출력 지연 보상부(153a 내지 153d)는 DUT의 커맨드/어드레스 신호 입력단이 커맨드/어드레스 경로부(도 1의 120)에 의해서 데이지 체인 형태로 연결되는 것에 따라서 각 DUT 마다 발생하는 데이터 출력 신호의 출력 시점의 차이를 보상하여 데이터 출력 신호가 동일한 시점에 비교가 가능하도록 데이터 출력 신호의 지연을 설정할 수 있다.

이에 대해서 좀 더 상세히 설명하면 다음과 같다.

예컨대 각 소켓(210a 내지 210d)로부터 데이터 출력 신호가 출력된 이후 출력 지연 보상부(153a 내지 153d)를 통하여 보상하여 동일한 시점에서 동시에 테스트를 수행하는 경우를 가정하자.

도시되듯이 소켓(210a)에 대응하는 출력 지연 보상부(153a)는 소켓(210d)에서 출력되는 데이터 출력 신호와 동일한 시점으로 보상하기 위해서 소켓(210a)에서 소켓(210d) 사이의 전송에 따른 지연을 추가적으로 설정할 수 있다.

또한 소켓(210b)에 대응하는 출력 지연 보상부(153b)는 소켓(210d)에서 출력되는 데이터 출력 신호와 동일한 시점으로 보상하기 위해서 소켓(210b)에서 소켓(210d) 사이의 전송에 따른 지연을 추가적으로 설정할 수 있다.

또한 소켓(210c)에 대응하는 출력 지연 보상부(153c)는 소켓(210d)에서 출력되는 데이터 출력 신호와 동일한 시점으로 보상하기 위해서 소켓(210c)에서 소켓(210d) 사이의 전송에 따른 지연을 추가적으로 설정할 수 있다.

또한 소켓(210d)에 대응하는 출력 지연 보상부(153d)는 별도의 지연 설정이 필요하지 않을 것이다.

다만 이러한 전송 지연에 따른 보상이 아니라 예컨대 사용자 설정 등에 의한 지연을 설정할 수 있다.

이러한 사용자 설정 등에 의한 지연은 다른 소켓(210a 내지 210c)에 대응하는 출력 지연 보상부(153a 내지 153c)에서도 동일하게 설정될 수 있다.

이와 같이 출력 지연 보상부(153a 내지 153d)는 복수개의 DUT 각각에 대해서 서로 다른 지연 값을 가지도록 데이터 출력 신호의 지연을 설정하여 동일한 시점에 데이터 출력 신호의 비교가 가능하도록 구성될 수 있다.

데이터 출력 수신부(155a 내지 155d)는 복수개의 DUT 각각에 대해서 데이터 출력 신호를 수신한다.

즉 소켓(210a 내지 210d)의 대응되는 연결 구성에서 출력되는 데이터 출력 신호를 수신하기 위한 구성이다.

이 경우 데이터 출력 수신부(155a 내지 155d)는 복수개의 DUT 각각의 데이터 신호 출력단에서 출력된 데이터 출력 신호를 각각 수신하여 데이터 출력 신호가 미리 지정된 일정 값 이상이면 H(high) 논리값을 출력하고 이러한 일정 값 이하이면 L(low) 논리값을 출력하는 논리 비교부(도시되지 않음)를 포함할 수 있다.

즉 디지털 신호의 복원을 위하여 데이터 출력 수신부(155a 내지 155d)는 논리 비교부(도시되지 않음)를 더 포함할 수 있다.

비록 본 발명의 구성이 구체적으로 설명되었지만 이는 단지 본 발명을 예시적으로 설명한 것에 불과한 것으로, 본 발명이 속하는 기술분야에서 통상의 지식을 가지는 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위 내에서 다양한 변형이 가능할 것이다.

따라서 본 명세서에 개시된 실시예들은 본 발명을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 사상과 범위가 한정되는 것은 아니다. 본 발명의 범위는 아래의 청구범위에 의해 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

이상 설명한 바와 같이, 본 발명에 따르면 많은 수의 DUT를 동시에 테스트하기 위하여 어드레스 또는 커맨드 신호는 데이지 체인 형태로 공유하여 인가하며, 신호 무결성과 타이밍의 정확도 측면의 품질 열화를 방지하기 위하여 클럭 신호는 다수의 DUT 각각에 클럭 신호를 인가하며 동시에 어드레스 또는 커맨드 신호와의 지연에 따른 클럭 신호를 보상하여 반도체 소자 테스트 장치의 오동작을 최소화할 수 있다.

Claims

복수개의 DUT(device under test)를 테스트하는 반도체 소자 테스트 장치로서,

상기 복수개의 DUT의 테스트를 위한 클럭 신호, 커맨드/어드레스 신호 및 데이터 입력 신호를 생성하는 테스트 패턴 생성부와,

상기 복수개의 DUT의 각 커맨드/어드레스 신호 입력단을 데이지 체인 형태로 연결하며 상기 커맨드/어드레스 신호를 상기 데이지 체인을 통하여 상기 복수개의 DUT에 순차적으로 인가하는 커맨드/어드레스 경로부와,

상기 클럭 신호를 상기 복수개의 DUT의 각 클럭 신호 입력단에 대응하여 각각 인가하는 클럭 신호 경로부와,

상기 데이터 입력 신호를 상기 복수개의 DUT의 각 데이터 신호 입력단에 대응하여 각각 인가하는 데이터 입력 신호 경로부와,

상기 복수개의 DUT의 각 데이터 신호 출력단에서 각각 출력된 데이터 출력 신호를 수신하는 데이터 출력 신호 경로부와,

상기 데이터 출력 신호를 기초로 상기 복수개의 DUT 각각의 불량 여부를 검사하는 데이터 비교부

를 포함하는 반도체 소자 테스트 장치.
제1항에 있어서,

상기 커맨드/어드레스 경로부는, 상기 커맨드/어드레스 신호 입력단에 대응한 상기 데이지 체인의 종단에 연결되는 제1 터미네이션부를 포함하는 것이고,

상기 클럭 신호 경로부는, 상기 복수개의 DUT의 상기 클럭 신호 입력단 각각에 대응하여 연결되는 제2 터미네이션부를 포함하는 것인 반도체 소자 테스트 장치.
제1항에 있어서,

상기 커맨드/어드레스 경로부는,

상기 커맨드/어드레스 신호의 스큐를 제거하는 제1 디스큐부와,

상기 스큐가 제거된 커맨드/어드레스 신호를 상기 커맨드/어드레스 신호 입력단에 대한 상기 데이지 체인에 인가하는 제1 드라이버부

를 포함하는 것인 반도체 소자 테스트 장치.
제1항에 있어서,

상기 클럭 신호 경로부는,

상기 클럭 신호의 스큐를 제거하는 제2 디스큐부와,

상기 스큐가 제거된 클럭 신호를 상기 클럭 신호 입력단에 대응한 상기 데이지 체인에 인가하는 제2 드라이버부

를 포함하는 것인 반도체 소자 테스트 장치.
제4항에 있어서,

상기 제2 디스큐부는, 상기 복수개의 DUT 각각에 대해서 상기 커맨드/어드레스 신호의 전송 지연에 대응하여 상기 클럭 신호의 지연을 설정하는 것인 반도체 소자 테스트 장치.
제1항에 있어서,

상기 데이터 입력 신호 경로부는,

상기 복수개의 DUT 각각에 대해서 상기 데이터 입력 신호의 지연을 설정하는 제3 디스큐부와,

상기 지연이 설정된 데이터 입력 신호를 상기 복수개의 DUT 각각에 대응하여 인가하는 제3 드라이버부

를 포함하는 것인 반도체 소자 테스트 장치.
제6항에 있어서,

상기 제3 디스큐부는, 상기 복수개의 DUT 각각에 대해서 상기 커맨드/어드레스 신호의 전송 지연에 대응하여 상기 데이터 입력 신호의 지연을 설정하는 것인 반도체 소자 테스트 장치.
제1항에 있어서,

상기 데이터 출력 신호 경로부는,

상기 복수개의 DUT 각각에 대해서 상기 데이터 출력 신호를 수신하는 데이터 출력 수신부와,

상기 데이터 출력 신호의 지연을 설정하는 출력 지연 보상부

를 포함하는 것인 반도체 소자 테스트 장치.
제8항에 있어서,

상기 출력 지연 보상부는,

상기 복수개의 DUT 각각의 상기 데이터 출력 신호가 동일한 시점에서 비교되도록 상기 데이터 출력 신호의 지연을 설정하는 것인 반도체 소자 테스트 장치.
제8항에 있어서,

상기 데이터 출력 수신부는, 상기 복수개의 DUT 각각의 상기 데이터 신호 출력단에서 출력된 상기 데이터 출력 신호를 각각 수신하여 상기 데이터 출력 신호가 일정 값 이상이면 H(high) 논리값을 출력하고 상기 일정 값 이하이면 L(low) 논리값을 출력하는 논리 비교부

를 포함하는 것인 반도체 소자 테스트 장치.
제1항에 있어서,

상기 테스트 패턴 생성부는, 상기 데이터 입력 신호에 대한 테스트 기대 신호를 더 생성하는 것이고,

상기 데이터 비교부는, 상기 테스트 기대 신호와 상기 데이터 출력 신호를 비교하여 상기 복수개의 DUT 각각의 불량 여부를 검사하는 것인 반도체 소자 테스트 장치.