KR101520055B1 - 프로그래머블 로직을 이용한 메모리 테스트 왕복 시간 계산 장치 - Google Patents

프로그래머블 로직을 이용한 메모리 테스트 왕복 시간 계산 장치 Download PDF

Info

Publication number
KR101520055B1
KR101520055B1 KR1020130090907A KR20130090907A KR101520055B1 KR 101520055 B1 KR101520055 B1 KR 101520055B1 KR 1020130090907 A KR1020130090907 A KR 1020130090907A KR 20130090907 A KR20130090907 A KR 20130090907A KR 101520055 B1 KR101520055 B1 KR 101520055B1
Authority
KR
South Korea
Prior art keywords
input
signal
pattern
programmable logic
output
Prior art date
Application number
KR1020130090907A
Other languages
English (en)
Other versions
KR20150015190A (ko
Inventor
유호상
Original Assignee
에스케이하이닉스 주식회사
주식회사 유니테스트
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사, 주식회사 유니테스트 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020130090907A priority Critical patent/KR101520055B1/ko
Priority to JP2014153397A priority patent/JP5847252B2/ja
Priority to US14/446,438 priority patent/US20150039264A1/en
Publication of KR20150015190A publication Critical patent/KR20150015190A/ko
Application granted granted Critical
Publication of KR101520055B1 publication Critical patent/KR101520055B1/ko
Priority to US15/976,907 priority patent/US11031091B2/en

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C29/50012—Marginal testing, e.g. race, voltage or current testing of timing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
    • G05B19/00—Programme-control systems
    • G05B19/02—Programme-control systems electric
    • G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
    • G05B19/05—Programmable logic controllers, e.g. simulating logic interconnections of signals according to ladder diagrams or function charts
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/022—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in I/O circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/023—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in clock generator or timing circuitry

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Automation & Control Theory (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Memory System (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

본 발명은 프로그래머블 로직을 이용한 메모리 테스트 왕복 시간 계산 장치에 관한 것으로서, 피시험장치(Device Under Test: DUT)인 메모리 장치가 없는 상태에서도, 그리고 물리적 버스 라인을 별도로 추가하지 않고도 패턴 발생기에서 메모리 장치(DUT)까지의 테스트 신호 왕복 시간을 계산할 수 있는 장치를 제공함에 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명은, 두 쌍의 입출력핀을 포함하여, 테스트를 위한 패턴 신호를 발생시키며, 양방향 버스를 통해 입출력 라인(IO0, IO1)으로부터 궤환된 신호를 입력받는 패턴 발생부; 두 쌍으로 형성되어, 상기 패턴 발생부와 프로그래머블 로직부에서 전달되는 신호를 중계하는 양방향 버스; 및 상기 양방향 버스를 통해 전달된 패턴 신호를 입출력 라인(IO0, IO1)으로 전달하고, 입출력 라인(IO0, IO1)으로부터 궤환된 신호를 양방향 버스로 전달하되, 궤환 신호 계산 시, 다중화기를 통해 신호 연결 방향을 교차시키는 프로그래머블 로직부; 를 포함하되, 상기 패턴 발생부는, 패턴 신호를 보낸 시간을 기준으로 궤환된 신호가 전달된 시간을 측정하여 신호 왕복 시간을 계산하는 것을 특징으로 한다.

Description

프로그래머블 로직을 이용한 메모리 테스트 왕복 시간 계산 장치{DEVICE FOR CALCULATING ROUND TRIP TIME OF MEMORY TEST USING PROGRAMMABLE LOGIC}
본 발명은 반도체 메모리 테스트 장치의 테스트 왕복 시간 계산 장치에 관한 것으로서, 더욱 상세하게는 피시험장치(Device Under Test: DUT)인 메모리 장치가 없는 상태에서도, 그리고 물리적 버스 라인을 별도로 추가하지 않고도 패턴 발생기에서 메모리 장치(DUT)까지의 테스트 신호 왕복 시간을 계산할 수 있는 장치에 관한 것이다.
반도체 테스트 장치와 관련해서는, 한국공개특허 10-2009-0127689호(이하, '선행문헌') 외에 다수 출원 및 공개되어 있다.
상기한 선행문헌은, 메모리 테스트 디바이스에 있어서, 소정의 일반 명령어에 의한 연산을 수행하기 위한 일반 레지스터와; 상기 일반 레지스터보다 큰 용량을 가지며, 소정의 확장 명령어에 의한 연산을 수행하기 위한 확장 레지스터와; 상기 확장 명령어를 이용하여 외부 메모리에 소정의 테스트 패턴을 라이트하고, 상기 메모리에 라이트된 테스트 패턴을 리드하고, 라이트된 테스트 패턴과 리드된 테스트 패턴의 동일성을 판단하고, 상기 일반 명령어를 이용하여 상기 메모리의 오류 여부를 판단하는 제어부를 포함하는 것을 특징으로 한다.
선행문헌을 포함한 종래의 반도체 테스트 장치의 경우, 테스트 하려는 메모리 장치(DUT)와 이를 시험하기 위한 패턴 발생기(Pattern Generator)가 전기적으로 결합된 형태로 되어 있다.
이들 반도체 테스트에 있어, 양산성을 높이기 위하여 하나의 출력에 여러 메모리 장치(DUT)를 종속적으로 연결하여 시험하는 것이 일반적인데, 이 경우 부하단의 용량 성분이 증가하게 되어 고속 테스트가 불가능 하게 된다.
이러한 문제를 해결하기 위해, 도 1 에 도시된 바와 같이, 팬 아웃을(FAN out) 줄이기 위해 프로그래머블 로직 등을 사용하여 동시 측정 개수 및 속도 문제를 해결한다.
도 1 은 종래의 프로그래머블 로직을 이용한 메모리 테스트 장치에 관한 도면으로서, 도시된 바와 같이 패턴 발생기(1)로부터 출력된 데이터는 양방향 버스(2)를 거쳐 프로그래머블 로직 소자(3)에서 팬 아웃되어 다시 양방향 버스(4)를 거쳐 최종적으로 메모리 장치(DUT)(5)까지 데이터를 주고 받는다. 반대로 데이터를 메모리 장치(DUT)로부터 독출할 경우에는 상기의 역순으로 진행되어 패턴 발생기까지 데이터가 도달하게 된다.
그러나, 프로그래머블 로직에서부터 메모리 장치(DUT)까지 양방향 버스가 기록 및 독출시 한 방향으로 신호가 전송되기 때문에, 메모리 장치(DUT)가 존재하지 않으면 패턴 발생기에서 각 메모리 장치(DUT)까지 데이터 독출시 데이터 도달 시간을 알 수 없다.
이와 같이, 데이터 도달 시간을 모를 경우, 시간을 판정할 수 없으므로 별도의 교정 과정을 거쳐 가면서 시간을 알아 내어야 한다. 또한, 프로그래머블 로직 소자의 내용 중 대량 또는 일부가 수정될 경우, 이전의 판정 시간을 사용할 수 없게 된다.
본 발명은 상기와 같은 문제점을 감안하여 안출된 것으로, 피시험장치(Device Under Test: DUT)인 메모리 장치가 없는 상태에서도, 그리고 물리적 버스 라인을 별도로 추가하지 않고도 패턴 발생기에서 메모리 장치(DUT)까지의 테스트 신호 왕복 시간을 계산할 수 있는 장치를 제공함에 그 목적이 있다.
이러한 기술적 과제를 달성하기 위한 본 발명은 프로그래머블 로직을 이용한 메모리 테스트 왕복 시간 계산 장치에 관한 것으로서, 두 쌍의 입출력핀(110, 120, 130, 140)을 포함하여, 테스트를 위한 패턴 신호를 발생시키며, 양방향 버스(200, 200')를 통해 입출력 라인(IO0, IO1)으로부터 궤환된 신호를 입력받는 패턴 발생부(100); 두 쌍으로 형성되어, 상기 패턴 발생부(100)와 프로그래머블 로직부(300)에서 전달되는 신호를 중계하는 양방향 버스(200, 200'); 및 상기 양방향 버스(200, 200')를 통해 전달된 패턴 신호를 입출력 라인(IO0, IO1)으로 전달하고, 입출력 라인(IO0, IO1)으로부터 궤환된 신호를 양방향 버스(200, 200')로 전달하되, 궤환 신호 계산 시, 다중화기(Multiplexer)(350)를 통해 신호 연결 방향을 교차시키는 프로그래머블 로직부(300); 를 포함하되, 상기 패턴 발생부(100)는, 패턴 신호를 보낸 시간을 기준으로 궤환된 신호가 전달된 시간을 측정하여 신호 왕복 시간을 계산하는 것을 특징으로 한다.
또한 상기 양방향 버스(200, 200')의 제 1 양방향 버스(200)는 상기 패턴 발생부(100)로부터 발생된 패턴 신호를 프로그래머블 로직부(300)로 전달하며, 제 2 양방향 버스(200')는 프로그래머블 로직부(300)로부터 궤환된 신호를 패턴 발생부(100)로 전달하는 것을 특징으로 한다.
그리고 상기 프로그래머블 로직부(300)는, 상기 양방향 버스(200, 200')와 연결되어, 양방향 버스(200, 200')를 통해 전달된 패턴 신호를 다중화기(Multiplexer)(350)로 전달하거나, 입출력 라인(IO0, IO1)으로부터 궤환된 신호를 다중화기(Multiplexer)(350)로부터 전달받아 양방향 버스(200, 200')로 전달하는 제 1 연결 입출력핀(310,320,330,340); 두 쌍의 제 1 연결 입출력핀(310,320,330,340)과 입출력 라인(IO0, IO1)과 연결된 두 쌍의 제 2 연결 입출력핀(360,370,380,390)과 연결되어 있으며, 궤환 신호 계산 시, 상기 제 1 연결 입출력핀으로의 신호 연결 방향을 교차시키는 다중화기(Multiplexer)(350); 및 입출력 라인(IO0, IO1)과 각각 연결되어, 상기 다중화기(Multiplexer)(350)를 통해 전달된 패턴 신호를 입출력 라인(IO0, IO1)으로 전달하거나, 입출력 라인(IO0, IO1)으로부터 궤환된 신호를 다중화기(Multiplexer)(350)로 전달하는 제 2 연결 입출력핀(360,370,380,390); 를 포함하는 것을 특징으로 한다.
상기와 같은 본 발명에 따르면, 피시험장치(Device Under Test: DUT)인 메모리 장치가 없는 상태에서도, 그리고 물리적 버스 라인을 별도로 추가하지 않고도 패턴 발생기에서 메모리 장치(DUT)까지의 테스트 신호 왕복 시간을 계산할 수 있는 효과가 있다.
그리고 본 발명에 따르면, 피시험장치(Device Under Test: DUT)인 메모리 장치의 시간적 위치정보를 알 수 있어, 각 데이터 핀 별로 발생한 스큐(skew) 차이를 알아낼 수 있는 효과도 있다.
도 1 은 종래의 프로그래머블 로직을 이용한 메모리 테스트 장치에 관한 도면.
도 2 는 본 발명에 따른 평상시 일반 테스트시의 다중화기 연결 방향을 보이는 프로그래머블 로직을 이용한 메모리 테스트 왕복 시간 계산 장치에 관한 구성도.
도 3 은 본 발명에 따른 입출력 라인에 대한 궤환에 따른 왕복 시간 계산시의 다중화기 연결 방향을 보이는 프로그래머블 로직을 이용한 메모리 테스트 왕복 시간 계산 장치에 관한 전체 구성도.
본 발명의 구체적 특징 및 이점들은 첨부도면에 의거한 다음의 상세한 설명으로 더욱 명백해질 것이다. 이에 앞서 본 발명에 관련된 공지 기능 및 그 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는, 그 구체적인 설명을 생략하였음에 유의해야 할 것이다.
이하, 첨부된 도면을 참조하여 본 발명을 상세하게 설명한다.
본 발명에 따른 프로그래머블 로직을 이용한 메모리 테스트 왕복 시간 계산 장치에 관하여 도 2 내지 도 3 을 참조하여 설명하면 다음과 같다.
상기 도 1 에 도시된 종래에서의 양방향 버스(200)의 경우, 프로그래머블 로직 내부에서는 기록 경로와 독출 경로가 다르게 이루어지는데, 평상시 일반 테스트시에는 도 2 에 도시된 바와 같이 프로그래머블 로직부(300)의 다중화기(Multiplexer)의 연결이 각 IO 라인의 데이터 흐름 방향과 일치하도록 한다.
도 3 은 본 발명에 따른 프로그래머블 로직을 이용한 메모리 테스트 왕복 시간 계산 장치에 관한 전체 구성도로서, 도시된 바와 같이 패턴 발생부(100), 양방향 버스(200, 200') 및 프로그래머블 로직부(300)를 포함하여 이루어진다.
패턴 발생부(100)는 테스트를 위한 패턴 신호를 발생시키며, 양방향 버스(200, 200')를 통해 입출력 라인(IO0, IO1)으로부터 궤환된 신호를 입력받는다. 이때, 패턴 발생부(100)는 두 쌍의 입출력핀(110, 120, 130, 140)을 가진다.
이에 따라, 패턴 발생부(100)는 입출력핀에서 패턴 신호를 보낸 시간을 기준으로 궤환된 신호가 전달된 시간을 측정하여 신호 왕복 시간을 계산할 수 있다.
양방향 버스(200, 200')는 두 쌍으로 형성되어, 패턴 발생부(100)와 프로그래머블 로직부(300)에서 전달되는 신호를 중계한다.
구체적으로, 제 1 양방향 버스(200)는 패턴 발생부(100)로부터 발생된 패턴 신호를 프로그래머블 로직부(300)로 전달하며, 제 2 양방향 버스(200')는 프로그래머블 로직부(300)로부터 궤환된 신호를 패턴 발생부(100)로 전달한다.
즉, 제 1 및 제 2 양방향 버스(200, 200')는 패턴 발생부(100)와 프로그래머블 로직부(300)와 연결되어, 입출력 방향을 설정할 수 있다.
프로그래머블 로직부(300)는 양방향 버스(200, 200')를 통해 전달된 패턴 신호를 입출력 라인(IO0, IO1)으로 전달하고, 입출력 라인(IO0, IO1)으로부터 궤환된 신호를 양방향 버스(200, 200')로 전달하되, 궤환 신호 계산 시, 다중화기(Multiplexer)(350)를 통해 신호 연결 방향을 교차시키는 기능을 수행하는 바, 도 3 에 도시된 바와 같이 제 1 연결 입출력핀(310,320,330,340), 다중화기(Multiplexer)(350) 및 제 2 연결 입출력핀(360,370,380,390)을 포함한다.
구체적으로, 제 1 연결 입출력핀(310,320,330,340)은 양방향 버스(200, 200')와 연결되어, 양방향 버스(200, 200')를 통해 전달된 패턴 신호를 다중화기(Multiplexer)(350)로 전달하거나, 입출력 라인(IO0, IO1)으로부터 궤환된 신호를 다중화기(Multiplexer)(350)로부터 전달받아 양방향 버스(200, 200')로 전달한다.
다중화기(Multiplexer)(350)는 두 쌍의 제 1 연결 입출력핀(310,320,330,340)과 입출력 라인(IO0, IO1)과 연결된 두 쌍의 제 2 연결 입출력핀(360,370,380,390)과 연결되어 있으며, 궤환 신호 계산 시, 제 1 연결 입출력핀으로의 신호 연결 방향을 교차시킨다.
제 2 연결 입출력핀(360,370,380,390)은 입출력 라인(IO0, IO1)과 각각 연결되어, 다중화기(Multiplexer)(350)를 통해 전달된 패턴 신호를 입출력 라인(IO0, IO1)으로 전달하거나, 입출력 라인(IO0, IO1)으로부터 궤환된 신호를 다중화기(Multiplexer)(350)로 전달한다.
평상시 일반 테스트시, 도 2 에 도시된 바와 같이 다중화기(Multiplexer)(350)의 신호 연결 방향을 일반적인 흐름 방향과 일치하도록 하며, 궤환 시간을 구할 경우, 도 3 에 도시된 바와 같이 다중화기(Multiplexer)(350)는 신호 연결 방향을 타 조의 연결 입출력핀으로 교차시킨다.
즉, 패턴 발생부(100)의 입출력핀(110, 120)과, 제 1 양방향 버스(210), 제 1 연결 입출력핀(310, 320)과, 제 2 연결 입출력핀(360, 370)은 한 조로 설정하고, 패턴 발생부(100)의 입출력핀(130, 140)과, 제 2 양방향 버스(220), 제 1 연결 입출력핀(330, 340)과, 제 2 연결 입출력핀(380, 390)은 한 조로 설정할 경우, 다중화기(Multiplexer)(350)는 패턴 신호의 입력과 궤환 신호의 출력이 서로 다른 조에서 이루어지도록 신호 연결 방향을 설정한다.
상술한 프로그래머블 로직을 이용한 메모리 테스트 왕복 시간 계산 장치를 이용하여, 평상시 일반 테스트시, 그리고 입출력 라인에 대한 궤환에 따른 왕복 시간 계산시에 관하여 설명하면 다음과 같다.
도 2 에 도시된 바와 같이, 입출력 라인 IO0의 평상시 일반 테스트시에는, 패턴 발생부(100)의 입출력핀 110은 패턴 신호를 출력하고, 제 1 양방향 버스 200은 출력된 패턴 신호를 중계한다. 이후, 프로그래머블 로직부(300)의 제 1 연결 입출력핀 310은 중계된 패턴 신호를 전달받아 다중화기 350으로 전달하며, 다중화기 350은 패턴 신호를 제 2 연결 입출력핀 360을 통해 입출력 라인 IO0으로 전달한다.
뒤이어, 제 2 연결 입출력핀 370은 궤환된 신호를 출력하고, 다중화기 350은 출력된 궤환 신호를 제 1 연결 입출력핀 320으로 전달한다. 이후, 제 1 연결 입출력핀 320은 궤환 신호를 전달받아 제 1 양방향 버스 200으로 전달하며, 패턴 발생부(100)의 입출력핀 120은 궤환 신호를 출력한다.
그리고, 본 발명의 특징적인 일양상에 따라 입출력 라인 IO0에 대한 궤환에 따른 왕복 시간을 구할 경우, 도 3 에 도시된 바와 같이 패턴 발생부(100)의 입출력핀 110은 패턴 신호를 출력하고, 제 1 양방향 버스 200은 출력된 패턴 신호를 중계한다. 이후, 프로그래머블 로직부(300)의 제 1 연결 입출력핀 310은 중계된 패턴 신호를 전달받아 다중화기 350으로 전달하며, 다중화기 350은 패턴 신호를 제 2 연결 입출력핀 360을 통해 입출력 라인 IO0으로 전달한다.
뒤이어, 제 2 연결 입출력핀 370은 궤환된 신호를 출력하고, 다중화기 350은 출력된 궤환 신호를 제 1 연결 입출력핀 340으로 전달한다. 이후, 제 1 연결 입출력핀 340은 궤환 신호를 전달받아 제 2 양방향 버스 200'으로 전달하며, 패턴 발생부(100)의 입출력핀 140은 궤환 신호를 출력한다.
최종적으로, 패턴 발생부(100)의 입출력핀 110에서 패턴 신호를 보낸 시간을 기준으로, 입출력핀 140에 궤환된 신호가 전달된 시간을 측정하면 입출력 라인 IO0에 대한 신호 왕복 시간을 계산할 수 있다.
마찬가지로, 입출력 라인 IO1에 대한 신호 왕복 시간을 계산하고자 할 경우, 패턴 신호는 패턴 발생부(100)의 입출력핀 130 => 제 2 양방향 버스 200' => 제 1 연결 입출력핀 330 => 다중화기 350 => 제 2 연결 입출력핀 380 => 입출력 라인 IO1 으로 전달되며, 궤환된 신호는 제 2 연결 입출력핀 390 => 다중화기 350 => 제 1 연결 입출력핀 320 => 제 1 양방향 버스 200 => 패턴 발생부(100)의 입출력핀 120 으로 전달된다.
상술한 구성과 특징적인 기능을 갖는 본 발명에 따른 프로그래머블 로직을 이용한 메모리 테스트 왕복 시간 계산 장치는, 본래에 시험 목적에 연결된 물리적 버스 라인을 별도의 추가적인 신호선을 확장하지 않으면서도, 피시험장치에 대한 신호 왕복 시간을 알 수 있다는 점에서 공간적 경제적인 유리함을 가지며, 피시험장치(DUT) 없이 설비 스스로 시간적 교정이 가능함이 장점이 있다.
그리고, 얻어진 시간은 프로그래머블 로직의 내용이 수정되더라도 바로 알 수 있으며, 이들로 얻어진 시간을 토대로 패턴 발생기에서 시간적 보정을 하여 정확한 시험을 구현할 수 특징적인 장점이 있다.
이상으로 본 발명의 기술적 사상을 예시하기 위한 바람직한 실시예와 관련하여 설명하고 도시하였지만, 본 발명은 이와 같이 도시되고 설명된 그대로의 구성 및 작용에만 국한되는 것이 아니며, 기술적 사상의 범주를 일탈함이 없이 본 발명에 대해 다수의 변경 및 수정이 가능함을 당업자들은 잘 이해할 수 있을 것이다. 따라서, 그러한 모든 적절한 변경 및 수정과 균등물들도 본 발명의 범위에 속하는 것으로 간주되어야 할 것이다.
100: 패턴 발생부 200: 제 1 양방향 버스
200': 제 2 양방향 버스 300: 프로그래머블 로직부
110, 120, 130, 140: 입출력핀 310,320,330,340: 제 1 연결 입출력핀
350: 다중화기(Multiplexer) 360,370,380,390: 제 2 연결 입출력핀

Claims (3)

  1. 프로그래머블 로직을 이용한 메모리 테스트 왕복 시간 계산 장치에 있어서,
    두 쌍의 입출력핀(110, 120, 130, 140)을 포함하여, 테스트를 위한 패턴 신호를 발생시키며, 양방향 버스(200, 200')를 통해 입출력 라인(IO0, IO1)으로부터 궤환된 신호를 입력받는 패턴 발생부(100);
    두 쌍으로 형성되어, 상기 패턴 발생부(100)와 프로그래머블 로직부(300)에서 전달되는 신호를 중계하는 양방향 버스(200, 200'); 및
    상기 양방향 버스(200, 200')를 통해 전달된 패턴 신호를 입출력 라인(IO0, IO1)으로 전달하고, 입출력 라인(IO0, IO1)으로부터 궤환된 신호를 양방향 버스(200, 200')로 전달하되, 궤환 신호 계산 시, 다중화기(Multiplexer)(350)를 통해 신호 연결 방향을 교차시키는 프로그래머블 로직부(300); 를 포함하되,
    상기 패턴 발생부(100)는,
    패턴 신호를 보낸 시간을 기준으로 궤환된 신호가 전달된 시간을 측정하여 신호 왕복 시간을 계산하는 것을 특징으로 하며,
    상기 양방향 버스(200, 200')의 제 1 양방향 버스(200)는 상기 패턴 발생부(100)로부터 발생된 패턴 신호를 프로그래머블 로직부(300)로 전달하며, 제 2 양방향 버스(200')는 프로그래머블 로직부(300)로부터 궤환된 신호를 패턴 발생부(100)로 전달하는 것을 특징으로 하는 프로그래머블 로직을 이용한 메모리 테스트 왕복 시간 계산 장치.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 프로그래머블 로직부(300)는,
    상기 양방향 버스(200, 200')와 연결되어, 양방향 버스(200, 200')를 통해 전달된 패턴 신호를 다중화기(Multiplexer)(350)로 전달하거나, 입출력 라인(IO0, IO1)으로부터 궤환된 신호를 다중화기(Multiplexer)(350)로부터 전달받아 양방향 버스(200, 200')로 전달하는 제 1 연결 입출력핀(310,320,330,340);
    두 쌍의 제 1 연결 입출력핀(310,320,330,340)과 입출력 라인(IO0, IO1)과 연결된 두 쌍의 제 2 연결 입출력핀(360,370,380,390)과 연결되어 있으며, 궤환 신호 계산 시, 상기 제 1 연결 입출력핀으로의 신호 연결 방향을 교차시키는 다중화기(Multiplexer)(350); 및
    입출력 라인(IO0, IO1)과 각각 연결되어, 상기 다중화기(Multiplexer)(350)를 통해 전달된 패턴 신호를 입출력 라인(IO0, IO1)으로 전달하거나, 입출력 라인(IO0, IO1)으로부터 궤환된 신호를 다중화기(Multiplexer)(350)로 전달하는 제 2 연결 입출력핀(360,370,380,390); 를 포함하는 것을 특징으로 하는 프로그래머블 로직을 이용한 메모리 테스트 왕복 시간 계산 장치.
KR1020130090907A 2013-07-31 2013-07-31 프로그래머블 로직을 이용한 메모리 테스트 왕복 시간 계산 장치 KR101520055B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020130090907A KR101520055B1 (ko) 2013-07-31 2013-07-31 프로그래머블 로직을 이용한 메모리 테스트 왕복 시간 계산 장치
JP2014153397A JP5847252B2 (ja) 2013-07-31 2014-07-29 プログラマブルロジックを利用したメモリテスト往復時間計算装置
US14/446,438 US20150039264A1 (en) 2013-07-31 2014-07-30 Device for calculating round-trip time of memory test using programmable logic
US15/976,907 US11031091B2 (en) 2013-07-31 2018-05-11 Apparatus and method for measuring round-trip time of test signal using programmable logic

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020130090907A KR101520055B1 (ko) 2013-07-31 2013-07-31 프로그래머블 로직을 이용한 메모리 테스트 왕복 시간 계산 장치

Publications (2)

Publication Number Publication Date
KR20150015190A KR20150015190A (ko) 2015-02-10
KR101520055B1 true KR101520055B1 (ko) 2015-05-19

Family

ID=52428420

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130090907A KR101520055B1 (ko) 2013-07-31 2013-07-31 프로그래머블 로직을 이용한 메모리 테스트 왕복 시간 계산 장치

Country Status (3)

Country Link
US (1) US20150039264A1 (ko)
JP (1) JP5847252B2 (ko)
KR (1) KR101520055B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101522292B1 (ko) * 2013-07-31 2015-05-21 주식회사 유니테스트 메모리 테스트 동시 판정 시스템

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080099901A (ko) * 2007-05-11 2008-11-14 삼성전자주식회사 반도체 메모리 장치의 테스트 시스템
KR20080109267A (ko) * 2007-06-12 2008-12-17 주식회사 유니테스트 반도체 소자 테스트 장치

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4370708A (en) * 1978-10-31 1983-01-25 Honeywell Information Systems Inc. Logic system for selectively reconfiguring an intersystem communication link
US4870302A (en) * 1984-03-12 1989-09-26 Xilinx, Inc. Configurable electrical circuit having configurable logic elements and configurable interconnects
US6507920B1 (en) * 1999-07-15 2003-01-14 Teradyne, Inc. Extending synchronous busses by arbitrary lengths using native bus protocol
JP4118463B2 (ja) * 1999-07-23 2008-07-16 株式会社アドバンテスト タイミング保持機能を搭載したｉｃ試験装置
JP3828321B2 (ja) * 1999-08-31 2006-10-04 富士通株式会社 負荷試験装置および負荷試験プログラムを記録したコンピュータ読み取り可能な記録媒体
US6348811B1 (en) * 2000-06-28 2002-02-19 Intel Corporation Apparatus and methods for testing simultaneous bi-directional I/O circuits
AU2001296891A1 (en) * 2000-09-22 2002-04-02 Don Mccord Method and system for wafer and device-level testing of an integrated circuit
US6650142B1 (en) * 2002-08-13 2003-11-18 Lattice Semiconductor Corporation Enhanced CPLD macrocell module having selectable bypass of steering-based resource allocation and methods of use
WO2007096376A1 (en) * 2006-02-21 2007-08-30 Mentor Graphics Corporation Communication scheme between programmable sub-cores in an emulation environment
US8838406B2 (en) * 2008-11-11 2014-09-16 Advantest (Singapore) Pte Ltd Re-configurable test circuit, method for operating an automated test equipment, apparatus, method and computer program for setting up an automated test equipment
US9432298B1 (en) * 2011-12-09 2016-08-30 P4tents1, LLC System, method, and computer program product for improving memory systems
US8891392B2 (en) * 2012-06-21 2014-11-18 Breakingpoint Systems, Inc. Dynamic latency analysis system

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080099901A (ko) * 2007-05-11 2008-11-14 삼성전자주식회사 반도체 메모리 장치의 테스트 시스템
KR20080109267A (ko) * 2007-06-12 2008-12-17 주식회사 유니테스트 반도체 소자 테스트 장치

Also Published As

Publication number Publication date
US20150039264A1 (en) 2015-02-05
KR20150015190A (ko) 2015-02-10
JP2015032310A (ja) 2015-02-16
JP5847252B2 (ja) 2016-01-20

Similar Documents

Publication Publication Date Title
US9535119B2 (en) Duty cycle based timing margining for I/O AC timing
US9322873B2 (en) Testing circuit and printed circuit board using same
TWI660183B (zh) Component inspection method, probe card, interposer and inspection device
CN110716120B (zh) 芯片自动测试设备的通道延时偏差的校准方法
KR101520055B1 (ko) 프로그래머블 로직을 이용한 메모리 테스트 왕복 시간 계산 장치
US10156606B2 (en) Multi-chassis test device and test signal transmission apparatus of the same
US11031091B2 (en) Apparatus and method for measuring round-trip time of test signal using programmable logic
US20070101219A1 (en) Semiconductor testing apparatus and method of calibrating the same
TWI539175B (zh) 測試裝置以及測試系統
CN113806148B (zh) 快速周边组件互连插槽检测系统
JP2008298458A (ja) 半導体試験装置
TW201500752A (zh) 用以控制測試器之半導體檢驗裝置
KR101522292B1 (ko) 메모리 테스트 동시 판정 시스템
CN108241117B (zh) 用于测试半导体组件之系统及方法
US9671461B2 (en) Test system for semiconductor apparatus and test method using the same
CN108155979A (zh) 一种检测设备
US9201116B1 (en) Method of generating test patterns for detecting small delay defects
TWI477962B (zh) 主機板介面測試裝置
TWI676990B (zh) 內嵌式功能測試模組記憶體晶片的電路拓撲
JP2009186352A (ja) 測定システム
KR101856658B1 (ko) 반도체 장치
US9741412B2 (en) Semiconductor apparatus
KR20160071160A (ko) 반도체 장치
JP2012177646A (ja) 半導体集積回路及び半導体集積回路のテスト方法
KR20070049791A (ko) 반도체 집적 회로의 테스트 신호 검출 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
N231 Notification of change of applicant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20180320

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20190305

Year of fee payment: 5