JP2008298458A - 半導体試験装置 - Google Patents

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Abstract

【課題】ＤＵＴが複数のＰＥカードとの間で信号の授受を行うように接続されている場合であってもマッチ検出機能を使用できる半導体試験装置を提供すること。
【解決手段】ＰＥカードからＤＵＴに所定のテストパターンを印加し、ＤＵＴからテストパターンに応じて出力されるパターンを期待値パターンと比較してこれらパターンの一致の有無を検出するように構成された半導体試験装置において、ＰＥカードを介して入力されるＤＵＴのフェイル情報をＤＵＴごとに集約してＰＥカードへ転送するフェイル制御手段を設けたことを特徴とするもの。
【選択図】 図１

Description

本発明は、半導体試験装置に関し、詳しくは、期待値パターンと出力パターンとを比較照合してパターンの一致の有無を検出するマッチ検出の改良に関するものである。
半導体テスト装置の一種に、ピンエレクトロニクス(以下ＰＥという)カードから被測定対象(以下ＤＵＴという)に所定のテストパターンを印加し、ＤＵＴからテストパターンに応じて出力されるパターンを期待値パターンと比較してこれらパターンの一致の有無を検出するマッチ検出を行うように構成されたものがある。マッチ検出の結果に基づき、ＤＵＴの良(パス)/不良(フェイル)が判定される。
図４は従来のこのような半導体試験装置における主要部分の構成例を示すブロック図である。半導体試験装置には複数のＰＥカード１１〜１３が設けられている。各ＰＥカード１１〜１３にはそれぞれパターン発生部２１〜２３とマッチ検出部３１〜３３が設けられている。
ＰＥカード１１はパターン発生部２１からＤＵＴ１〜３に所定のテストパターンを印加するとともにこれらＤＵＴ１〜３からテストパターンに応じて出力されるパターンを取り込み、ＰＥカード１２はパターン発生部２２からＤＵＴ３〜４に所定のテストパターンを印加するとともにこれらＤＵＴ３〜４からテストパターンに応じて出力されるパターンを取り込み、ＰＥカード１３はパターン発生部２３からＤＵＴ５〜６に所定のテストパターンを印加するとともにこれらＤＵＴ５〜６からテストパターンに応じて出力されるパターンを取り込む。
各ＰＥカード１１〜１３に設けられているマッチ検出部３１〜３３は、各ＰＥカード１１〜１３内でＤＵＴごとに集約されたフェイル情報を用いてそれぞれのパターン発生部２１〜２３から出力されるテストパターンに対応した期待値パターンと各ＤＵＴの出力パターンとを比較照合してパターンの一致の有無を検出するマッチ検出を行う。
これら各マッチ検出部３１〜３３のマッチ検出結果に基づいて、各ＰＥカード１１〜１３のパターン発生部２１〜２３に設けられている図示しないパターンシーケンサは、所定のテストシーケンスに応じて次に出力すべきテストパターンや期待値パターンを設定指示するための内部条件分岐命令の分岐方向を決める。
特開２００３−１９６９９９号公報
特許文献１には、ＤＵＴに所定のテストパターンを印加し、ＤＵＴからテストパターンに応じて出力されるパターンを期待値パターンと比較してこれらパターンの一致の有無を検出する半導体試験装置の構成が記載されている。
ところで、図４のブロック図に注目すると、ＤＵＴ３は、ＰＥカード１１とＰＥカード１２の２系統との間で信号の授受を行うように接続されている。このようなテスト環境において、ＰＥカード１１とＰＥカード１２に設けられているマッチ検出部３１〜３２のマッチ検出結果が異なって、いずれか一方のみでＤＵＴ３の出力パターンが期待値パターンと不一致であると検出することがある。
ＰＥカード１１とＰＥカード１２に設けられているマッチ検出部３１〜３２のマッチ検出結果が異なると、各ＰＥカード１１〜１２のパターン発生部２１〜２２に設けられているパターンシーケンサは互いに異なる条件分岐命令を実行して異なる分岐方向を指示し、パターン発生部２１〜２２はＤＵＴ３に対して異なるテストパターンを印加することになり、マッチ検出部３１〜３２のマッチ検出機能が使えなくなってしまう。
本発明は、このような従来の問題点に着目したものであり、その目的は、ＤＵＴが複数のＰＥカードとの間で信号の授受を行うように接続されている場合であってもマッチ検出機能を使用できる半導体試験装置を提供することにある。
このような課題を達成する請求項１の発明は、
ＰＥカードからＤＵＴに所定のテストパターンを印加し、ＤＵＴからテストパターンに応じて出力されるパターンを期待値パターンと比較してこれらパターンの一致の有無を検出するように構成された半導体試験装置において、ＰＥカードを介して入力されるＤＵＴのフェイル情報をＤＵＴごとに集約してＰＥカードへ転送するフェイル制御手段を設けたことを特徴とする。
請求項２の発明は、請求項１記載の半導体試験装置において、前記ＰＥカードにはＤＵＴの出力パターンと期待値パターンを比較してこれらパターンの一致の有無を検出するマッチ検出部が設けられていることを特徴とする。
請求項３の発明は、請求項１記載の半導体試験装置において、前記フェイル制御手段にはＤＵＴの出力パターンと期待値パターンを比較してこれらパターンの一致の有無を検出するマッチ検出部が設けられていることを特徴とする。
請求項４の発明は、請求項３記載の半導体試験装置において、前記ＰＥカードには、マッチ検出に必要なフェイル情報としてフェイル制御カードで集約されたフェイル情報とフェイル制御カードに送信する前の集約されていないフェイル情報のいずれかを選択する選択手段を設けたことを特徴とする。
これらにより、ＤＵＴが複数のＰＥカードとの間で信号の授受を行うように接続されている場合であっても、マッチ検出機能を使用できる。
以下、本発明について、図面を用いて説明する。図１は本発明の具体例を示すブロック図であり、図４と共通する部分には同一の符号を付けている。図１において、フェイル制御カード４は、複数のＰＥカード１１〜１３を介して入力されるＤＵＴ１〜６ごとのフェイル情報を、ＤＵＴ１〜６ごとに集約してＰＥカード１１〜１３へ転送する。
図１の動作を説明する。
１）ＰＥカード１１〜１３は、それぞれに接続されているＤＵＴ１〜６に所定のテストパターンを印加し、これらＤＵＴ１〜６からテストパターンに応じて出力されるパターンを取り込んで期待値パターンと比較することによりＤＵＴ１〜６の良(パス)/不良(フェイル)を判定する。
２）ＰＥカード１１〜１３は、各ＤＵＴ１〜６のフェイル情報をフェイル制御カード４に転送する。
３）フェイル制御カード４は、ＰＥカード１１〜１３から受信した各ＤＵＴ１〜６のフェイル情報を、各ＤＵＴ１〜６ごとに集約する。図１の例では、ＤＵＴ３はＰＥカード１１とＰＥカード１２にまたがって信号の授受を行っているので、ＰＥカード１１とＰＥカード１２から受信したＤＵＴ３のフェイル情報を集約する。
４）フェイル制御カード４は、集約したフェイル情報を、ＰＥカード１１〜１３に転送する。
５）ＰＥカード１１〜１３は、内部のマッチ検出部３１〜３３にて、フェイル制御カード４から受信した集約されたフェイル情報を用いてマッチ検出を行う。
このような構成により、ＰＥカード１１とＰＥカード１２の２系統との間で信号の授受を行うように接続されているＤＵＴ３の出力パターンが一方のみ期待値パターンと不一致となる場合であっても、ＰＥカード１１とＰＥカード１２のマッチ検出部３１〜３２におけるマッチ検出結果は同一になる。
したがって、各ＰＥカード１１〜１２のパターン発生部２１〜２２に設けられているパターンシーケンサは同一条件分岐命令を実行して同一分岐方向を指示し、パターン発生部２１〜２２はＤＵＴ３に対して同一のテストパターンを印加することになり、マッチ検出部３１〜３２のマッチ検出機能は使用可能になる。
図２は本発明の他の具体例を示すブロック図であり、図１と共通する部分には同一の符号を付けている。図２において、ＰＥカード１１〜１３に設けられていたマッチ検出部３１〜３３を取り除いてフェイル制御カード４にマッチ検出部４１として実装している。
マッチ検出部４１は、ＤＵＴ１〜６ごとのマッチ検出結果を検出してＰＥカード１１〜１３に転送する。
これにより、図１の構成と同様に、ＤＵＴが複数のＰＥカードにまたがっている場合であっても、マッチ検出機能の使用が可能となる。
図３も本発明の他の具体例を示すブロック図であり、図１と共通する部分には同一の符号を付けている。図３において、ＰＥカード１１〜１３には、パターン発生部２１〜２３とマッチ検出部３１〜３３に加えて、切替回路５１〜５３が設けられている。なお切替回路５１〜５３は、ＰＥカード１１〜１３の外部から制御できるように構成されている。
切替回路５１〜５３は、各マッチ検出部３１〜３３におけるマッチ検出に必要なフェイル情報を、次の２系統１）または２）から選択する。
１）フェイル制御カード４で集約されたフェイル情報
２）フェイル制御カード４に送信する前の集約されていないフェイル情報
図３に示すようにＤＵＴが複数のＰＥカードにまたがって接続されていない場合は、上記２）を選択することで、ＰＥカード１１〜１３とフェイル制御カード４間のデータ転送速度の影響を受けることなく、マッチ検出動作を実行できる。
また、上記２）を選択することにより、
ａ）ＰＥカード１１〜１３からフェイル制御カード４にフェイル情報を転送するのに要する時間
ｂ）フェイル制御カード４がフェイル情報の集約処理に要する時間
ｃ）集約したフェイル情報をフェイル制御カード４からＰＥカード１１〜１３へ転送するのに要する時間
をなくすことができ、マッチ検出処理に要する時間を減らすことができる。
ＤＵＴが複数のＰＥカードにまたがっている場合は、上記１）を選択してフェイル制御カード４で集約されたフェイル情報を受信して図１と同様の処理を行う。
図３のように構成して、ＤＵＴ１〜６とＰＥカード１１〜１３との接続関係に基づき、各マッチ検出部３１〜３３におけるマッチ検出に必要なフェイル情報を切替回路５１〜５３で選択することにより、接続関係によってはＰＥカード１１〜１３とフェイル制御カード４間のデータ転送速度の影響を回避でき、マッチ検出処理時間を削減できる。
なお、上記各実施例では、６個のＤＵＴ１〜６と３枚のＰＥカード１１〜１３とで構成され、ＤＵＴ３がＰＥカード１１とＰＥカード１２の２系統との間で信号の授受を行うように接続されている例について説明したが、本発明はこれらの個数と接続関係に限定されるものではなく、各種個数の組み合わせや多種多様な接続関係にも対応可能である。
以上説明したように、本発明によれば、ＤＵＴが複数のＰＥカードとの間で信号の授受を行うように接続されている場合であってもマッチ検出機能を使用できる半導体試験装置が実現できる。
本発明の具体例を示すブロック図である。 本発明の他の具体例を示すブロック図である。 本発明の他の具体例を示すブロック図である。 従来のこのような半導体試験装置における主要部分の構成例を示すブロック図である。
符号の説明
１１〜１３ ピンエレクトロニクス(ＰＥ)カード
２１〜２３ パターン発生部
３１〜３３ マッチ検出部
４ フェイル制御カード
５１〜５３ 切替回路

Claims (4)

  1. ＰＥカードからＤＵＴに所定のテストパターンを印加し、ＤＵＴからテストパターンに応じて出力されるパターンを期待値パターンと比較してこれらパターンの一致の有無を検出するように構成された半導体試験装置において、
    ＰＥカードを介して入力されるＤＵＴのフェイル情報をＤＵＴごとに集約してＰＥカードへ転送するフェイル制御手段を設けたことを特徴とする半導体試験装置。
  2. 前記ＰＥカードにはＤＵＴの出力パターンと期待値パターンを比較してこれらパターンの一致の有無を検出するマッチ検出部が設けられていることを特徴とする請求項１記載の半導体試験装置。
  3. 前記フェイル制御手段にはＤＵＴの出力パターンと期待値パターンを比較してこれらパターンの一致の有無を検出するマッチ検出部が設けられていることを特徴とする請求項２記載の半導体試験装置。
  4. 前記ＰＥカードには、マッチ検出に必要なフェイル情報としてフェイル制御カードで集約されたフェイル情報とフェイル制御カードに送信する前の集約されていないフェイル情報のいずれかを選択する選択手段を設けたことを特徴とする請求項３記載の半導体試験装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015169461A (ja) * 2014-03-05 2015-09-28 日置電機株式会社 抵抗測定装置および基板検査装置

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102090004B1 (ko) * 2014-01-07 2020-03-17 삼성전자 주식회사 반도체 테스트 장치와 이의 동작 방법
US9484116B1 (en) * 2015-08-17 2016-11-01 Advantest Corporation Test system
CN106405361B (zh) * 2016-08-24 2020-09-11 通富微电子股份有限公司 一种芯片测试方法及装置

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000221242A (ja) * 1999-01-29 2000-08-11 Ando Electric Co Ltd 半導体試験装置
JP2001043696A (ja) * 1999-07-30 2001-02-16 Nec Corp 半導体試験装置および方法
JP2001051021A (ja) * 1999-08-10 2001-02-23 Yokogawa Electric Corp Ｉｃテスタ
JP2003279627A (ja) * 2002-02-18 2003-10-02 Samsung Electronics Co Ltd 接点開閉装置の制御回路及びこれを用いた半導体チップテストシステム並びにテスト方法
JP2004061368A (ja) * 2002-07-30 2004-02-26 Ando Electric Co Ltd 半導体集積回路試験装置及び方法
JP2005127922A (ja) * 2003-10-24 2005-05-19 Advantest Corp パターン発生器及び試験装置
JP2006064607A (ja) * 2004-08-30 2006-03-09 Yokogawa Electric Corp Ｉｃテスタ

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5101153A (en) * 1991-01-09 1992-03-31 National Semiconductor Corporation Pin electronics test circuit for IC device testing
JPH08114655A (ja) * 1994-10-14 1996-05-07 Hitachi Ltd 半導体装置の電気的特性検査方法および装置
KR100408395B1 (ko) * 2001-01-26 2003-12-06 삼성전자주식회사 다 핀의 반도체 장치를 효율적으로 테스트할 수 있는반도체 테스트 시스템 및 테스트 방법
JP3567923B2 (ja) * 2001-11-30 2004-09-22 横河電機株式会社 Ｉｃ試験装置
JP2003196999A (ja) 2001-12-26 2003-07-11 Ando Electric Co Ltd 半導体集積回路試験装置及び方法
US7508191B2 (en) * 2004-01-29 2009-03-24 Howard Roberts Pin electronics implemented system and method for reduced index time
CN101331404B (zh) * 2005-12-15 2011-05-11 爱德万测试株式会社 测试装置以及测试电路卡
DE112006003440T5 (de) * 2005-12-16 2008-10-02 Advantest Corp. Prüfvorrichtung und Stiftelektronikkarte

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000221242A (ja) * 1999-01-29 2000-08-11 Ando Electric Co Ltd 半導体試験装置
JP2001043696A (ja) * 1999-07-30 2001-02-16 Nec Corp 半導体試験装置および方法
JP2001051021A (ja) * 1999-08-10 2001-02-23 Yokogawa Electric Corp Ｉｃテスタ
JP2003279627A (ja) * 2002-02-18 2003-10-02 Samsung Electronics Co Ltd 接点開閉装置の制御回路及びこれを用いた半導体チップテストシステム並びにテスト方法
JP2004061368A (ja) * 2002-07-30 2004-02-26 Ando Electric Co Ltd 半導体集積回路試験装置及び方法
JP2005127922A (ja) * 2003-10-24 2005-05-19 Advantest Corp パターン発生器及び試験装置
JP2006064607A (ja) * 2004-08-30 2006-03-09 Yokogawa Electric Corp Ｉｃテスタ

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015169461A (ja) * 2014-03-05 2015-09-28 日置電機株式会社 抵抗測定装置および基板検査装置

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Publication number Publication date
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