KR100422129B1 - 회로시스템에서 오동작여부 진단을 위한 경로를안정화하는 백플레인 장치 - Google Patents

회로시스템에서 오동작여부 진단을 위한 경로를안정화하는 백플레인 장치 Download PDF

Info

Publication number
KR100422129B1
KR100422129B1 KR10-2000-0032201A KR20000032201A KR100422129B1 KR 100422129 B1 KR100422129 B1 KR 100422129B1 KR 20000032201 A KR20000032201 A KR 20000032201A KR 100422129 B1 KR100422129 B1 KR 100422129B1
Authority
KR
South Korea
Prior art keywords
circuit board
test
backplane
signal
serial bus
Prior art date
Application number
KR10-2000-0032201A
Other languages
English (en)
Other versions
KR20010111550A (ko
Inventor
박우식
Original Assignee
엘지전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지전자 주식회사 filed Critical 엘지전자 주식회사
Priority to KR10-2000-0032201A priority Critical patent/KR100422129B1/ko
Publication of KR20010111550A publication Critical patent/KR20010111550A/ko
Application granted granted Critical
Publication of KR100422129B1 publication Critical patent/KR100422129B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04Q—SELECTING
    • H04Q1/00—Details of selecting apparatus or arrangements
    • H04Q1/18—Electrical details
    • H04Q1/20—Testing circuits or apparatus; Circuits or apparatus for detecting, indicating, or signalling faults or troubles
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04Q—SELECTING
    • H04Q2213/00—Indexing scheme relating to selecting arrangements in general and for multiplex systems
    • H04Q2213/13166—Fault prevention
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04Q—SELECTING
    • H04Q2213/00—Indexing scheme relating to selecting arrangements in general and for multiplex systems
    • H04Q2213/16—Service observation; Fault circuit; Testing

Landscapes

  • Test And Diagnosis Of Digital Computers (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)

Abstract

본 발명은 백플레인에 다수의 써키트 보드들이 실장되어 있는 시스템에서 경계주사 테스트를 수행하는 경우에 하나 이상의 써키트 보드가 탈장되어 있는 상태에서도 테스트 수행이 가능하도록 한 회로시스템에서 오동작여부 진단을 위한 경로를 안정화하는 백플레인 장치를 제공하기 위한 것으로, 이러한 본 발명은, 복수개의 써키트 보드에 대한 경계주사 테스트를 제어하는 직렬버스 마스터와; 상기 직렬버스 마스터의 테스트 신호를 처리하여 출력하고, 상기 출력된 신호에 의해 오동작 여부가 판별되는 복수개의 써키트 보드와; 상기 직렬버스 마스터에서 생성된 테스트 신호를 각 써키트 보드로 입력하기 위한 경로 및 상기 각 써키트 보드에서 테스트 신호처리된 결과에 따른 신호를 상기 직렬버스 마스터로 출력하기 위한 경로를 제공하는 백플레인과; 상기 각 써키트 보드와 백플레인간의 테스트 데이터 교환을 중계하며, 상기 각 써키트 보드의 탈장/실장 여부와 무관하게 테스트 데이터를 전달하는 복수개의 테스트 데이터 연결부로 구성되어, 백플레인과 각 써키트 보드간에 데이터 교환을 중계하는 테스트 데이터 연결부에 의하여 경계주사 테스트시 백플레인으로 연결된 각 써키트 보드의 실장/탈장 여부에 관계없이 테스트 데이터의 교환이 가능하게 되는 것이다.

Description

회로시스템에서 오동작여부 진단을 위한 경로를 안정화하는 백플레인 장치 {Apparatus for backplane offerring stable path for hardware error test in circuitry system}
본 발명은 회로시스템의 경계주사 테스트(Boundary Scan Test)에 관한 것으로, 특히 하나의 백플레인(Backplane)에 다수의 써키트 보드(Circuit Board)들이 실장되어 있는 시스템에서 회로진단 등을 위하여 경계주사 테스트를 수행하는 경우에 하나 이상의 써키트 보드의 탈장시에도 테스트의 수행이 가능한 회로시스템에서 오동작여부 진단을 위한 경로를 안정화하는 백플레인 장치에 관한 것이다.
일반적으로 각종의 기능을 수행하기 위하여 다수의 써키트 보드를 구비함으로써, 시스템의 기능을 확장하거나 가변적으로 운용하는 회로시스템은 실장된 각 써키트 보드의 정상동작 여부를 확인할 수단을 필요로 한다.
즉, 다수의 써키트 보드가 실장된 상태에서는 특정의 써키트 보드의 동작이상에 의해 회로시스템 전체의 동작이상이 초래되는데, 이처럼 오류를 발생시키는 써키트 보드를 탐색하여 적절한 조치를 취하지 않는 한 시스템의 정상동작을 기대할 수 없는 것이다. 그래서 회로시스템에 실장되는 각 써키트 보드의 오동작 여부의 진단에는 경계주사 테스트가 사용되며, 경계주사 테스트시 각 써키트 보드에 대한 진단경로는 백플레인에 의해 확보된다.
본 발명은 경계주사 테스트의 수행을 위한 경로를 제공하는 백플레인에 있어서 종래기술이 갖는 문제점을 해결하기 위한 것으로, 이하에서 종래기술에 의한 경계주사 테스트시 사용되는 백플레인 장치를 설명한다.
먼저, 도1은 종래기술에 의한 회로시스템의 경계주사 테스트를 위한 장치의 블록구성도이고, 도2는 도1에서 써키트 보드의 상세블록도이다.
상기 도1에 도시된 바와 같이 종래의 장치는, 복수개의 써키트(12)(13)(14)에 대한 경계주사 테스트를 제어하는 직렬버스 마스터(11)와; 상기 직렬버스 마스터(11)의 테스트 신호를 처리하여 출력하고, 상기 출력된 신호에 의해 오동작 여부가 판별되는 복수개의 써키트 보드(12)(13)(14)와; 상기 직렬버스 마스터(11)에서 생성된 테스트 신호가 각 써키트 보드(12)(13)(14)로 입력되기 위한 경로 및 상기 각 써키트 보드(12)(13)(14)에서 테스트 신호를 처리한 결과에 따른 신호가 상기 직렬버스 마스터(11)로 출력되기 위한 경로를 제공하는 백플레인(15)으로 구성된다.
이와 같이 구성되는 장치의 동작을 설명하면 다음과 같다.
종래기술에서 회로시스템내 실장된 복수개의 써키트 보드(12)(13)(14)에 대한 경계주사 테스트는 직렬버스 마스터(11)에 의해 제어된다. 즉, 직렬버스 마스터(11)는 경계주사 테스트를 위한 테스트 신호를 생성하여 각 써키트 보드(12)(13)(14)로 출력한 후 각 써키트 보드(12)(13)(14)에서 상기 테스트 신호를 처리한 결과를 입력받아 해석함으로써 오동작 여부를 판별하게 된다.
이러한 동작은 상기 직렬버스 마스터(11)에서 출력되는 테스트 신호를 각 써키트 보드(12)(13)(14)에 입력되도록 하기 위한 경로를 필요로 한다. 상기 테스트 신호의 교환경로는 시스템내 백플레인(15)에 의해 제공된다.
테스트 신호의 교환경로를 제공하는 백플레인(15)은 각 신호가 직렬버스 마스터(11)에서 제1 써키트 보드(12)와 제2 써키트 보드(13)를 차례로 거쳐 제N 써키트 보드를 순환한 후 다시 직렬버스 마스터(11)로 회귀할 수 있도록 하는 사슬형의순환경로를 이루게 된다. 즉, 사슬형 경로에 위치한 특정의 써키트 보드는 이전의 써키트 보드에서 전송되는 신호를 입력받아 처리한 후 다음의 써키트 보드로 출력하게 되는 것이다. 이러한 동작을 통해 직렬버스 마스터(11)에서 출력되는 각 테스트 신호는 연속적으로 실장되어 있는 써키트 보드(12)(13)(14)간에 연속적으로 전달된다.
그리고 경계주사 테스트에 사용되는 신호는 테스트 모드선택 신호(TMS), 테스트 클럭신호(TCK), 테스트 데이터 입력신호(TDI) 및 테스트 데이터 출력신호(TDO)이다. 경계주사 테스트를 수행하기 위하여 직렬버스 마스터(11)는 상기 각 테스트 신호중에서 테스트 모드선택 신호(TMS), 테스트 클럭신호(TCK) 및 1차 테스트 데이터 출력신호(PTDO)를 백플레인(15)을 통해 전송한다.
백플레인(15)은 직렬버스 마스터(11)에서 출력되는 테스트 모드선택 신호(TMS)와 테스트 클럭신호(TCK)를 시스템내 모든 써키트 보드(12)(13)(14)로 전송함으로써, 각 써키트 보드(12)(13)(14)가 테스트 모드선택 신호(TMS)에 의해 특정되는 테스트 모드에서 테스트 클럭신호(TCK)에 따라 동기되어 테스트 신호를 처리하도록 한다.
한편, 직렬버스 마스터(11)에서 출력되는 1차 테스트 데이터 출력신호(PTDO)는 제1 써키트 보드(12)로 입력된다. 제1 써키트 보드는 테스트 모드선택 신호(TMS)에 의해 특정되는 테스트 모드에서 테스트 클럭신호(TCK)에 따라 상기 1차 테스트 데이터 출력신호(PTDO)를 처리하여 테스트 데이터 입력신호(PTDI)를 제2 써키트 보드(13)로 출력하게 된다.
도2에 도시된 바와 같이 각 테스트 신호를 처리하여 그 결과에 따른 데이터를 출력하는 각 써키트 보드는 복수개의 IC CHIP과 상기 각 IC CHIP간의 테스트 신호교환을 위한 액세스 포트를 구비하게 된다. 이때 각 IC CHIP의 테스트 신호교환을 위한 포트는 IEEE1149.1의 표준안에 따르는 표준적인 액세스 포트(Test Access Port, TAP)로 이루어진다.
그래서 백플레인(15)에서 입력되는 테스트 모드선택 신호(TMS)와 테스트 클럭신호(TCK)가 각 IC CHIP의 액세스 포트로 입력되어 테스트 모드의 설정 및 테스트 데이터 처리의 동기화가 이루어진다. 이때 백플레인(15)에서 전송되는 PTDO(N)은 BTDI(N)으로써 제N 써키트 보드(14)로 입력되고, 제N 써키트 보드(14)에서 출력되는 데이터 BTDO(N)은 PTDI(N)으로써 백플레인(15)으로 전송된다.
이로써 회로시스템내 각 써키트 보드(12)(13)(14)의 일정기능을 수행하는 각 IC CHIP에 대한 경계주사 테스트가 수행되고, 상기 경계주사 테스트 결과는 해당 써키트 보드에서 다음의 써키트 보드로 출력된다. 이전의 써키트 보드에서 출력되는 테스트 결과 데이터인 테스트 데이터 입력신호(PTDI)를 입력받는 써키트 보드는 상기와 같은 동작을 수행하고 그 다음의 써키트 보드로 테스트 데이터 입력신호(PTDI)를 출력하게 된다. 이러한 동작은 사슬형으로 연결된 각 써키트 보드를 통해 연속적으로 수행된 후 최종 써키트 보드(14)에서 출력되는 테스트 데이터 입력신호(PTDI)는 백플레인(15)의 경로를 따라 다시 직렬버스 마스터(11)로 전송된다.
그러면 직렬버스 마스터(11)는 입력받은 테스트 데이터 입력신호(PTDI)와 최초 전송한 테스트 데이터 출력신호(PTDO)를 비교함으로써, 각 써키트 보드의 오동작 여부를 확인할 수 있다. 이와 같은 일련의 동작이 수행됨으로써 회로시스템내 복수개의 써키트 보드에 대한 경계주사 테스트가 이루어지는 것이다.
그러나 상기 설명한 종래의 장치는, 백플레인에 실장되어야 할 써키트 보드가 하나 이상 탈장되어 있는 경우에는 상기 탈장된 써키트 보드에 의해 테스트 데이터의 입출력 경로가 단절되는 현상이 발생한다. 그러므로 사슬형으로 이루어진 테스트 데이터 전송경로가 탈장된 써키트 보드에 의해 단절되면, 직렬버스 마스터가 테스트 데이터의 처리결과를 알수 없게 되고 경계주사 테스트가 불가능하게 되는 문제점이 있었다.
따라서 종래기술에 의한 장치는, 운용환경에 따라 써키트 보드가 가변적으로 실장/탈장되는 시스템에서는 경계주사 테스트를 수행할 수 없는 단점이 있었다.
이에 본 발명은 상기와 같은 종래의 제반 문제점을 해소하기 위해 제안된 것으로, 본 발명의 목적은 하나의 백플레인에 다수의 써키트 보드들이 실장되어 있는 시스템에서 회로진단 등을 위하여 경계주사 테스트를 수행하는 경우에 하나 이상의 써키트 보드가 탈장되어 있는 상태에서도 테스트 수행이 가능하도록 한 회로시스템에서 오동작여부 진단을 위한 경로를 안정화하는 백플레인 장치를 제공하는 데 있다.
상기와 같은 목적을 달성하기 위하여 본 발명에 의한 회로시스템에서 오동작여부 진단을 위한 경로를 안정화하는 백플레인 장치는, 복수개의 써키트 보드에 대한 경계주사 테스트를 제어하는 직렬버스 마스터와; 상기 직렬버스 마스터의 테스트 신호를 처리하여 출력하고, 상기 출력된 신호에 의해 오동작 여부가 판별되는 복수개의 써키트 보드와; 상기 직렬버스 마스터에서 생성된 테스트 신호를 각 써키트 보드로 입력하기 위한 경로 및 상기 각 써키트 보드에서 테스트 신호처리된 결과에 따른 신호를 상기 직렬버스 마스터로 출력하기 위한 경로를 제공하는 백플레인과; 상기 각 써키트 보드와 백플레인간의 테스트 데이터 교환을 중계하며, 상기 각 써키트 보드의 탈장/실장 여부와 무관하게 테스트 데이터를 전달하는 복수개의 테스트 데이터 연결부로 이루어짐을 그 기술적 구성상의 특징으로 한다.
도1은 종래기술에 의한 회로시스템의 경계주사 테스트를 위한 장치의 블록구성도이고,
도2는 도1에서 써키트 보드의 상세블록도이며,
도3은 본 발명의 일실시예에 의한 회로시스템에서 오동작여부 진단을 위한 경로를 안정화하는 백플레인 장치의 블록구성도이고,
도4는 도3에서 테스트 데이터 연결부의 상세블록도이다.
* 도면의 주요 부분에 대한 부호의 설명 *
21 : 직렬버스 마스터 22, 23, 24 : 써키트 보드
25 : 백플레인 26, 27, 28 : 테스트 데이터 연결부
이하, 상기와 같은 회로시스템에서 오동작여부 진단을 위한 경로를 안정화하는 백플레인 장치의 기술적 사상에 따른 일실시예에 의거 본 발명의 구성 및 동작을 상세히 설명한다.
먼저, 도3은 본 발명의 일실시예에 의한 회로시스템에서 오동작여부 진단을 위한 경로를 안정화하는 백플레인 장치의 블록구성도이고, 도4는 도3에서 테스트 데이터 연결부의 상세블록도이다.
상기 도3에 도시된 본 발명의 적절한 일실시예는, 복수개의 써키트 보드(22)(23)(24)에 대한 경계주사 테스트를 제어하는 직렬버스 마스터(21)와; 상기 직렬버스 마스터(21)의 테스트 신호를 처리하여 출력하고, 상기 출력된 신호에 의해 오동작 여부가 판별되는 복수개의 써키트 보드(22)(23)(24)와; 상기 직렬버스마스터(21)에서 생성된 테스트 신호를 각 써키트 보드(22)(23)(24)로 입력하기 위한 경로 및 상기 각 써키트 보드(22)(23)(24)에서 테스트 신호처리된 결과에 따른 신호를 상기 직렬버스 마스터(11)로 출력하기 위한 경로를 제공하는 백플레인(25)과; 상기 각 써키트 보드(22)(23)(24)와 백플레인(25)간의 테스트 데이터 교환을 중계하며, 상기 각 써키트 보드(22)(23)(24)의 탈장/실장 여부와 무관하게 테스트 데이터를 전달하는 복수개의 테스트 데이터 연결부(26)(27)(28)로 구성된다.
그리고 상기 각 테스트 데이터 연결부(26)(27)(28)는, 상기 백플레인으로부터 입력되는 테스트 데이터 출력신호와 해당 써키트 보드의 탈장여부를 가리키는 신호를 논리곱 연산하는 제1 논리곱 소자(32)와; 상기 써키트 보드로부터 출력되는 데이터와 상기 써키트 보드의 탈장여부를 가리키는 신호를 논리곱 연산하는 제2 논리곱 소자(33)와; 상기 제1 논리곱 소자(32)와 제2 논리곱 소자(33)에서 각각 논리곱 연산되어 출력되는 신호를 논리합 연산하여 상기 백플레인으로 출력하는 제2 논리합 소자(34)로 구성된다.
이와 같은 구성에 따른 장치의 동작을 설명하면 다음과 같다.
본 발명은 시스템내 임의의 써키트 보드 탈장시 백플레인(25)을 통해 전송되는 테스트 데이터의 전송경로가 단절되는 현상을 방지하기 위하여 테스트 데이터 연결부(26)(27)(28)를 구비하게 된다. 테스트 데이터 연결부(26)(27)(28)에 의해 본 발명의 특이성 있는 구성 및 동작이 이이루어진다.
즉, 경계주사 테스트는 종래기술에서와 같이 직렬버스 마스터(21)에 의해 제어되며, 직렬버스 마스터(21)는 테스트 신호를 생성하여 각 써키트보드(22)(23)(24)로 출력한 후 각 써키트 보드(22)(23)(24)에서 상기 테스트 신호를 처리한 결과를 입력받아 해석함으로써 오동작 여부를 판별하게 된다.
테스트 신호의 교환경로를 제공하는 백플레인(25)은 직렬버스 마스터(21)에서 제1 써키트 보드(22)와 제2 써키트 보드(23)를 차례로 거쳐 최종의 써키트 보드(24)를 순환한 후 다시 직렬버스 마스터(21)로 회귀할 수 있도록 하는 데이터 순환경로를 이루게 된다.
이때 백플레인(25)가 제공하는 데이터 순환경로는 종래기술과는 달리 사슬형 구조로 이루어지지 않는다. 즉, 종래기술과는 달리 본 발명에서는 테스트 데이터 연결부(26)(27)(28)를 각 써키트 보드(22)(23)(24)와 백플레인(25)의 데이터 교환경로상에 구비함으로써, 임의의 써키트 보드가 탈장되는 경우에도 테스트 데이터의 전송경로를 확보하여 경계주사 테스트의 수행이 가능하도록 한다.
상기 경계주사 테스트를 수행하기 위하여 직렬버스 마스터(21)는 테스트 모드선택 신호(TMS), 테스트 클럭신호(TCK) 및 1차 테스트 데이터 출력신호(PTDO)를 백플레인(25)을 통해 전송한다. 백플레인(25)은 직렬버스 마스터(21)에서 출력되는 각 테스트 신호는 시스템내 각 테스트 데이터 연결부(26)(27)(28)로 전송되어 실장되어 써키트 보드에 대한 테스트가 수행될 수 있도록 한다.
즉, 직렬버스 마스터(21)에서 전송된 테스트 모드선택 신호(TMS), 테스트 클럭신호(TCK) 및 1차 테스트 데이터 출력신호(PTDO)는 제1 써키트 보드(22)가 실장되어 있는 경우에는 제1 테스트 데이터 연결부(26)를 통해 제1 써키트 보드(22)로 입력된다. 이처럼 제1 써키트 보드(22)가 실장되어 있는 경우에 제1 써키트보드(22)는 종래기술에서와 같이 동작하여 테스트 데이터 입력신호(PTDI)를 제2 써키트 보드(23)로 출력하게 된다.
상기에서 제1 써키트 보드(22)가 탈장되어 있는 경우에는 직렬버스 마스터(21)에서 출력되는 테스트 데이터 출력신호(PTDO)는 제1 써키트 보드(22)에서 처리되지 않고, 제1 테스트 데이터 연결부(26)에서 테스트 데이터 입력신호(PTDI)로써 변환되어 제2 써키트 보드(23)로 출력된다.
그리고 이러한 동작은 시스템내 각 써키트 보드(22)(23)(24)와 테스트 데이터 연결부(26)(27)(28)에서 동일하게 수행된다.
도4에는 각 테스트 데이터 연결부(26)(27)(28)와 해당 써키트 보드(22)(23)(24)간에 신호교환 동작이 특정의 써키트 보드(제N 번째 써키트 보드)를 기준으로 상세히 도시되어 있다. 즉, N-1번째 써키트 보드에서 출력된 테스트 데이터 입력신호(PTDI)는 백플레인(25)를 통해 테스트 데이터 출력신호인 PTDO(N-1)로써 제N 번째 테스트 데이터 연결부로 입력된다.
상기 도4를 참조하여 테스트 데이터 연결부의 동작을 설명하면, 테스트 데이터 출력신호인 PTDO(N-1)는 제1 논리곱 소자(32)로 입력됨과 동시에 BTDI(N) 신호로써 제N 써키트 보드로 입력된다. 이때 제N 써키트 보드(31)가 실장되어 있는 경우에는 종래기술에서와 같이 상기 BTDI(N) 신호를 처리하여 BTDO(N) 신호를 출력하게 된다.
특히, 본 발명에서 테스트 데이터 연결부는 해당 써키트 보드(31)가 탈장되어 있는 경우에도 테스트 데이터 입력신호(PTDI) 및 테스트 데이터 출력신호(PTDO)의 전송경로가 단절되지 않도록 하는데, 이러한 기능은 해당 써키트 보드(31)의 탈장여부를 나타내는 OFF 신호를 출력함으로써 가능하게 된다. 이때 OFF 신호는 해당 써키트 보드(31)가 실장되어 있으면 저준위가 되고 탈장되는 경우에는 고준위가 된다.
그러면 제1 논리곱 소자(32)는 상기 PTDO(N-1) 신호와 OFF 신호를 논리곱 연산한 결과를 논리합 소자(34)로 출력한다. 상기 제1 논리곱 소자(32)는 OFF 신호와 PTDO(N-1) 신호가 모두 고준위일 때만 데이터를 출력하며, 이때 출력되는 데이터는 PTDO(N-1) 신호가 된다. 따라서 제N 써키트 보드(31)가 실장되어 있지 않은 경우에는 PTDO(N-1) 신호가 제1 논리곱 소자(32)에서 출력된다.
한편, 제2 논리곱 소자(33)는 OFF 신호의 역과 제N 써키트 보드(31)에서 출력되는 BTDO(N) 신호를 논리곱 연산한 결과를 출력한다. 그러므로 제2 논리곱 소자(33)의 출력값은 제N 써키트 보드(31)가 탈장되어 있는 상태에서는 저준위가 되며, 제N 써키트 보드(31)가 실장되어 있는 상태에서는 고준위의 BTDO(N) 신호를 출력하게 된다.
상기와 같이 동작하는 제1 논리곱 소자(32)와 제2 논리곱 소자(33)의 각 출력값은 논리합 소자(34)에서 논리합 연산되어 PTDO(N)로써 N+1번째의 써키트 보드 또는 직렬버스 마스터(21)로 전송된다. 이때 논리합 소자(34)로 입력되는 각 신호는 제N 써키트 보드(31)의 탈장/실장 여부에 따라 반드시 어느 한쪽만 고준위가 되며, 테스트 데이터 연결부(26)(27)(28)에서 출력되는 테스트 데이터 출력신호(PTDO)는 다른 써키트 보드로 유효하게 전송될 수 있다.
따라서 제N 써키트 보드(31)가 실장되어 있는 경우에는 해당 써키트 보드에 대한 경계주사 테스트가 수행되어 그 결과에 따른 데이터가 출력되지만, 제N 써키트 보드(31)가 실장되어 있는 경우에는 테스트 수행 결과의 출력을 기대할 수 없으므로 제N 테스트 데이터 연결부로 입력된 PTDO(N-1)을 무처리 통과시켜 PTDO(N) 신호로써 출력한다.
그리고 각 테스트 데이터 연결부(26)(27)(28)에서 출력되는 해당 써키트 보드(21)(22)(23)의 탈장여부에 대한 OFF 신호는 백플레인(25)을 통해 직렬버스 마스터(21)로 입력됨으로써, 상기 직렬버스 마스터(21)가 각 써키트 보드(21)(22)(23)의 탈장여부를 확인할 수 있도록 한다. 그러면 직렬버스 마스터(21)는 최종의 써키트 보드로부터 전송되는 테스트 데이터 입력신호(PTDI)를 수신하여 최초 전송한 테스트 데이터 출력신호(PTDO)와 비교함으로써 각 써키트 보드(21)(22)(23)의 오동작 여부를 판단할 수 있게 된다.
이처럼 본 발명에 의한 장치에서 백플레인과 각 써키트 보드간에 데이터 교환을 중계하는 테스트 데이터 연결부에 의하여 경계주사 테스트시 백플레인으로 연결된 각 써키트 보드의 실장/탈장 여부에 관계없이 테스트 데이터의 교환이 가능하게 되는 것이다.
이상에서 본 발명의 바람직한 실시예를 설명하였으나, 본 발명은 다양한 변화와 변경 및 균등물을 사용할 수 있다. 본 발명은 상기 실시예를 적절히 변형하여 동일하게 응용할 수 있음이 명확하다. 따라서 상기 기재 내용은 하기 특허청구범위의 한계에 의해 정해지는 본 발명의 범위를 한정하는 것이 아니다.
이상에서 살펴본 바와 같이 본 발명에 의한 회로시스템에서 오동작여부 진단을 위한 경로를 안정화하는 백플레인 장치는, 사슬형 경계주사 테스트 구조에서 하나 이상의 써키트 보드가 탈장되어 있는 경우에 테스트 데이터의 교환을 위한 경로가 구성되지 않아 테스트의 수행이 불가능하였던 종래기술의 문제점을 극복함으로써, 회로시스템내 실장되어 있는 각 써키트 보드에 대한 경계주사 테스트의 안정적인 수행이 가능하게 되는 효과가 있다.
즉, 테스트 데이터 연결부를 구비하여 실장된 써키트 보드의 출력데이터는 백플레인으로 출력하고, 탈장된 써키트 보드에 대해서는 출력데이터를 기다리지 않고 다른 써키트 보드로부터 입력되는 테스트 데이터를 통과시키는 역할을 수행함으로써, 각 써키트 보드의 탈장/실장 여부에 무관하게 테스트 데이터의 전송경로를 구성할 수 있는 효과를 갖는다.

Claims (4)

  1. 복수개의 써키트 보드에 대한 오동작 테스트를 제어하는 직렬버스 마스터와;
    상기 직렬버스 마스터의 테스트 신호를 처리하여 출력하고, 상기 출력된 신호에 의해 오동작 여부가 판별되는 복수개의 써키트 보드와;
    상기 직렬버스 마스터에서 생성된 테스트 신호를 각 써키트 보드로 입력하기 위한 경로 및 상기 각 써키트 보드에서 테스트 신호처리된 결과에 따른 신호를 상기 직렬버스 마스터로 출력하기 위한 경로를 제공하는 백플레인과;
    상기 각 써키트 보드와 백플레인간의 테스트 데이터 교환을 중계하며, 상기 각 써키트 보드의 탈장/실장 여부와 무관하게 테스트 데이터를 전달하는 복수개의 테스트 데이터 연결부로 구성된 것을 특징으로 하는 회로시스템에서 오동작여부 진단을 위한 경로를 안정화하는 백플레인 장치.
  2. 제 1항에 있어서, 상기 테스트 데이터 연결부는,
    상기 백플레인으로부터 입력되는 테스트 데이터 출력신호와 해당 써키트 보드의 탈장여부를 가리키는 신호를 논리곱 연산하는 제1 논리곱 소자와;
    상기 써키트 보드로부터 출력되는 데이터와 써키트 보드의 탈장여부를 가리키는 신호를 논리곱 연산하는 제2 논리곱 소자와;
    상기 제1 논리곱 소자와 제2 논리곱 소자에서 각각 논리곱 연산되어 출력되는 신호를 논리합 연산하여 상기 백플레인으로 출력하는 제2 논리합 소자로 구성된 것을 특징으로 하는 회로시스템에서 오동작여부 진단을 위한 경로를 안정화하는 백플레인 장치.
  3. 제 1항 또는 제 2항에 있어서,
    상기 직렬버스 마스터에 의해 제어되는 테스트 데이터의 생성 및 검출동작은 표준적인 경계주사 테스트 방법에 따라 수행되는 것을 특징으로 하는 회로시스템에서 오동작여부 진단을 위한 경로를 안정화하는 백플레인 장치.
  4. 제 2항에 있어서, 상기 백플레인은,
    해당 써키트 보드의 탈장여부를 가리키는 신호를 상기 직렬버스 마스터로 전송하기 위한 전송라인을 더 구비하여 구성되는 것을 특징으로 하는 회로시스템에서 오동작여부 진단을 위한 경로를 안정화하는 백플레인 장치.
KR10-2000-0032201A 2000-06-12 2000-06-12 회로시스템에서 오동작여부 진단을 위한 경로를안정화하는 백플레인 장치 KR100422129B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-2000-0032201A KR100422129B1 (ko) 2000-06-12 2000-06-12 회로시스템에서 오동작여부 진단을 위한 경로를안정화하는 백플레인 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2000-0032201A KR100422129B1 (ko) 2000-06-12 2000-06-12 회로시스템에서 오동작여부 진단을 위한 경로를안정화하는 백플레인 장치

Publications (2)

Publication Number Publication Date
KR20010111550A KR20010111550A (ko) 2001-12-19
KR100422129B1 true KR100422129B1 (ko) 2004-03-10

Family

ID=45931561

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2000-0032201A KR100422129B1 (ko) 2000-06-12 2000-06-12 회로시스템에서 오동작여부 진단을 위한 경로를안정화하는 백플레인 장치

Country Status (1)

Country Link
KR (1) KR100422129B1 (ko)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0787161A (ja) * 1992-06-17 1995-03-31 Texas Instr Inc <Ti> 階層接続方法、装置およびプロトコル
JPH09135258A (ja) * 1995-10-17 1997-05-20 Lucent Technol Inc テスト情報検査方法及び伝送誤り検出装置
US5841788A (en) * 1996-10-18 1998-11-24 Lucent Technologies Inc. Methods for backplane interconnect testing

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0787161A (ja) * 1992-06-17 1995-03-31 Texas Instr Inc <Ti> 階層接続方法、装置およびプロトコル
JPH09135258A (ja) * 1995-10-17 1997-05-20 Lucent Technol Inc テスト情報検査方法及び伝送誤り検出装置
US5841788A (en) * 1996-10-18 1998-11-24 Lucent Technologies Inc. Methods for backplane interconnect testing

Also Published As

Publication number Publication date
KR20010111550A (ko) 2001-12-19

Similar Documents

Publication Publication Date Title
KR0176697B1 (ko) 회로판 테스트 시스템 및 방법
US6256760B1 (en) Automatic test equipment scan test enhancement
US5568492A (en) Circuit and method of JTAG testing multichip modules
US4688222A (en) Built-in parallel testing circuit for use in a processor
CN100554986C (zh) 用于jtag测试的器件和方法
KR20030022780A (ko) 내장된 자체검사를 이용하여 신호 상호접속을 테스트하기위한 시스템 및 방법
US20060248395A1 (en) Apparatus and method for controlling power, clock, and reset during test and debug procedures for a plurality of processor/cores
US5331274A (en) Method and apparatus for testing edge connector inputs and outputs for circuit boards employing boundary scan
JPS6049262B2 (ja) 集積回路のテスト方法
US5487074A (en) Boundary scan testing using clocked signal
WO2008049104A2 (en) Interface to full and reduced pin jtag devices
EP0398816A2 (en) Testing method, testing circuit and semiconductor integrated circuit having testing circuit
US6286121B1 (en) Semiconductor device
JPH0786526B2 (ja) 複数モードのテスト装置
US5786703A (en) Method and device for testing of an integrated circuit
US5828827A (en) Data processing system for performing a test function and method therefor
CN111290891B (zh) 计算机系统及测试计算机系统的方法
KR20040014335A (ko) 직렬 버스 네트워크용 링킹 어드레서블 섀도우 포트 및프로토콜
KR100422129B1 (ko) 회로시스템에서 오동작여부 진단을 위한 경로를안정화하는 백플레인 장치
EP0950192B1 (en) Core test control
US7970569B2 (en) Apparatus and method for connection test on printed circuit board
JP2002181903A (ja) 試験アーキテクチャ
US6539507B1 (en) Integrated circuit with alternately selectable state evaluation provisions
US6256761B1 (en) Integrated electronic module with hardware error infeed for checking purposes
KR100280509B1 (ko) 테스트 데이터의 병렬 시프트 장치

Legal Events

Date Code Title Description
A201 Request for examination
N231 Notification of change of applicant
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20090130

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee