KR100487535B1 - 다른 종류의 반도체 장치들을 동시에 테스트하는 시스템 - Google Patents

다른 종류의 반도체 장치들을 동시에 테스트하는 시스템 Download PDF

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Abstract

복수의 반도체 장치들을 테스트하기 위한 복수의 테스트 스테이션들을 갖는 반도체 테스트 시스템이 개시된다. 상기 반도체 테스트 시스템은 상기 테스트 스테이션들에 각각 대응하고, 호스트로부터 제공되는 테스트 명령에 응답해서 대응하는 테스트 스테이션 상의 상기 반도체 장치들로 제공될 테스트 패턴들과 기대 데이터를 생성하는 테스트 패턴 생성기들과 상기 테스트 스테이션들에 각각 대응하고, 상기 기대 데이터와 상기 대응하는 테스트 스테이션 상의 상기 반도체 장치들로부터 출력되는 데이터를 비교하는 비교기들을 포함한다. 여기서, 상기 테스트 스테이션들 상에 배열되는 상기 반도체 장치들은 상기 테스트 스테이션들마다 서로 다를 수 있다. 이와 같이, 복수의 테스트 스테이션들을 이용하여 서로 다른 종류의 반도체 장치들을 동시에 병렬로 테스트할 수 있으므로, 소량의 서로 다른 종류의 반도체 장치들을 테스트하는데 소요되는 시간과 비용이 절감된다.

Description

다른 종류의 반도체 장치들을 동시에 테스트하는 시스템{SYSTEM FOR PARALLEL TESTING DIFFERENT KINDS OF SEMICONDUCTOR DEVICES}
본 발명은 반도체 장치들을 테스트하는 시스템에 관한 것으로, 좀 더 구체적으로는 복수의 반도체 장치들을 병렬로 테스트하는 시스템에 관한 것이다.
반도체 테스트 시스템에 의해서 반도체 장치를 테스트할 때 반도체 테스트 시스템은 테스트 대상 반도체 장치로 테스트 신호들을 제공하고, 테스트 대상 장치의 출력과 기대 데이터를 비교해서 반도체 장치가 올바르게 동작하는 지의 여부를 판별한다. 최근 LSI(large Scale Integrated circuit)와 같은 반도체 장치는 많은 수의 입/출력 핀들을 구비하기 때문에 반도체 테스트 시스템 또한 테스트될 반도체 장치의 핀들에 대응하는 많은 수의 테스트 채널을 갖는다.
반도체 테스트 산업 분야에서는 테스트 효율을 증대시키기 위해 복수의 반도체 장치들을 병렬로 동시에 테스트하기 위한 노력을 계속해왔다. 많은 수의 핀들을 갖는 복수의 반도체 장치들을 병렬로 동시에 테스트하기 위해서는 복수의 테스트 스테이션을 형성하고, 테스트 채널을 나눈다. 복수의 테스트 스테이션들에 의해서 복수의 반도체 장치들을 동시에 테스트할 때, 테스트 스테이션들 간의 테스트 신호들의 타이밍은 일치해야한다. 즉, 테스트 스테이션들 사이의 타이밍 차이들은 0으로 조절되어야만 한다. 복수의 테스트 스테이션들 사이의 타이밍 차이를 0으로 하기 위한 기술 가운데 하나는 미국특허 6,263,463에 개시되어 있다.
그러나, 상술한 기술들은 모두 동일한 종류의 반도체 장치들을 병렬로 테스트하기 위한 기술들이다. 하나의 테스트 시스템에서는 오직 한 종류의 반도체 장치들을 동시에 병렬로 테스트할 수 있을 뿐이므로, 서로 다른 종류의 반도체 장치들을 테스트하기 위해서는 많은 시간과 비용이 소요됨은 당연하다.
따라서 본 발명의 목적은 서로 다른 종류의 반도체 장치들을 동시에 병렬로 테스트할 수 있는 테스트 시스템을 제공하는데 있다.
(구성)
상술한 바와 같은 목적을 달성하기 위한 본 발명의 일 특징에 의하면, 반도체 테스트 시스템은: 복수의 반도체 장치들을 테스트하기 위한 복수의 테스트 스테이션들과, 호스트로부터 제공되는 테스트 명령에 응답해서 대응하는 테스트 스테이션 상의 상기 반도체 장치들로 제공될 테스트 패턴들과 기대 데이터를 생성하는 테스트 패턴 생성기들 그리고 상기 기대 데이터와 상기 대응하는 테스트 스테이션 상의 상기 반도체 장치들로부터 출력되는 데이터를 비교하는 비교기들을 포함한다. 특히, 상기 테스트 스테이션들 상에 배열되는 상기 반도체 장치들은 상기 테스트 스테이션들마다 서로 다른 종류이다.
바람직한 실시예에 있어서, 상기 테스트 패턴 생성기는, 상기 호스트로부터 제공되는 테스트 명령에 응답해서 상기 대응하는 테스트 스테이션 상의 상기 반도체 장치들로 제공될 테스트 패턴들과 상기 기대 데이터를 생성하는 패턴 생성기와, 상기 패턴 생성기에서 생성된 상기 테스트 패턴들이 상기 대응하는 테스트 스테이션 상의 상기 반도체 장치들로 제공될 타이밍을 나타내는 타이밍 신호들을 발생하는 타이밍 발생기 그리고 상기 타이밍 발생기로부터의 상기 타이밍 신호들에 동기되어서 상기 패턴 생성기로부터의 상기 테스트 패턴들을 상기 대응하는 테스트 스테이션 상의 상기 반도체 장치들로 제공하는 포맷터를 포함한다.
바람직한 실시예에 있어서, 상기 테스트 스테이션은, 상기 테스트 스테이션 상에 배열되는 각 반도체 장치들의 입/출력 핀들에 각각 대응하며, 대응하는 테스트 패턴 생성기로부터의 테스트 패턴을 대응하는 핀들로 제공하는 복수의 핀 카드들을 포함한다.
본 발명의 다른 특징에 의하면, 반도체 테스트 시스템은: 복수의 제 1 반도체 장치들이 배열되는 제 1 테스트 스테이션과, 호스트로부터 제공되는 테스트 명령에 응답해서 상기 제 1 테스트 스테이션 상에 배열된 상기 제 1 반도체 장치들로 제공될 테스트 패턴들과 기대 데이터를 생성하는 제 1 테스트 패턴 생성기와, 상기 제 1 테스트 스테이션 상의 상기 반도체 장치들로부터 출력되는 데이터와 상기 제 1 테스트 패턴 생성기에 의해 생성된 상기 기대 데이터를 비교하는 제 1 비교기와, 복수의 제 2 반도체 장치들이 배열되는 제 2 테스트 스테이션과, 상기 호스트로부터 제공되는 테스트 명령에 응답해서 상기 제 2 테스트 스테이션 상에 배열된 상기 제 2 반도체 장치들로 제공될 테스트 패턴들과 기대 데이터를 생성하는 제 2 테스트 패턴 생성기 그리고 상기 제 2 테스트 스테이션 상의 상기 반도체 장치들로부터 출력되는 데이터와 상기 제 2 테스트 패턴 생성기에 의해 생성된 상기 기대 데이터를 비교기는 제 2 비교기를 포함한다. 상기 제 1 테스트 스테이션 상에 배열되는 상기 제 1 반도체 장치들과 상기 제 2 테스트 스테이션 상에 배열되는 상기 제 2 반도체 장치들은 서로 다른 종류이다.
상기 제 1 테스트 패턴 생성기는, 상기 호스트로부터 제공되는 테스트 명령에 응답해서 상기 제 1 테스트 스테이션 상의 상기 반도체 장치들로 제공될 테스트 패턴들과 상기 기대 데이터를 생성하는 패턴 생성기와, 상기 패턴 생성기에서 생성된 상기 테스트 패턴들이 상기 제 1 테스트 스테이션 상의 상기 반도체 장치들로 제공될 타이밍을 나타내는 타이밍 신호들을 발생하는 타이밍 발생기 그리고 상기 타이밍 발생기로부터의 상기 타이밍 신호들에 동기되어서 상기 패턴 생성기로부터의 상기 테스트 패턴들을 상기 제 1 테스트 스테이션 상의 상기 반도체 장치들로 제공하는 포맷터를 포함한다.
상기 제 2 테스트 패턴 생성기는, 상기 호스트로부터 제공되는 테스트 명령에 응답해서 상기 제 2 테스트 스테이션 상의 상기 반도체 장치들로 제공될 테스트 패턴들과 상기 기대 데이터를 생성하는 패턴 생성기와, 상기 패턴 생성기에서 생성된 상기 테스트 패턴들이 상기 제 2 테스트 스테이션 상의 상기 반도체 장치들로 제공될 타이밍을 나타내는 타이밍 신호들을 발생하는 타이밍 발생기 그리고 상기 타이밍 발생기로부터의 상기 타이밍 신호들에 동기되어서 상기 패턴 생성기로부터의 상기 테스트 패턴들을 상기 제 2 테스트 스테이션 상의 상기 반도체 장치들로 제공하는 포맷터를 포함한다.
상기 제 1 테스트 스테이션은, 상기 제 1 테스트 스테이션 상에 배열되는 각 반도체 장치들의 입/출력 핀들에 각각 대응하며, 대응하는 테스트 패턴 생성기로부터의 테스트 패턴을 대응하는 핀들로 제공하는 복수의 핀 카드들을 포함한다.
상기 제 2 테스트 스테이션은, 상기 제 2 테스트 스테이션 상에 배열되는 각 반도체 장치들의 입/출력 핀들에 각각 대응하며, 대응하는 테스트 패턴 생성기로부터의 테스트 패턴을 대응하는 핀들로 제공하는 복수의 핀 카드들을 포함한다.
(실시예)
이하 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명한다.
도 1은 복수의 테스트 스테이션들에 의해서 복수의 반도체 장치들을 병렬로 동시에 테스트하기 위한 본 발명의 바람직한 실시예에 따른 반도체 테스트 시스템을 보여주는 블록도이다. 도 1의 예에서는 2 개의 테스트 스테이션들 상에 배열된 반도체 장치들을 테스트하기 위한 구조를 예시적으로 보여주고 있다. 반도체 테스트 시스템(200)은, 제 1 및 제 2 테스트 패턴 발생기들(210, 250), 비교기들(220, 240) 그리고 제 1 및 제 2 테스트 스테이션들(230, 260)을 포함한다. 제 1 테스트 스테이션(230) 상에는 m 개의 테스트 대상 반도체 장치들(DUTA1-DUTAm)이 배열된다. 제 2 테스트 스테이션(260) 상에는 m 개의 반도체 장치들(DUTB1-DUTBm)이 배열된다. 여기서, 상기 제 1 스테이션(230) 상에 배열되는 반도체 장치들(DUTA1-DUTAm)과 제 2 스테이션(260) 상에 배열되는 반도체 장치들(DUTB1-DUTBm)은 서로 다른 종류이다.
제 1 테스트 패턴 발생기(210)는 호스트 프로세서(100)로부터의 테스트 명령에 응답해서 제 1 테스트 스테이션(230) 상의 m 개의 반도체 장치들(DUTA1-DUTAm)로 테스트 패턴을 제공하기 위해 제공된다. 제 1 테스트 패턴 발생기(210)는 타이밍 발생기(timing generator)(211), 산술 논리 패턴 발생기(arithmetic logic pattern generator)(212) 그리고 포맷터(formatter)(213)를 포함한다.
산술 논리 패턴 발생기(212)는 호스트 프로세서(100)로부터의 테스트 명령에 응답해서 테스트 패턴(test pattern)과 기대 데이터(expected data)를 발생한다. 상기 테스트 신호는 포맷터(213)로 제공된다. 상기 기대 데이터는 비교기(220)로 제공된다. 타이밍 발생기(211)는 산술 논리 패턴 발생기(212)에 의해 발생된 테스트 패턴이 스테이션(230)으로 전달될 시점을 나타내는 타이밍 신호들을 출력한다. 상기 타이밍 신호들은 포맷터(213)로 제공된다. 포맷터(213)는 타이밍 발생기(211)로부터의 타이밍 신호들에 동기되어서 산술 논리 패턴 발생기(212)로부터의 테스트 패턴을 제 1 스테이션(230)으로 제공한다.
제 1 테스트 스테이션(230)은 반도체 장치들(DUTA1-DUTAm)에 각각 구비된 핀들에 대응하는 핀 카드들(233-236)을 포함한다. 핀 카드들(233, 234)은 반도체 장치(DUTA1)의 핀들에 연결된다. 핀 카드들(235, 236)은 반도체 장치(DUTAm)의 핀들에 연결된다. 핀 카드들(233-236)은 테스트 패턴 발생기(210) 내의 포맷터(213)로부터 제공되는 테스트 패턴들을 받아들여서 증폭한 후 대응하는 반도체 장치의 핀들로 각각 제공한다. 전원 소스(power source)(231)는 핀 카드들(233-236)로 전원을 공급한다. 정밀 전원 소스(precision power source)(232)는 반도체 장치들(DUTB1-DUTBm)의 각 핀들로 다양한 종류의 정밀한 전원들을 제공한다.
핀 카드들(233-236)을 통해 반도체 장치들(DUTA1-DUTAm)로부터 출력되는 데이터들은 비교기(220)로 입력된다. 비교기(220)는 제 1 스테이션(230) 내의 반도체 장치들(DUTA1-DUTAm)로부터의 데이터와 산술 논리 패턴 발생기(212)로부터 제공된 기대 데이터를 비교하고 비교 결과를 호스트 프로세서(100)로 제공한다. 비교기(220)는 테스트 대상 반도체 장치들(DUTA1-DUTAm)에 각각 대응하는 m 개의 비교 유닛들을 포함하도록 구성될 수 있다. 만일, 제 1 스테이션(230) 내의 반도체 장치로부터의 데이터와 산술 논리 패턴 발생기(212)로부터 제공된 기대 데이터가 완전하게 일치하면 그 반도체 장치는 정상적으로 동작하는 것으로 간주된다. 반면, 제 1 스테이션(230) 내의 반도체 장치로부터의 데이터와 산술 논리 패턴 발생기(212)로부터 제공된 기대 데이터가 다르면 그 반도체 장치에는 오류가 있는 것으로 간주된다.
한편, 제 2 테스트 패턴 발생기(250)는 호스트 프로세서(100)로부터의 테스트 명령에 응답해서 제 2 테스트 스테이션(230) 상의 m 개의 반도체 장치들(DUTB1-DUTBm)로 테스트 패턴을 제공하기 위해 제공된다. 제 2 테스트 패턴 발생기(250)는 산술 논리 패턴 발생기(251), 타이밍 발생기(252) 그리고 포맷터(formatter)(253)를 포함한다.
산술 논리 패턴 발생기(251)는 호스트 프로세서(100)로부터의 테스트 명령에 응답해서 테스트 패턴과 기대 데이터를 발생한다. 상기 테스트 신호는 포맷터(253)로 제공된다. 상기 기대 데이터는 비교기(240)로 제공된다. 타이밍 발생기(252)는 산술 논리 패턴 발생기(251)에 의해 발생된 테스트 패턴이 스테이션(260)으로 전달될 시점을 나타내는 타이밍 신호들을 출력한다. 상기 타이밍 신호들은 포맷터(253)로 제공된다. 포맷터(253)는 타이밍 발생기(252)로부터의 타이밍 신호들에 동기되어서 산술 논리 패턴 발생기(251)로부터의 테스트 패턴을 제 2 스테이션(260)으로 제공한다.
제 2 테스트 스테이션(260)은 반도체 장치들(DUTB1-DUTBm)에 각각 구비된 핀들에 대응하는 핀 카드들(263-266)을 포함한다. 핀 카드들(263, 264)은 반도체 장치(DUTB1)의 핀들에 연결된다. 핀 카드들(265-266)은 반도체 장치(DUTBm)의 핀들에 연결된다. 핀 카드들(263-266)은 테스트 패턴 발생기(250) 내의 포맷터(253)로부터 제공되는 테스트 패턴들을 받아들여서 증폭한 후 대응하는 반도체 장치의 핀들로 각각 제공한다. 전원 소스(261)는 핀 카드들(263-266)로 전원을 공급한다. 정밀 전원 소스(262)는 반도체 장치들(DUTB1-DUTBm)의 각 핀들로 다양한 종류의 정밀한 전원들을 제공한다.
핀 카드들(263-266)을 통해 반도체 장치들(DUTB1-DUTBm)로부터 출력되는 데이터들은 비교기(240)로 입력된다. 비교기(240)는 제 2 스테이션(230) 내의 반도체 장치들(DUTB1-DUTBm)로부터의 데이터와 산술 논리 패턴 발생기(251)로부터 제공된 기대 데이터를 비교하고 비교 결과를 호스트 프로세서(100)로 제공한다. 비교기(240)는 테스트 대상 반도체 장치들(DUTB1-DUTBm)에 각각 대응하는 m 개의 비교 유닛들을 포함하도록 구성될 수 있다. 만일, 제 2 스테이션(260) 상의 반도체 장치로부터의 데이터와 산술 논리 패턴 발생기(251)로부터 제공된 기대 데이터가 완전하게 일치하면 그 반도체 장치는 정상적으로 동작하는 것으로 간주된다. 반면, 제 2 스테이션(260) 내의 반도체 장치로부터의 데이터와 산술 논리 패턴 발생기(251)로부터 제공된 기대 데이터가 다르면 그 반도체 장치에는 오류가 있는 것으로 간주된다.
상슬한 바와 같은 구성을 갖는 반도체 테스트 시스템의 동작은 도 2를 참조하여 설명한다. 도 2는 호스트 프로세서(100)가 테스트 명령을 발생했을 때 도 1에 도시된 반도체 테스트 시스템의 동작 수순을 보여주는 플로우차트이다.
단계 S300에서, 제 1 테스트 패턴 발생기(210)는 제 1 테스트 스테이션(230)을 위한 테스트 패턴 및 기대 데이터를 생성한다. 단계 S300과 동시에 단계 S310에서, 제 2 테스트 패턴 발생기(250)는 제 2 테스트 스테이션(260)을 위한 테스트 패턴 및 기대 데이터를 생성한다.
단계 S301에서, 제 1 테스트 패턴 발생기(210)는 상기 생성된 테스트 패턴을 제 1 테스트 스테이션(230) 상에 배열된 반도체 장치들(DUTA1-DUTAm)로 제공한다. 단계 S301과 동시에 단계 S311에서, 제 2 테스트 패턴 발생기(250)는 상기 생성된 테스트 패턴을 제 2 테스트 스테이션(260) 상에 배열된 반도체 장치들(DUTB1-DUTBm)로 제공한다.
단계 S302에서, 비교기(220)는 제 1 테스트 스테이션 상에 배열된 반도체 장치들(DUTA1-DUTAm)로부터의 데이터와 기대 데이터가 서로 일치하는 지의 여부를 판별한다. 단계 S302와 동시에 단계 S312에서, 비교기(240)는 제 2 테스트 스테이션 상에 배열된 반도체 장치들(DUTB1-DUTBm)로부터의 데이터와 기대 데이터가 서로 일치하는 지의 여부를 판별한다.
단계 S303에서 비교기(220)는 판별 결과를 호스트 프로세서(100)로 전송한다. 단계 S303과 동시에 단계 S313에서 비교기(240)는 판별 결과를 호스트 프로세서(100)로 전송한다.
상술한 바와 같이 본 발명의 반도체 테스트 시스템(200)은, 제 1 테스트 스테이션(230) 상에는 반도체 장치들(DUTA1-DUTAm)을 배열하고, 제 2 테스트 스테이션(230) 상에는 반도체 장치들(DUTA1-DUTAm)과 다른 종류의 반도체 장치들(DUTB1-DUTBm)을 배열한 후 반도체 장치들(DUTA1-DUTAm 및 DUTB1-DUTBm)을 동시에 병렬로 테스트할 수 있다. 그러므로, 소량의 서로 다른 종류의 반도체 장치들을 테스트하는데 소요되는 시간과 비용이 절감된다.
이 실시예에서는 2 개의 테스트 스테이션들(230, 260)을 이용하여 2 종류의 반도체 장치들을 동시에 병렬로 테스트하는 것을 예시적으로 설명하였으나 테스트 스테이션의 수는 다양하게 변경될 수 있다. 또한, 복수의 테스트 스테이션들 상에 동일한 종류의 반도체 장치들을 배열해서 테스트할 수 있음은 물론이다. 그리고, 각 스테이션 상에 배열되는 반도체 장치들의 수 및 각 반도체 장치의 핀의 수는 다양함이 자명하다.
예시적인 바람직한 실시예를 이용하여 본 발명을 설명하였지만, 본 발명의 범위는 개시된 실시예들에 한정되지 않는다는 것이 잘 이해될 것이다. 오히려, 본 발명의 범위에는 다양한 변형 예들 및 그 유사한 구성들이 모두 포함될 수 있도록 하려는 것이다. 따라서, 청구범위는 그러한 변형 예들 및 그 유사한 구성들 모두를 포함하는 것으로 가능한 폭넓게 해석되어야 한다.
이와 같은 본 발명에 의하면, 복수의 테스트 스테이션들을 이용하여 서로 다른 종류의 반도체 장치들을 동시에 병렬로 테스트할 수 있다. 그러므로, 소량의 서로 다른 종류의 반도체 장치들을 테스트하는데 소요되는 시간과 비용이 절감된다.
도 1은 복수의 테스트 스테이션들에 의해서 복수의 반도체 장치들을 병렬로 동시에 테스트하기 위한 반도체 테스트 시스템을 보여주는 블록도; 그리고
도 2는 호스트 프로세서가 테스트 명령을 발생했을 때 도 1에 도시된 반도체 테스트 시스템의 동작 수순을 보여주는 플로우차트이다.
*도면의 주요부분에 대한 설명
100 : 호스트 프로세서 200 : 반도체 테스트 시스템
210, 250 : 테스트 패턴 발생기 211, 252 : 타이밍 발생기
212, 251 : 산술 논리 패턴 발생기 203, 253 : 포맷터
220, 240 : 비교기 230, 260 : 테스트 스테이션
231, 261 : 전원 소스 232, 262 : 정밀 전원 소스
233-236, 263-266 : 핀 카드

Claims (8)

  1. 반도체 테스트 시스템에 있어서:
    각각에 복수의 반도체 장치들이 탑재되는 복수의 테스트 스테이션들과;
    상기 테스트 스테이션들에 각각 대응하고, 호스트로부터 제공되는 테스트 명령에 응답해서 대응하는 테스트 스테이션 상의 상기 반도체 장치들로 제공될 테스트 패턴들과 기대 데이터를 생성하는 테스트 패턴 생성기들; 그리고
    상기 테스트 패턴 생성기들 및 상기 테스트 스테이션들에 각각 대응하고, 대응하는 테스트 패턴 생성기로부터의 상기 기대 데이터와 대응하는 테스트 스테이션 상의 상기 반도체 장치들로부터 출력되는 데이터를 비교하는 비교기들을 포함하되;
    상기 테스트 스테이션들 상에 배열되는 상기 반도체 장치들은 상기 테스트 스테이션들마다 서로 다른 종류이고,
    상기 테스트 패턴 생성기는,
    상기 호스트로부터 제공되는 테스트 명령에 응답해서 상기 대응하는 테스트 스테이션 상의 상기 반도체 장치들로 제공될 테스트 패턴들과 상기 기대 데이터를 생성하는 패턴 생성기와;
    상기 패턴 생성기에서 생성된 상기 테스트 패턴들이 상기 대응하는 테스트 스테이션 상의 상기 반도체 장치들로 제공될 타이밍 신호들을 발생하는 타이밍 발생기; 그리고
    상기 타이밍 신호들에 동기되어서 상기 패턴 생성기로부터의 상기 테스트 패턴들을 상기 대응하는 테스트 스테이션 상의 상기 반도체 장치들로 제공하는 포맷터를 포함하는 것을 특징으로 하는 반도체 테스트 시스템.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 테스트 스테이션은,
    대응하는 테스트 패턴 생성기로부터의 테스트 패턴을 대응하는 반도체 장치의 입/출력 핀들로 제공하는 복수의 핀 카드들을 포함하는 것을 특징으로 하는 반도체 테스트 시스템.
  4. 반도체 테스트 시스템에 있어서:
    복수의 제 1 반도체 장치들이 배열되는 제 1 테스트 스테이션과;
    호스트로부터 제공되는 테스트 명령에 응답해서 상기 제 1 테스트 스테이션 상에 배열된 상기 제 1 반도체 장치들로 제공될 테스트 패턴들과 기대 데이터를 생성하는 제 1 테스트 패턴 생성기와;
    상기 제 1 테스트 스테이션 상의 상기 반도체 장치들로부터 출력되는 데이터와 상기 제 1 테스트 패턴 생성기에 의해 생성된 상기 기대 데이터를 비교하는 제 1 비교기와;
    복수의 제 2 반도체 장치들이 배열되는 제 2 테스트 스테이션과;
    상기 호스트로부터 제공되는 테스트 명령에 응답해서 상기 제 2 테스트 스테이션 상에 배열된 상기 제 2 반도체 장치들로 제공될 테스트 패턴들과 기대 데이터를 생성하는 제 2 테스트 패턴 생성기; 그리고
    상기 제 2 테스트 스테이션 상의 상기 반도체 장치들로부터 출력되는 데이터와 상기 제 2 테스트 패턴 생성기에 의해 생성된 상기 기대 데이터를 비교기는 제 2 비교기를 포함하되;
    상기 제 1 테스트 스테이션 상에 배열되는 상기 제 1 반도체 장치들과 상기 제 2 테스트 스테이션 상에 배열되는 상기 제 2 반도체 장치들은 서로 다른 종류이며;
    상기 제 1 테스트 패턴 생성기는,
    상기 호스트로부터 제공되는 테스트 명령에 응답해서 상기 제 1 테스트 스테이션 상의 상기 반도체 장치들로 제공될 테스트 패턴들과 상기 기대 데이터를 생성하는 패턴 생성기와;
    상기 패턴 생성기에서 생성된 상기 테스트 패턴들이 상기 제 1 테스트 스테이션 상의 상기 반도체 장치들로 제공될 타이밍을 나타내는 타이밍 신호들을 발생하는 타이밍 발생기; 그리고
    상기 타이밍 발생기로부터의 상기 타이밍 신호들에 동기되어서 상기 패턴 생성기로부터의 상기 테스트 패턴들을 상기 제 1 테스트 스테이션 상의 상기 반도체 장치들로 제공하는 포맷터를 포함하는 것을 특징으로 하는 반도체 테스트 시스템.
  5. 삭제
  6. 제 4 항에 있어서,
    상기 제 2 테스트 패턴 생성기는,
    상기 호스트로부터 제공되는 테스트 명령에 응답해서 상기 제 2 테스트 스테이션 상의 상기 반도체 장치들로 제공될 테스트 패턴들과 상기 기대 데이터를 생성하는 패턴 생성기와;
    상기 패턴 생성기에서 생성된 상기 테스트 패턴들이 상기 제 2 테스트 스테이션 상의 상기 반도체 장치들로 제공될 타이밍을 나타내는 타이밍 신호들을 발생하는 타이밍 발생기; 그리고
    상기 타이밍 발생기로부터의 상기 타이밍 신호들에 동기되어서 상기 패턴 생성기로부터의 상기 테스트 패턴들을 상기 제 2 테스트 스테이션 상의 상기 반도체 장치들로 제공하는 포맷터를 포함하는 것을 특징으로 하는 반도체 테스트 시스템.
  7. 제 4 항에 있어서,
    상기 제 1 테스트 스테이션은,
    상기 제 1 테스트 스테이션 상에 배열되는 각 반도체 장치들의 입/출력 핀들에 각각 대응하며, 대응하는 테스트 패턴 생성기로부터의 테스트 패턴을 대응하는 핀들로 제공하는 복수의 핀 카드들을 포함하는 것을 특징으로 하는 반도체 테스트 시스템.
  8. 제 4 항에 있어서,
    상기 제 2 테스트 스테이션은,
    상기 제 2 테스트 스테이션 상에 배열되는 각 반도체 장치들의 입/출력 핀들에 각각 대응하며, 대응하는 테스트 패턴 생성기로부터의 테스트 패턴을 대응하는 핀들로 제공하는 복수의 핀 카드들을 포함하는 것을 특징으로 하는 반도체 테스트 시스템.
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