JP4351677B2 - 試験装置 - Google Patents

Description

本発明は、電子デバイスを試験する試験装置に関する。文献の参照による組み込みが認められる指定国については、下記の出願に記載された内容を参照により本出願に組み込み、本出願の記載の一部とする。
特願２００３−３１１７４６ 出願日 平成１５年９月３日

従来、半導体回路等の電子デバイスを試験する試験装置は、電子デバイスに所定のパターンを印加することにより試験を行っている。試験装置は、予め与えられたパターンや、試験レート等を電子デバイスに印加するテストモジュールと、テストモジュールが電子デバイスにパターン等を印加するタイミングを制御するタイミング制御モジュールとを備えている。

テストモジュールは、試験するべき電子デバイスのピン数に応じて複数設けられ、またタイミング制御モジュールは、試験開始のタイミングを発生するためのモジュール、パターン印加のタイミングを発生するためのモジュール等のように複数設けられている。従来、タイミング制御モジュールは、その機能に応じてそれぞれ構成される。

本発明に関連する特許文献等は、現在認識していないため、その記載を省略する。

前述したように、従来は、タイミング制御モジュールを、その機能に応じて構成しているため、複数種類のタイミング制御モジュールを製造する必要があり、製造コストの上昇を招いてしまう。また、それぞれのタイミング制御モジュールの汎用性が低く、電子デバイスの試験の効率を低下させてしまう。このような問題を解消するために、全ての機能を実現できる構成をそれぞれのモジュールに設け、各モジュールの機能を切り替え可能とすることが考えられる。これにより、同種のモジュールのみで、電子デバイスの試験を行うことができる。

しかし、電子デバイスを試験するために必要な機能は多種に渡り、またそれぞれの機能を実現するために多数のピンが必要であり、全ての機能を１モジュールで実現しようとすると、モジュールのピン数が膨大となってしまい、現実的でない。このため、同一の構成を有する複数のモジュールによって、全ての機能を実現することが考えられる。しかし、このような場合には、それぞれのモジュール間の同期を取らなければならないという問題が生じる。

また、他の課題として、異なる製造元で製造されたテストモジュール間では、信号の入力から出力までの時間等の特性が異なる場合があるため、これらのテストモジュールは同時に使用することが困難であった。また、タイミング制御モジュールが、複数のテストモジュールから、それぞれフェイルデータ等を受け取り、複数のフェイルデータを論理演算して集約した複数のデータを、複数のテストモジュールに分配する場合がある。このような場合においても、それぞれの集約処理、それぞれの分配処理は、同期して行う必要がある。以上のように、試験装置が複数の信号供給部３０、複数のテストモジュール１４を用いて電子デバイスの試験を行う場合、これらの間の信号の授受で同期を取る必要がある。

また、それぞれの集約処理、分配処理を行うためには、多数のレジスタが必要となってしまい、回路規模やコストの増大を招いてしまう。このため、レジスタ数を低減する必要がある。また、集約処理、分配処理を行うためには、多数の信号線が必要となるが、半導体基板上に多数の信号線を形成する場合には、回路配置を検討する必要がある。

上記課題を解決するために、本発明の形態においては、電子デバイスを試験する試験装置であって、電子デバイスと信号の授受を行う複数のテストモジュールと、複数のテストモジュールに対応して設けられ、電子デバイスが出力する出力パターンにフェイルが生じたタイミングを示すフェイルタイミング信号を受け取る戻り系回路と、複数の戻り系回路が出力するフェイルタイミング信号を受け取り、複数のフェイルタイミング信号のうちの１以上のフェイルタイミング信号の論理和を算出し、１ビットの信号を出力する複数の集約部と、複数の集約部に対応して設けられ、対応する集約部の演算結果を複数のテストモジュールに分配する複数の分配部とを備える試験装置を提供する。

試験装置は、複数の集約部に対応して設けられた複数のフリップフロップを更に備え、複数のフリップフロップは縦続接続され、戻り系回路が出力するフェイルタイミング信号を受け取り、受け取ったフェイルタイミング信号を順次次段のフリップフロップに供給し、それぞれのフリップフロップは、対応する集約部にフェイルタイミング信号を供給してよい。

集約部において複数のフェイルタイミング信号のうちいずれのフェイルタイミング信号を用いて論理演算を行うか、及び分配部において複数のテストモジュールのうちいずれのテストモジュールに論理演算結果を分配するかを制御する複数ビットの制御信号を、対応する集約部及び分配部に供給する複数のレジスタ部を更に備えてよい。

試験装置は、複数の集約部、及び複数の分配部が設けられた半導体基板を更に備え、集約部及び対応する分配部の複数の組み合わせを、半導体基板上において並列に設けてよい。レジスタ部は、半導体基板に設けられ、集約部及び対応する分配部は、半導体基板上における第１の方向で直列に接続され、複数の集約部及び複数の分配部に対応して設けられ、それぞれのレジスタ部と、対応する集約部及び分配部とは、第１の方向で接続されてよい。

半導体基板上において、集約部とテストモジュールとを接続する配線のうちの少なくとも一部は、第１の方向と垂直な第２の方向に沿って設けられてよい。半導体基板上において、分配部と、テストモジュールとを接続する配線のうちの少なくとも一部は、第１の方向と垂直な第２の方向に沿って設けられてよい。

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。

本発明によれば、集約部及び分配部の処理を、同期してパイプライン処理することができる。また、信号線が多数必要な配線が、半導体基板上における横方向又は縦方向に偏ることを防ぐことができる。

本発明の実施形態に係る試験装置１００の構成の一例を示す図である。 スイッチマトリクス２０の構成の一例を示す図である。 信号供給部３０及びクロック制御回路７０の構成の一例を示す図である。 ループ回路１１０の構成の一例を示す図である。 基準クロック分配回路８０の構成の一例を示す図である。 図３から図５において説明した、複数の信号供給部３０がタイミング信号を出力するタイミングの調整方法の一例を示すフローチャートである。 タイミング信号と基準クロックとの関係を示す図である。図７（ａ）は、基準クロック用可変遅延回路３６の遅延量を調整しない場合の一例を示し、図７（ｂ）は、基準クロック用可変遅延回路３６の遅延量を調整した場合の一例を示す。 位相調整回路５０の構成の一例を示す図である。 ジェネレート回路４８及びタイミング信号分配回路５６の構成の一例を示す図である。 集約回路４６及びタイミング信号分配回路５６の構成の一例を示す図である。 複数の集約部１６０及び複数の分配部１４０の、半導体基板（図示しない）上における配置例を示す図である。図１１（ａ）〜図１１（ｃ）は、それぞれ、複数の集約部１６０及び複数の分配部１４０の、半導体基板上における配置の一例を示す図である。 複数のフリップフロップ部１８６及び複数の選択部１８８の構成の一例を示す図である。 制御部１２に設けられる、複数のレジスタ部１４６を制御する書込制御回路の構成の一例を示す図である。

符号の説明

１０・・・基準クロック生成部、１２・・・制御部、１４・・・テストモジュール、１６・・・デバイス接触部、２０・・・スイッチマトリクス、３０・・・信号供給部、３２・・・カウンタ部、３４・・・戻り系用可変遅延回路、３６・・・基準クロック用可変遅延回路、３８・・・フリップフロップ、４０・・・戻り系回路、４２・・・複数のフリップフロップ、４４・・・戻り信号選択部、４６・・・集約回路、４８・・・ジェネレート回路、５０・・・位相調整回路、５２・・・複数のフリップフロップ、５４・・・クロック選択部、５６・・・タイミング信号分配回路、６０・・・タイミング供給部、６２・・・複数のフリップフロップ、６４・・・タイミング信号選択部、６６・・・同期回路、７０・・・クロック制御回路、７２・・・フリップフロップ、７４・・・選択部、７６・・・カウンタ、７８・・・論理回路、８０・・・クロック分配回路、８２・・・分配器、８４・・・論理積回路、８６・・・論理和回路、８８・・・分配器、９０・・・出力部、１００・・・試験装置、１１０・・・ループ回路、１１２・・・基準クロック選択部、１１４・・・基準クロック選択部、１１６・・・論理和回路、１１７・・・論理積回路、１１８・・・分配器、１１９・・・フリップフロップ、１２０・・・バス、１２２・・・フリップフロップ、１２４・・・分配回路、１２６・・・フリップフロップ、１３０・・・演算回路、１３２・・・フリップフロップ、１３４・・・論理和回路、１３６・・・フリップフロップ、１４０・・・分配部、１４２・・・フリップフロップ、１４４・・分配器、１４６・・・レジスタ部、１４８・・・論理積回路、１５０・・・論理和回路、１５２・・・フリップフロップ、１６０・・・集約部、１６２・・・レジスタ部、１６４・・・論理積回路、１６６・・・論理和回路、１６８・・・シフトレジスタ部、１７２・・・フリップフロップ、１７４・・・フリップフロップ、１７８・・・フリップフロップ、１８０・・・フリップフロップ、１８６・・・フロップフロップ部、１８８・・・選択部、１９０・・・論理積回路、２００・・・電子デバイス、２０２・・・セレクタ、２０４・・・書込部、２０６・・・フリップフロップ、２０８・・・フリップフロップ、２１０・・・論理積回路、２１２・・・要求信号格納部、２１４・・・ホスト選択部、２１６・・・論理積回路、２１８・・・フリップフロップ、２２０・・・フリップフロップ、２２２・・・カウンタ、２２４・・・セレクタ、２２６・・・論理積回路、２３０・・・第１分配点、２３２・・・第２分配点、２３４・・・基準クロック通過経路、２３６・・・位相調整用可変遅延回路、２５０・・・論理和回路、２５８・・・主従選択部

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、本発明の実施形態に係る試験装置１００の構成の一例を示す。試験装置１００は、複数の電子デバイス（２００−１〜２００−ｎ、以下２００と総称する）を試験する。試験装置１００は、基準クロック生成部１０、制御部１２、複数のテストモジュール（１４−１〜１４−４８、以下１４と総称する）、デバイス接触部１６、及びスイッチマトリクス２０を備える。

デバイス接触部１６は、例えば複数の電子デバイス２００を載置するテストヘッドであって、複数のテストモジュール１４と複数の電子デバイス２００とを電気的に接続する。それぞれのテストモジュール１４は、１又は複数の電子デバイス２００と電気的に接続される。また、それぞれの電子デバイス２００は、１又は複数のテストモジュール１４と電気的に接続される。例えば、テストモジュール１４及び電子デバイス２００は、それぞれ定められた数の入出力ピンを有し、それぞれのピン数に応じてテストモジュール１４と電子デバイス２００とが接続される。

また、テストモジュール１４は、与えられる試験パターンを、対応する電子デバイス２００に供給するモジュールであってよい。本例において、それぞれのテストモジュール１４は、制御部１２から予め試験パターンが与えられ、スイッチマトリクス２０からそれぞれ与えられるタイミング信号に応じたタイミングで、試験パターンを電子デバイス２００に供給する。また、テストモジュール１４は、電子デバイス２００が出力する信号に基づいて、電子デバイス２００の良否を判定してもよい。この場合、テストモジュール１４は、電子デバイス２００のフェイルデータを格納するフェイルメモリを有していてもよく、またフェイルデータを制御部１２に供給してもよい。

基準クロック生成部１０は、予め定められた周波数の基準クロックを生成する。試験装置１００の各構成要素は、当該基準クロックに応じて動作する。スイッチマトリクス２０は、基準クロックに基づいて、位相の異なる複数のタイミング信号を生成し、それぞれのテストモジュール１４に供給する。つまり、スイッチマトリクス２０は、タイミング信号をテストモジュール１４に供給することにより、それぞれのテストモジュール１４が動作するタイミングを制御する。

制御部１２は、スイッチマトリクス２０がいずれの位相のタイミング信号を、それぞれのテストモジュール１４に供給するかを制御する。また、制御部１２は、それぞれのテストモジュール１４に、試験パターンを予め供給する。制御部１２は、例えばワークステーション等のホストコンピュータであってよい。また制御部１２は、複数のホストコンピュータを有していてもよい。この場合、それぞれのホストコンピュータは、それぞれ試験するべき電子デバイス２００が割り当てられており、割り当てられた電子デバイス２００に接続されたテストモジュール１４、及び当該テストモジュール１４に供給されるタイミング信号の位相を制御する。

図２は、スイッチマトリクス２０の構成の一例を示す。スイッチマトリクス２０は、複数のテストボード（２２−１、２２−２、以下２２と総称する）を有する。テストボード２２には、基準クロック分配回路８０、クロック制御回路７０、複数の信号供給部（３０−１〜３０−１６、以下３０と総称する）、複数の出力部９０、及びループ回路１１０が設けられる。ループ回路１１０及びクロック制御回路７０の構成及び動作については、図３において後述する。

基準クロック分配回路８０は、基準クロック生成部１０が生成した基準クロックを受け取り、スイッチマトリクス２０の各構成要素に分配する。信号供給部３０は、入力信号として入力される基準クロックに基づいて、電子デバイス２００を試験するための出力信号を出力する。例えば、信号供給部３０は、電子デバイス２００に試験パターンを印加するタイミングを示すタイミング信号、電子デバイス２００の試験を開始するタイミングを示すタイミング信号、電子デバイス２００の試験を停止するタイミングを示すタイミング信号、電子デバイス２００のフェイルデータを取りこむタイミングを示すタイミング信号等を、出力部９０を介してテストモジュール１４に供給する。

本例においてそれぞれの信号供給部３０は、入力される基準クロックに基づいて、位相の異なる複数のタイミング信号を、前述した出力信号として生成する。そして、制御部１２は、信号供給部３０が生成した複数のタイミング信号のうちいずれのタイミング信号をそれぞれのテストモジュール１４に供給させるかを、それぞれの信号供給部３０において切り替える。これにより、例えばそれぞれのテストモジュール１４が、電子デバイス２００に試験パターンを供給するタイミングを制御することができる。また、信号供給部３０は、タイミング信号と同期して、タイミング信号の生成に用いた基準クロックを出力する。

また、複数の信号供給部３０は、電子デバイス２００に試験パターンを印加するタイミングの制御、電子デバイス２００の試験を開始するタイミングの制御、電子デバイス２００の試験を停止するタイミングの制御、電子デバイス２００のフェイルデータを取りこむタイミングの制御等のように、予め機能が割り当てられる。また、それぞれの信号供給部３０は、同一の構成を有する集積回路であって、動作モードを切り替えることにより、前述した機能の全てを実行する回路構成を有する。当該動作モードは、制御部１２により制御される。このように、それぞれの信号供給部３０の構成を同一とすることにより、信号供給部３０の汎用性を向上させることができる。

また、信号供給部３０のピン数によっては、一の信号供給部３０に前述した機能の全てを実行できる回路構成を備えさせた場合、信号供給部３０の入出力ピン数が不足する場合がある。このような場合、複数の信号供給部３０を組み合わせることにより、入出力ピン不足を解消する。例えば、試験装置１００は、図２に示すように、信号供給部３０−１と信号供給部３０−２を組み合わせて動作させる。本例における制御部１２は、信号供給部３０のそれぞれの組み合わせに、上述した機能のいずれかを割り当てて動作させる。

複数の出力部９０は、複数のテストモジュール１４と対応して設けられ、複数の信号供給部３０のうち、いずれかからタイミング信号を受け取り、受け取ったタイミング信号を対応するテストモジュール１４に供給する。それぞれの出力部９０に、いずれの信号供給部３０からタイミング信号を供給するかは、それぞれのテストモジュール１４の機能、及びそれぞれの信号供給部３０の機能に応じて制御部１２が制御する。

試験装置１００は、複数の信号供給部３０、複数のテストモジュール１４を用いて電子デバイス２００の試験を行っているため、これらの間の信号の授受で同期を取ることが好ましい。本例における試験装置１００は、以下の調整を行う。
（１）複数の信号供給部３０が、タイミング信号を出力するタイミングの調整
（２）テストモジュール１４の特性に応じた、タイミング信号の位相の調整
（３）複数の信号供給部３０を組み合わせた場合における、それぞれの信号供給部３０に与えられる基準クロックの位相の調整
まず、複数の信号供給部３０が、タイミング信号を出力するタイミングの調整について、図３から図６を用いて説明する。

図３は、信号供給部３０及びクロック制御回路７０の構成の一例を示す図である。信号供給部３０は、タイミング信号分配回路５６、集約回路４６、ジェネレート回路４８、複数の戻り系回路４０、複数のタイミング供給部６０、位相調整回路５０、基準クロック用可変遅延回路３６、フリップフロップ３８、カウンタ部３２及び基準クロック通過経路２３４を有する。また、クロック制御回路７０は、フリップフロップ７２、選択部７４、カウンタ７６、及び論理回路７８を有する。

基準クロック通過経路２３４は、基準クロック生成部１０から、基準クロック分配回路８０を介して基準クロックを受け取り、ループ回路１１０に出力する。基準クロック通過経路２３４は、受け取った基準クロックを信号供給部３０のそれぞれのブロックに分配するための複数の分配点を有しており、信号供給部３０に設けられたフリップフロップ等は、当該基準クロックに応じて動作する。

基準クロック用可変遅延回路３６は、基準クロック通過経路２３４に設けられ、基準クロックを遅延させる。基準クロック用可変遅延回路３６は、基準クロック通過経路２３４における複数の分配点より上流に設けられることが好ましい。基準クロック通過経路２３４を通過した基準クロックは、ループ回路１１０に入力される。

ループ回路１１０は、それぞれの信号供給部３０が出力する基準クロックをループさせ、基準クロック分配回路８０を介して、それぞれの基準クロックを出力した信号供給部３０に入力信号として入力する。ループ回路１１０は、順次選択したそれぞれの基準クロックを、略同一の経路でループさせて信号供給部３０に入力することが好ましい。試験装置１００は、当該ループの周期を測定することにより、それぞれの信号供給部３０がタイミング信号を出力するタイミングのバラツキを検出する。それぞれの信号供給部３０がタイミング信号を出力するタイミングを調整することにより、複数の信号供給部３０から複数のテストモジュール１４にタイミング信号を供給しても、複数のテストモジュール１４を同期させて動作させることができる。

図４は、ループ回路１１０の構成の一例を示す図である。ループ回路１１０は、複数の基準クロック選択部（１１２−１〜１１２−４、１１４−１〜１１４−２）、論理和回路１１６、論理積回路１１７、フリップフロップ１１９、及び分配器１１８を有する。ループ回路１１０は、複数の信号供給部３０が出力する基準クロック受け取り、受け取った基準クロックを順次選択してループさせる。

本例においては、複数の基準クロック選択部（１１２−１〜１１２−４、１１４−１〜１１４−２）、及び論理和回路１１６が、複数の基準クロックのうちの一の基準クロックを順次選択する。論理積回路１１７は、選択された基準クロックと、フリップフロップ１１９が出力する信号との論理積を分配器１１８に出力する。フリップフロップ１１９は、基準クロックのループを行うか否かを制御する。フリップフロップ１１９には、制御部１２から、基準クロックのループを行うか否かを制御する信号が与えられ、分配器１１８から与えられる基準クロックの反転信号に応じて、当該信号を出力する。分配器１１８は、論理積回路１１７が出力する基準クロックを、基準クロック分配回路８０にループさせる。ループ回路１１０は、順次選択したそれぞれの基準クロックを、同一の経路で基準クロック分配回路８０にループさせる。これにより、それぞれの信号供給部３０の周期の測定誤差を低減することができる。

図５は、基準クロック分配回路８０の構成の一例を示す図である。基準クロック分配回路８０は、分配器８２、論理積回路８４、論理和回路８６、及び分配器８８を有する。分配器８２は、基準クロック生成部１０から基準クロックを受け取り、当該基準クロックに応じて動作するべき構成要素に基準クロックを分配する。論理積回路８４は、分配器８２から基準クロックを受け取り、後述するクロック制御回路７０から与えられる信号と、基準クロックとの論理積を出力する。つまり、論理積回路８４は、クロック制御回路７０から与えられる信号に基づいて、基準クロックを通過させるか否かを選択する。

論理和回路８６は、論理積回路８４から受け取る基準クロックと、ループ回路１１０からループされた基準クロックとの論理和を出力する。ループの周期を測定する場合、クロック制御回路７０は、論理積回路８４にＬ論理を入力し、基準クロック生成部１０から供給される基準クロックを通過させないように制御する。ループの周期を測定しない場合、クロック制御回路７０は、論理積回路８４にＨ論理を入力する。分配器８８は、論理和回路８６が出力した基準クロックを、複数の信号供給部３０に供給する。ループの周期を測定する場合、分配器８８は、受け取った基準クロックを、ループの周期の測定を行っている信号供給部３０に供給する。

また、ループ回路１１０は、一の信号供給部３０から受け取る基準クロックを連続してループさせることが好ましい。つまり、それぞれの基準クロックを所定時間内で複数回ループさせることが好ましい。カウンタ部３２（図３参照）は、所定時間内に基準クロックが何回ループしたかを計数し、計数結果に基づいて、ループ回路１１０が順次ループさせた基準クロックに対応する信号供給部３０における周期を測定する。

例えば、カウンタ部３２は、分配器８２から基準クロックを受け取り、当該基準クロックのパルスを所定回数計数する間に、ループ回路１１０が基準クロックを何回ループさせたかを計数する。この場合、カウンタ部３２には、ループ回路１１０によってループされた基準クロックが入力される。

そして、カウンタ部３２は、これらの計数結果に基づいて、それぞれの信号供給部３０において、入力信号（基準クロック）が入力されてから、ループ信号（基準クロック）が入力されるまでの周期を測定する。基準クロックを複数回ループさせることにより、それぞれの信号供給部３０における周期をより精度よく測定することができる。例えば、ループ回路１１０は、それぞれの基準クロックを４０００回程度ループさせることが好ましい。

制御部１２は、カウンタ部３２が測定したそれぞれの信号供給部３０における周期に基づいて、それぞれの信号供給部３０に設けられた基準クロック用可変遅延回路３６の遅延時間を制御し、それぞれの信号供給部３０の周期を略同一にする。このような制御により、複数の信号供給部３０間のバラツキによって生じる、タイミング信号の出力タイミングのずれを低減することができる。

また、信号供給部３０のジェネレート回路４８は、基準クロック通過経路２３４における第１分配点２３０から、位相調整回路５０を介して基準クロックが分配され、分配された基準クロックに基づいて位相の異なる複数のタイミング信号を生成する。本例において、ジェネレート回路４８は、基準クロックの周期と等しい位相分解能で、位相の異なる複数のタイミング信号を生成する。

タイミング信号分配回路５６は、ジェネレート回路４８が生成した複数のタイミング信号のうち、いずれかのタイミング信号をタイミング供給部６０毎に選択し、それぞれのタイミング供給部６０に供給する。複数のタイミング供給部６０は、２つ毎に１の出力部９０に対応して設けられ、対応する出力部９０にタイミング信号を供給する。それぞれのタイミング供給部６０は、基準クロック通過経路２３４において第１分配点２３０より下流に設けられた第２分配点２３２から基準クロックが分配され、分配された基準クロックに同期して、タイミング信号分配回路５６が選択したタイミング信号をテストモジュールに出力する同期回路６６を有する。

ループ回路１１０は、第２分配点２３２を通過した基準クロックを受け取り、受け取った基準クロックをループさせる。制御部１２が基準クロック用可変遅延回路３６の遅延量を制御することにより、複数の信号供給部３０の同期回路６６に基準クロックが分配されるタイミングを略同一にすることができる。このため、複数の信号供給部３０は、タイミング信号を略同一のタイミングで出力することができる。

また、基準クロック通過経路２３４は、第２分配点２３２を、複数の分配点のうち最も下流に有することが好ましい。また、それぞれの信号供給部３０は、信号供給部３０が形成された半導体基板において、第２分配点２３２の近傍から基準クロックをループ回路１１０に出力することが好ましい。第２分配点２３２から、ループ回路１１０に出力するまでの経路を短くして基準クロックのループの周期を測定することにより、ループ回路１１０が受け取る基準クロックと、信号供給部３０が出力するタイミング信号との位相のずれを低減することができる。このため、それぞれの信号供給部３０がタイミング信号を出力するタイミングのずれをより低減することができる。

また、試験装置１００は、複数のテストモジュール１４から、一の電子デバイス２００に試験パターンを供給可能であり、制御部１２は、一の電子デバイス２００に試験パターンを供給する複数のテストモジュール１４にタイミング信号を供給する信号供給部３０における周期を略同一とするように、それぞれの基準クロック用可変遅延回路３６の遅延量を制御してもよい。

図６は、図３から図５において説明した、複数の信号供給部３０がタイミング信号を出力するタイミングの調整方法の一例を示すフローチャートである。まず、Ｓ１０００で、ループ回路１１０が、複数の信号供給部３０が出力する複数の基準クロックのいずれかを選択する。次に、Ｓ１００２で、ループ回路１１０が選択した基準クロックをループさせ、当該基準クロックを出力した信号供給部３０に入力する。

そして、Ｓ１００４で、カウンタ部３２が、所定時間経過したかを判定し、所定時間が経過していない場合、基準クロックのループを継続する。所定時間が経過した場合、Ｓ１００６で、基準クロックのループ回数に基づいて、当該信号供給部３０における周期を算出する。次に、Ｓ１００８で、複数の信号供給部３０が出力する全ての基準クロックを選択したか否かを判定し、全ての基準クロックを選択していない場合、次の基準クロックを選択し（Ｓ１０００）、Ｓ１００２〜Ｓ１００６の処理を繰り返す。

全ての基準クロックを選択し、全ての信号供給部３０における周期を算出した場合、Ｓ１０１０で、それぞれの信号供給部３０の基準クロック用可変遅延回路３６の遅延量を調整し、それぞれの信号供給部３０がタイミング信号を出力するタイミングを略同一とし、調整を終了する。

次に、テストモジュール１４の特性に応じた、タイミング信号の位相の調整について、図３及び図７を用いて説明する。上述したように、信号供給部３０の複数のタイミング供給部６０は、複数のテストモジュール１４に対応して設けられる。しかし、それぞれのテストモジュール１４において、タイミング信号を受け取ってから、試験パターンを出力するまでの時間は必ずしも同一とはならない。例えば、それぞれのテストモジュール１４の特性によって、当該時間にはバラツキが生じる。このため、複数のテストモジュール１４に同時にタイミング信号を入力しても、電子デバイス２００には同時に試験パターン等が入力されない場合がある。本例における試験装置１００は、当該バラツキを補償するために、それぞれの信号供給部３０が出力するタイミング信号の位相を調整する。

図３に示すように、それぞれのタイミング供給部６０は、縦続接続された複数のフリップフロップ６２、タイミング信号選択部６４、及び同期回路６６を有する。また、それぞれのタイミング供給部６０は、複数のテストモジュール１４に対応して設けられ、タイミング信号分配回路５６からタイミング信号を受け取り、対応するテストモジュール１４にタイミング信号を供給する。

ジェネレート回路４８は、所定時間において立ち下がり又は立ち上がりのエッジを一つのみ有するタイミング信号を生成し、タイミング信号分配回路５６に供給する。当該所定時間は、基準クロックの周期より十分大きいことが好ましい。複数のフリップフロップ６２は、タイミング信号分配回路５６からタイミング信号を受け取り、基準クロック通過経路２３４から分配される基準クロックに応じて、タイミング信号を次段のフリップフロップに順次受け渡す。つまり、複数のフリップフロップ６２のそれぞれのフリップフロップは、基準クロックに応じてタイミング信号の値を次段のフリップフロップに順次受け渡す。

タイミング信号選択部６４は、複数のフリップフロップ６２の、それぞれのフリップフロップが出力するタイミング信号を受け取り、受け取った複数のタイミング信号のうち、いずれかを選択してテストモジュールに供給することにより、テストモジュールに供給するタイミング信号の位相を調整する。

制御部１２は、複数のタイミング供給部６０がそれぞれのテストモジュール１４に供給するタイミング信号の位相を制御する。本例においては、制御部１２は、それぞれのテストモジュール１４がタイミング信号に応じて試験パターンを出力するタイミングが略同一となるように、タイミング信号選択部６４が複数のタイミング信号のうちいずれを選択するかを制御する。試験装置１００は、テストモジュール１４が試験パターンを出力するタイミングを検出する手段を備えることが好ましい。

本例においては、複数の戻り系回路４０によって、テストモジュール１４が試験パターンを出力したタイミングを検出する。複数の戻り系回路４０は、複数のタイミング供給部６０と同様に、複数のテストモジュール１４と対応して設けられ、テストモジュール１４は、試験パターンを出力したタイミングで値の変化する信号を、対応する戻り系回路４０に入力する。戻り系回路４０は、縦続接続された複数のフリップフロップ４２を有する。複数のフリップフロップ４２のそれぞれのフリップフロップは、テストモジュール１４から入力された信号を、基準クロックに応じて次段のフリップフロップに順次受け渡す。

制御部１２は、複数のフリップフロップ４２が格納した値を読み出し、いずれの段のフリップフロップで値が変化するかに基づいて、テストモジュール１４が試験パターンを出力するタイミングを検出する。また、制御部１２には、それぞれのテストモジュール１４の仕様に基づいて、それぞれのテストモジュール１４に供給するべきタイミング信号の位相が予め与えられていてもよい。

また、制御部１２は、基準クロック用可変遅延回路３６の遅延量を順次変化させ、タイミング信号の値が変化するタイミングが、複数のフリップフロップ６２のいずれかのフリップフロップがタイミング信号の値を取り込むタイミングと略同一となる遅延量を検出し、検出した遅延量から基準クロックの半周期ずれた遅延量に、基準クロック用可変遅延回路３６の遅延量を設定してもよい。この場合、制御部１２は、複数のフリップフロップ６２のそれぞれのフリップフリップが格納するタイミング信号の値を検出する手段を有することが好ましい。

まず制御部１２は、基準クロック用可変遅延回路３６の遅延量を所定の値に設定する。そして、ジェネレート回路４８に、基準クロック分配回路８０から受け取った基準クロックに基づいてタイミング信号を生成させ、複数のフリップフロップ６２が格納したそれぞれの値を検出し、値の変化するフリップフロップの段数を検出する。次に、制御部１２は、基準クロック用可変遅延回路３６の遅延量を所定量だけ変化させてから、同様にタイミング信号を生成させ、複数のフリップフロップ６２が格納したそれぞれの値を検出し、値の変化するフリップフロップの段数を検出する。このように、基準クロック用可変遅延回路３６の遅延量を順次変化させる毎に、複数のフリップフロップ６２が格納したそれぞれの値を検出し、値の変化するフリップフロップの段数を検出する。そして、検出したフリップフロップの段数が変化する遅延量を検出することにより、タイミング信号の値が変化するタイミングが、複数のフリップフロップ６２のいずれかのフリップフロップがタイミング信号の値を取り込むタイミングと略同一となる遅延量を検出する。そして、検出した遅延量から基準クロックの半周期ずれた遅延量に、基準クロック用可変遅延回路３６の遅延量を設定する。このような制御により、それぞれのフリップフロップにおいて、安定してタイミング信号の値を検出することができる。

図７は、タイミング信号と基準クロックとの関係を示す図である。図７（ａ）は、基準クロック用可変遅延回路３６の遅延量を調整しない場合の一例を示し、図７（ｂ）は、基準クロック用可変遅延回路３６の遅延量を調整した場合の一例を示す。

基準クロック用可変遅延回路３６の遅延量を調整しない場合、複数のフリップフロップ６２のいずれかのフリップフロップが、基準クロックに応じてタイミング信号の値を取り込んだ場合に、図７（ａ）に示すように、タイミング信号の値が変化するタイミングでタイミング信号の値を取り込んでしまう場合がある。このような場合、当該フリップフロップは、タイミング信号の値を安定して取り込むことができない。

このため、本例における制御部１２は、上述したように基準クロック用可変遅延回路３６の遅延量を調整し、図７（ｂ）に示すように、フリップフロップがタイミング信号の値を取り込むタイミングと、タイミング信号の値が変化するタイミングをずらしている。

また、それぞれの戻り系回路４０は、対応する複数のテストモジュール１４から、電子デバイス２００が出力する出力パターンにフェイルが生じたタイミングを示すフェイルタイミング信号等のような、テストモジュール１４からの信号を受け取り、フェイルタイミング信号を、集約回路４６及びタイミング信号分配回路５６を介してタイミング供給部６０に供給する。このとき、それぞれのテストモジュール１４の特性により、それぞれの戻り系回路４０におけるフェイルタイミング信号の位相にずれが生じる場合がある。つまり、それぞれのテストモジュール１４が、フェイルタイミング信号を生成してから、それぞれの戻り系回路４０に供給するまでの時間が、テストモジュール１４によって異なる場合がある。

試験装置１００は、例えばいずれかのテストモジュール１４でフェイルを検出した場合に、複数のテストモジュール１４における試験パターンの印加を停止するというように、テストモジュール１４から信号供給部３０に供給される信号に基づいて、複数のテストモジュール１４の動作を制御する場合がある。このような動作を行う場合に、それぞれのテストモジュール１４が、例えばフェイルタイミング信号を生成してから、それぞれの戻り系回路４０に供給するまでの時間が、テストモジュール１４によって異なると、複数のテストモジュール１４を同期して制御できない。制御部１２は、それぞれの戻り系回路４０がフェイルタイミング信号を出力するタイミングが略同一となるように複数の戻り系回路４０を制御し、前述したずれを補償する。

本例においては、それぞれの戻り系回路４０は、縦続接続された複数のフリップフロップ４２、戻り系用可変遅延回路３４、及び戻り信号選択部４４を有する。複数のフリップフロップ４２のそれぞれのフリップフロップは、フェイルタイミング信号を受け取り、基準クロック通過経路２３４から分配される基準クロックに応じて、フェイルタイミング信号を次段のフリップフロップに順次受け渡す。

戻り信号選択部４４は、複数のフリップフロップ４２のそれぞれのフリップフロップが出力するフェイルタイミング信号を受け取り、受け取った複数のフェイルタイミング信号のうち、いずれかを選択する。そして、選択したフェイルタイミング信号を、集約回路４６及びタイミング信号分配回路５６を介してタイミング供給部６０に供給することにより、タイミング供給部６０にフェイルタイミング信号を供給するタイミングを調整する。

制御部１２は、複数の戻り系回路４０がそれぞれのタイミング供給部６０に供給するフェイルタイミング信号の位相を制御する。本例においては、制御部１２は、戻り信号選択部４４が複数のフェイルタイミング信号のうちいずれを選択するかを制御する。本例において、制御部１２は、複数のフリップフロップ４２が格納した値を読み出し、いずれの段のフリップフロップで値が変化するかを検出する。そして、検出したフリップフロップの段数の、それぞれの戻り系回路４０における差異に応じて、戻り信号選択部４４にいずれのフェイルタイミング信号を選択させるかを制御する。

また、戻り系用可変遅延回路３４は、テストモジュール１４と、複数のフリップフロップ４２との間に設けられ、フェイルタイミング信号を遅延させて複数のフリップフロップ４２に供給する。制御部１２は、戻り系用可変遅延回路３４の遅延量を順次変化させ、フェイルタイミング信号の値が変化するタイミングが、複数のフリップフロップ４２のいずれかのフリップフロップがフェイルタイミング信号の値を取り込むタイミングと略同一となる戻り系用可変遅延回路３４の遅延量を検出し、検出した遅延量から基準クロックの半周期ずれた遅延量に、戻り系用可変遅延回路３４の遅延量を設定する。

また、複数のフリップフロップ（４２、５２、６２）のそれぞれのフリップフロップが格納した値を検出する場合、基準クロック分配回路８０から供給される基準クロックを停止し、複数のフリップフロップ（４２、５２、６２）の動作を停止することが好ましい。本例においては、クロック制御回路７０が、基準クロック分配回路８０に、基準クロックを停止するための信号を供給する。

クロック制御回路７０は、フリップフロップ７２、選択部７４、カウンタ７６、及び論理回路７８を有する。フリップフロップ７２は、複数の信号供給部３０が出力するタイミング信号を受け取り、選択部７４に供給する。選択部７４は、フリップフロップ７２から受け取った複数のタイミング信号のうち、タイミング又は位相の調整を行う信号供給部３０が出力したタイミング信号を選択し、カウンタ７６に供給する。カウンタ７６は、受け取ったタイミング信号の値が変化した場合に基準クロックの計数を開始し、所定の数となった場合に、論理回路７８に基準クロックを停止する旨の信号を出力する。論理回路７８は、カウンタ７６から受け取った信号を基準クロック分配回路８０の論理積回路８４に供給し、信号供給部３０に供給される基準クロックを停止する。

制御部１２は、カウンタ７６に所定の数を設定し、基準クロックを停止するタイミングを制御する。例えば、制御部１２は、複数のフリップフロップ４２のうち、略中央に設けられたフリップフロップが、フェイルタイミング信号の値の変化を検出するように、カウンタ７６を制御する。

また、複数の戻り系回路４０は、集約回路４６、タイミング信号分配回路５６、及びタイミング供給部６０を介してフェイルタイミング信号をそれぞれのテストモジュール１４に供給する。集約回路４６は、複数の戻り系回路４０が出力するフェイルタイミング信号を受け取り、複数のフェイルタイミング信号に基づいて複数種類の論理演算を行い、それぞれの演算結果をタイミング信号分配回路５６に供給する。タイミング信号分配回路５６は、受け取った演算結果のそれぞれを任意の１又は複数のタイミング供給部６０に供給する。集約回路４６及びタイミング信号分配回路５６の構成については、図８及び図９において後述する。

次に、複数の信号供給部３０を組み合わせた場合における、それぞれの信号供給部３０に与えられる基準クロックの位相の調整について、図３及び図８を用いて説明する。複数の信号供給部３０を組み合わせた場合、組み合わされた信号供給部３０のいずれかが、テストモジュール１４が試験パターンを電子デバイス２００に供給するタイミングを制御するための第１タイミング信号を、基準クロックの位相に応じて生成し、テストモジュール１４の予め定められた１又は複数のピンに供給する、主信号供給部として機能する。また、他の信号供給部３０は、主信号供給部から基準クロックを受け取り、テストモジュール１４が試験パターンを電子デバイス２００に供給するタイミングを制御するための第２タイミング信号を、受け取った基準クロックの位相に応じて生成し、テストモジュール１４のピンのうち、主信号供給部とは異なる１又は複数のピンに供給する、従信号供給部として機能する。本例においては、信号供給部３０−１が主信号供給部として機能し、信号供給部３０−２が従信号供給部として機能する場合について説明する。

それぞれの信号供給部３０には、当該信号供給部３０が従信号供給部３０として機能する場合に、主信号供給部３０から受け取った基準クロックを遅延させる位相調整回路５０を有する。位相調整回路５０は、基準クロック通過経路２３４の第１分配点２３０から基準クロックが分配される。このとき、第１分配点２３０と位相調整回路５０との間には、基準クロックを、基準クロックより十分周期の大きいクロックに乗せ換えるクロック乗せ換え回路が設けられていることが好ましい。

また、それぞれの信号供給部３０は、主信号供給部として機能する場合に、従信号供給部に基準クロックを供給するためのフリップフロップ３８を有する。フリップフロップ３８は、前述したクロック乗せ換え回路が乗せ換えた基準クロックを受け取り、従信号供給部に供給する。

また、信号供給部３０が従信号供給部として機能する場合、位相調整回路５０は、主信号供給部のフリップフロップ３８から、基準クロックを受け取る。位相調整回路５０は、受け取った基準クロックの位相を調整して、ジェネレート回路４８に供給する。ジェネレート回路４８、タイミング信号分配回路５６、及びタイミング供給部６０は、受け取った基準クロックの位相に基づいてタイミング生成信号を生成し、テストモジュール１４に供給する。ここで、従信号供給部の位相調整回路５０は、主信号供給部から受け取った基準クロックを遅延させることにより、主信号供給部が第１タイミング信号を出力するタイミングと、従信号供給部が第２タイミング信号を出力するタイミングとを略同一とする。

図８は、位相調整回路５０の構成の一例を示す図である。位相調整回路５０は、位相調整用可変遅延回路２３６、縦続接続された複数のフリップフロップ５２、主従選択部２５８、及びクロック選択部５４を有する。主従選択部２５８は、位相調整用可変遅延回路２３６が遅延させた基準クロック、又は基準クロック生成部１０が生成し、基準クロック用可変遅延回路３６が遅延させた基準クロックのいずれを複数のフリップフロップ５２に供給するかを選択する。

制御部１２は、信号供給部３０が、主信号供給部又は従信号供給部のいずれとして機能するかに基づいて、主従選択部２５８にいずれの基準クロックを選択させるかを制御する。つまり、信号供給部３０が主信号供給部として機能する場合、主従選択部２５８は、基準クロック用可変遅延回路３６が遅延させた基準クロックを選択し、従信号供給部として機能する場合、主従選択部２５８は、位相調整用可変遅延回路２３６が遅延させた基準クロックを選択する。

複数のフリップフロップ５２は、主従選択部２５８が選択した基準クロックを受け取り、基準クロック生成部１０が生成し、基準クロック通過経路２３４から分配される基準クロックに応じて、受け取った基準クロックを順次受け渡す。クロック選択部５４は、複数のフリップフロップ５２のそれぞれのフリップフロップが出力する基準クロックを受け取り、受け取った複数の前記基準クロックのうち、いずれかを選択して、ジェネレート回路４８、タイミング信号分配回路５６、及びタイミング供給部６０を介して第２タイミング信号として出力する。

制御部１２は、クロック選択部５４がいずれの基準クロックを選択するかを制御して、主信号供給部が第１タイミング信号を出力するタイミングと、従信号供給部が第２タイミング信号を出力するタイミングとを略同一とする。例えば、制御部１２は、主信号供給部のクロック選択部５４に、予め定められたフリップフロップが出力する基準クロックを選択させ、従信号供給部のクロック選択部５４がいずれの基準クロックを選択するかを制御して、主信号供給部が第１タイミング信号を出力するタイミングと、従信号供給部が第２タイミング信号を出力するタイミングとを略同一とする。この場合、制御部１２は、主信号供給部のクロック選択部５４に、縦続接続された複数のフリップフロップ５２のうち、略中央に設けられたフリップフロップが出力する基準クロックを選択させることが好ましい。

このような制御により、複数の信号供給部３０を組み合わせた場合における、それぞれの信号供給部３０に与えられる基準クロックの位相のバラツキによる、第１タイミング信号が出力されるタイミングと、第２タイミング信号が出力されるタイミングとの誤差を調整することができる。

また、位相調整用可変遅延回路２３６は、主信号供給部から受け取った基準クロックを遅延させて、主従選択部２５８に供給する。制御部１２は、位相調整用可変遅延回路２３６の遅延量を順次変化させ、当該基準クロックの値が変化するタイミングが、複数のフリップフロップ５２のいずれかのフリップフロップが基準クロックの値を取り込むタイミングと略同一となる位相調整用可変遅延回路２３６の遅延量を検出し、検出した遅延量から基準クロックの半周期ずれた遅延量に、位相調整用可変遅延回路２３６の遅延量を設定する。位相調整用可変遅延回路２３６の設定は、クロック選択部５４が選択するフリップフロップの段数の調整より前に行うことが好ましい。

以上、図３〜図８において説明したように、本例における試験装置１００によれば、複数の信号供給部３０がタイミング信号を出力するタイミングの調整、テストモジュール１４の特性に応じたタイミング信号の位相の調整、複数の信号供給部３０を組み合わせた場合におけるそれぞれの信号供給部３０に与えられる基準クロックの位相の調整を行うことができ、複数のテストモジュール１４を同期して動作させ、電子デバイス２００の試験を精度よく行うことができる。

図９は、ジェネレート回路４８及びタイミング信号分配回路５６の構成の一例を示す図である。ジェネレート回路４８は、複数のバス（１２０−１〜１２０−８、以下１２０と総称する）、及び演算回路１３０を有する。

複数のバス１２０は、制御部１２の複数のホストコンピュータと対応して設けられており、それぞれ対応するホストコンピュータによって制御される。バス１２０は、フリップフロップ１２２、分配回路１２４、及び複数のフリップフロップ（１２６−１〜１２６−６４、以下１２６と総称する）を有する。

分配回路１２４は、６４個の出力ポートを有しており、フリップフロップ１２２を介して制御部１２から与えられるレート信号を、位相調整回路５０から与えられる基準クロックに応じて、６４個の出力ポートのうち１又は複数の出力ポートから出力する。また、分配回路１２４には、フリップフロップ１２２を介して制御部１２から、いずれの出力ポートからレート信号を出力するかを制御する制御信号が与えられる。レート信号は、例えばＨ論理を示す信号であって、分配回路１２４がレート信号を出力する出力ポートを、基準クロックに応じて順次変化させることにより、位相の異なる複数のタイミング信号を生成して出力することができる。例えば、基準クロックに応じて、分配回路１２４がレート信号を出力する出力ポートを、１から６４まで順次切り替えることにより、位相分解能が基準クロックの周期と等しい、位相の異なる６４種類のタイミング信号を生成することができる。また、それぞれの出力ポートを所望の周期で選択することにより、任意の周期のタイミング信号を生成することができる。例えば、複数のバス１２０毎に、出力ポートを選択する周期を変化させることにより、複数のバス１２０毎に、周期の異なる複数のタイミング信号を生成することができる。出力ポートを選択する周期は、制御部１２から与えられる制御信号の周期を変更することによって容易に変更することができる。

演算回路１３０は、複数のフリップフロップ（１３２−１〜１３２−６４、以下１３２と総称する）、複数の論理和回路（１３４−１〜１３４−６４、以下１３４と総称する）、及び複数のフリップフロップ（１３６−１〜１３６−６４、以下１３６と総称する）を有する。

複数のフリップフロップ１３２、複数の論理和回路１３４、及び複数のフリップフロップ１３６は、分配回路１２４の出力ポートと対応して設けられ、対応する出力ポートが出力するタイミング信号を受け取る。論理和回路１３４は、複数のバス１２０のそれぞれの分配回路１２４の対応する出力ポートが出力するタイミング信号を受け取り、受け取ったそれぞれのタイミング信号の論理和を出力する。制御部１２は、複数の分配回路１２４が、同時に同一の出力ポートからタイミング信号を出力しないように、それぞれの分配回路１２４を排他的に制御する。例えば、複数のホストコンピュータは、分配回路１２４の１〜６４の出力ポートのうち、いずれの出力ポートの制御を行うかが予め割り当てられる。そして、それぞれのホストコンピュータは、対応するバス１２０の分配回路１２４において、割り当てられた出力ポートから、タイミング信号を出力する出力ポートを順次選択する。また、複数のフリップフロップ１３６は、それぞれのタイミング信号を同期して、タイミング信号分配回路５６に供給する。

タイミング信号分配回路５６は、複数の分配部（１４０−１〜１４０−６４、以下１４０と総称する）、複数の論理和回路（１５０−１〜１５０−９６、以下１５０と総称する）、及び複数のフリップフロップ（１５２−１〜１５２−９６、以下１５２と総称する）を有する。

複数の分配部１４０は、分配回路１２４の複数の出力ポートに対応して設けられ、対応する出力ポートが出力するタイミング信号を受け取る。それぞれの分配部１４０は、フリップフロップ１４２、分配器１４４、レジスタ部１４６、及び複数の論理積回路（１４８−１〜１４８−９６、以下１４８と総称する）を有する。

分配器１４４は、フリップフロップ１４２を介してタイミング信号を受け取り、複数の論理積回路１４８のそれぞれにタイミング信号を分配する。複数の論理積回路１４８は、複数のタイミング供給部６０と対応して設けられ、受け取ったタイミング信号と、レジスタ部１４６から与えられる信号との論理積を出力する。

レジスタ部１４６には、当該タイミング信号を、いずれのタイミング供給部６０に供給するかを示すコマンドデータを格納する。本例において、レジスタ部１４６は、それぞれのビットが、複数のタイミング供給部６０のいずれかと対応する、複数ビットのコマンドデータを格納する。レジスタ部１４６には、制御部１２から当該コマンドデータが与えられる。制御部１２は、当該タイミング信号を供給するべきタイミング供給部６０に対応するビットをＨ論理としたコマンドデータをレジスタ部１４６に格納する。

また、複数の論理和回路１５０は、複数の論理積回路１４８と対応して設けられ、複数の分配部１４０において、それぞれ対応する論理積回路１４８が出力するタイミング信号の論理和を出力する。制御部１２は、それぞれの分配部１４０において、同一のタイミング供給部６０に対応する論理積回路１４８が同時にタイミング信号を出力しないように、それぞれのレジスタ部１４６にコマンドデータを格納する。つまり、それぞれのレジスタ部１４６が格納するコマンドデータにおいて、同一のビットが同時にＨ論理を示さないように、それぞれのレジスタ部１４６にコマンドデータを供給する。

複数のフリップフロップ１５２は、複数の論理和回路１５０と対応して設けられ、複数の論理和回路１５０が出力するタイミング信号を同期させ、対応するタイミング供給部６０に供給する。

上述したように本例におけるジェネレート回路４８によれば、基準クロックの周期と等しい分解能で、位相及び周波数が任意に設定可能な複数のタイミング信号を生成することができる。また、タイミング信号分配回路５６によれば、それぞれのタイミング供給部６０に、ジェネレート回路４８が生成した複数のタイミング信号のうちのいずれかを任意に選択して供給することができる。

図１０は、集約回路４６及びタイミング信号分配回路５６の構成の一例を示す図である。本例において、タイミング信号分配回路５６は、図９において説明したタイミング信号分配回路５６と同一の構成を有する。

集約回路４６は、複数の集約部（１６０−１〜１６０−６４、以下１６０と総称する）を有する。複数の集約部１６０は、複数の分配部１４０と対応して設けられる。それぞれの集約部１６０は、レジスタ部１６２、複数の論理積回路（１６４−１〜１６４−９６、以下１６４と総称する）、論理和回路１６６、及びシフトレジスタ部１６８を有し、複数の戻り系回路４０が出力するフェイルタイミング信号を受け取り、複数のフェイルタイミング信号のうちの２以上のフェイルタイミング信号の論理和を出力する。また、複数の分配部１４０は、複数の集約部１６０に対応して設けられ、対応する集約部１６０の演算結果を複数のテストモジュール１４に分配する。

複数の論理積回路１６４は、複数の戻り系回路４０と対応して設けられ、対応する戻り系回路４０が出力するフェイルタイミング信号等を受け取る。そして、受け取ったフェイルタイミング信号と、レジスタ部１６２から与えられる信号との論理積を出力する。そして、論理和回路１６６は、複数の論理積回路１６４が出力するフェイルタイミング信号の論理和を出力する。

レジスタ部１６２には、複数のフェイルタイミング信号のうち、いずれのフェイルタイミング信号の論理和を論理和回路１６６に出力させるかを示すコマンドデータを格納する。本例において、レジスタ部１６２は、それぞれのビットが、複数の戻り系回路４０のいずれかと対応する、複数ビットのコマンドデータを格納する。レジスタ部１６２には、制御部１２から当該コマンドデータが与えられる。制御部１２は、論理和回路１６６に供給するべきフェイルタイミング信号に対応するビットをＨ論理としたコマンドデータをレジスタ部１６２に格納する。

本例においては、制御部１２は、それぞれの分配部１４０のレジスタ部１４６に格納したコマンドデータと同一のコマンドデータを、それぞれの分配部１４０に対応する集約部１６０のレジスタ部１６２に格納する。つまり、制御部１２は、レジスタ部１４６が格納したコマンドデータによってグループ化される複数のテストモジュール１４のいずれかがフェイルタイミング信号を生成した場合に、当該フェイルタイミング信号に基づくタイミング信号を当該複数のテストモジュール１４の全てに供給させる。

また、対応する分配部１４０と集約部１６０とは、共通のレジスタ部を有していてもよい。例えば、集約部１６０は、対応する分配部１４０のレジスタ部１４６からコマンドデータを受け取ってもよい。これにより、試験装置１００のレジスタ素子の数を低減することができる。

図１１は、複数の集約部１６０及び複数の分配部１４０の、半導体基板（図示しない）上における配置例を示す図である。図１１（ａ）〜図１１（ｃ）は、それぞれ、複数の集約部１６０及び複数の分配部１４０の、半導体基板上における配置の一例を示す図である。

図１１（ａ）に示すように、集約部１６０及び対応する分配部１４０の複数の組み合わせは、半導体基板上において並列に設けられる。また、集約回路４６は、複数の集約部１６０に対応して設けられた複数のフリップフロップ（１７２−１〜１７２−６４、以下１７２と総称する）を更に有する。複数のフリップフロップ１７２は、戻り系回路４０から受け取った複数のフェイルタイミング信号を、複数の集約回路４６に同期させて供給する。

また、タイミング信号分配回路５６は、複数の分配部１４０に対応して設けられた複数のフリップフロップ（１７４−１〜１７４−６４、以下１７４と総称する）を更に有する。複数のフリップフロップ１７４は、対応する分配部１４０から受け取った複数のフェイルタイミング信号を、論理和回路１５０に同期させて供給する。このような構成により、それぞれの集約部１６０及び分配部１４０の処理を、同期してパイプライン処理することができる。

また、図１１（ｂ）に示すように、集約回路４６は、複数の集約部１６０に対応して設けられた複数のフリップフロップ（１８０−１〜１８０−６４、以下１８０と総称する）を有していてもよい。複数のフリップフロップ１８０は縦続接続され、それぞれ対応する集約回路４６に順次フェイルタイミング信号を供給する。すなわち、それぞれの集約回路４６に異なるタイミングでフェイルタイミング信号を供給する。

また、図１１（ｂ）に示すように、論理和回路１５０に代えて、複数の論理和回路（２５０−２〜２５０−６４、以下２５０と総称する）を備えてもよい。複数の論理和回路２５０は、複数の分配部（１４０−２〜１４０−６４）に対応して設けられる。それぞれの論理和回路２５０は縦続接続され、論理和回路２５０−２は、分配部１４０−１及び分配部１４０−２が出力するフェイルタイミング信号の論理和を出力する。また、他の論理和回路２５０は、前段の論理和回路２５０が出力した論理和と、対応する分配部１４０が出力するフェイルタイミング信号との論理和を出力する。このような構成により、複数の集約回路４６及び複数のタイミング信号分配回路５６の動作の遅延を低減することができる。

また、集約部１６０及び対応する分配部１４０は、半導体基板上における第１の方向で直列に接続される。また、図１０においては、レジスタ部１６２及びレジスタ部１４６はそれぞれ集約部１６０及び分配部１４０に設けられているが、本例においては、共通のレジスタ部１４６が外部に設けられる。

複数のレジスタ部１４６は、複数の集約部１６０及び複数の分配部１４０に対応して設けられ、集約部１６０において複数のフェイルタイミング信号のうちいずれのフェイルタイミング信号を用いて論理演算を行うか、及び分配部１４０において複数のテストモジュール１４のうちいずれのテストモジュール１４に論理演算結果を分配するかを制御する複数ビットの制御信号を、対応する集約部１６０及び分配部１４０に供給する。図１１（ｂ）に示すように、それぞれのレジスタ部１４６と、対応する集約部１６０及び分配部１４０とは、第１の方向で接続されることが好ましい。

また、図１１（ｃ）に示すように、半導体基板上において、集約部１６０とテストモジュール１４とを接続する配線、即ち集約部１６０と戻り系回路４０とを接続する配線のうちの少なくとも一部は、第１の方向と垂直な第２の方向に沿って設けられることが好ましい。また、半導体基板上において、分配部１４０と、テストモジュール１４とを接続する配線、即ち分配部１４０とタイミング供給部６０とを接続する配線のうちの少なくとも一部は、第１の方向と垂直な第２の方向に沿って設けられることが好ましい。

このような構成により、信号線が多数必要な配線が、半導体基板上における横方向又は縦方向に偏ることを防ぐことができる。半導体基板上において、同一方向の信号線数は一定数以上作成することができないが、本例における構成によれば、横方向及び縦方向に効率よく信号線を配分することができる。

図１２は、複数のフリップフロップ部（１８６−１〜１８６−７、以下１８６と総称する）及び複数の選択部（１８８−１〜１８８−７、以下１８８と総称する）の構成の一例を示す。図３に関連して説明した複数のフリップフロップ（４２、５２、６２）のそれぞれは、図１２において説明する複数のフリップフロップ部１８６と同一の構成を有してよく、図３に関連して説明したクロック選択部５４、戻り信号選択部４４、及びタイミング信号選択部６４のそれぞれは、図１２において説明する複数の選択部１８８と同一の構成を有してよい。

複数のフリップフロップ部１８６は縦続接続されており、それぞれのフリップフロップ部１８６は、縦続接続されたフリップフロップを有する。フリップフロップ部１８６は、入力される基準クロック、タイミング信号、フェイルタイミング信号等を受け取り、縦続接続されたフリップフロップは、基準クロックに応じて、受け取った信号を順次次段のフリップフロップに受け渡す。

また、それぞれのフリップフロップ部１８６におけるフリップフロップの縦続数は異なることが好ましい。例えば、それぞれのフリップフロップ部１８６−ｍは、２ｍ−１段縦続接続されたフリップフロップを有する。そして、複数の選択部１８８は、複数のフリップフロップ部１８６と対応して設けられ、対応するフリップフロップ部１８６に入力される信号、又は対応するフリップフロップ部１８６が出力する信号のいずれかを選択して、次段のフリップフロップ部１８６に供給する。それぞれの選択部１８８がいずれの信号を選択するかは、制御部１２により制御される。このような構成により、基準クロック、タイミング信号、フェイルタイミング信号等が、所望の数のフリップフロップを通過するように、容易に制御することができる。

また、戻り系回路４０、位相調整回路５０、及びタイミング供給部６０は、複数のフリップフロップ（４２、５２、６２）のそれぞれのフリップフロップが格納した値を読み出す手段を更に有することが好ましい。例えば、図１２に示すように、複数の論理積回路１９０を更に有してよい。複数の論理積回路１９０は、それぞれのフリップフロップが格納した値を受け取り、制御部１２から与えられる制御信号に応じて、それぞれのフリップフロップが格納した値を制御部１２に供給する。

図１３は、制御部１２に設けられる、複数のレジスタ部１４６を制御する書込制御回路の構成の一例を示す。書込制御回路は、複数の要求信号格納部（２１２−１〜２１２−８、以下２１２と総称する）、セレクタ２０２、フリップフロップ２０６、複数のフリップフロップ（２０８−１〜２０８−４、以下２０８と総称する）、複数の論理積回路２１０、カウンタ２２２、リセット部２２８、論理積回路２１６、及び書込部２０４を備える。

セレクタ２０２は、制御部１２に設けられた複数のホストコンピュータの内部クロック（ＣＬＫＡ〜ＣＬＫＨ）を受け取り可能に設けられ、いずれかの内部クロックを選択して出力する。セレクタ２０２には、フリップフロップ２０６から選択制御信号が与えられ、選択制御信号に応じていずれかのクロックを選択する。

フリップフロップ２０６は、選択制御信号が与えられ、入力されるクロックに応じて選択制御信号をセレクタ２０２に供給する。選択制御信号は、ホストコンピュータからセレクタ２０２に与えられる内部クロックのうちから、いずれかを選択させる信号である。

複数の要求信号格納部２１２は、複数のホストコンピュータに対応して設けられ、対応するホストコンピュータからの書込要求信号を格納する。本例において、書込要求信号とは、いずれかのレジスタ部１４６のコマンドデータを書き換える旨を示すＨ論理の信号である。それぞれの要求信号格納部２１２は、複数のフリップフロップ２０８及び論理積回路２１０を介して書込要求信号を受け取る。複数のフリップフロップ（２０８−１〜２０８−３）は、書込要求信号のいわゆるメタステーブルを除去する。

また、フリップフロップ２０８−４及び論理積回路２１０は、与えられる書込制御信号の立ち上がりエッジから微小時間の間だけ、書込制御信号を対応する要求信号格納部２１２に供給するために設けられる。

ホスト選択部２１４は、複数の要求信号格納部２１２を順次選択し、選択した要求信号格納部２１２が格納している格納データを受け取り、出力する。カウンタ２２２は、複数の要求信号格納部２１２を示す複数のホスト特定信号を順次生成し、ホスト選択部２１４に供給し、ホスト選択部２１４は、順次受け取るホスト特定信号で特定される要求信号格納部２１２を順次選択する。カウンタ２２２は、例えば零から、複数の要求信号格納部２１２の数の２倍の数までの２進数を順次生成し、生成した２進数から最下位ビットを除去したデータを、ホスト特定信号として出力する。本例においては、書込制御回路は８個の要求信号格納部２１２を備えており、カウンタ２２２は、００００〜１１１１までの２進数を昇順に順次生成する。

また、ホスト選択部２１４は、それぞれのホストコンピュータから、書込要求信号に対応して書き込むべきコマンドデータ（ＣＳ＿ＳＴ１〜ＣＳ＿ＳＴ８）、及びコマンドデータを書き込むべきレジスタ部１４６を特定するレジスタ部特定データ（ＷＤＴ＿ＳＴ１〜ＷＤＴ＿ＳＴ８）を受け取り、選択した要求信号格納部２１２に対応するホストコンピュータから受け取ったコマンドデータ及びレジスタ部特定データを、書込部２０４に供給する。

書込部２０４は、ホスト選択部２１４が出力した格納データ、レジスタ部１４６に書き込むべきコマンドデータ、及びコマンドデータを書き込むべきレジスタ部１４６を特定するレジスタ部特定データを受け取り、受け取った格納データが書込要求信号である場合に、レジスタ部特定データで特定されるレジスタ部１４６に、コマンドデータを書き込む。書込部２０４は、フリップフロップ２１８及びフリップフロップ２２０を有する。フリップフロップ２１８は、レジスタ部特定データで特定されるレジスタ部１４６にコマンドデータを供給し、フリップフロップ２２０は、レジスタ部１４６への書込を許可するライトイネーブル信号を出力する。

リセット部２２８は、ホスト選択部２１４が受け取った格納データが、書込要求信号である場合に、ホスト選択部２１４が選択した要求信号格納部２１２が格納している書込要求信号をリセットする。例えば、リセット部２２８は、複数の要求信号格納部２１２が格納している複数の格納データ、及びカウンタ部が生成するホスト特定信号を受け取り、ホスト特定信号に応じた要求信号格納部２１２が格納している格納データが、書込要求信号である場合に、ホスト特定信号で特定される要求信号格納部２１２が格納している書込要求信号をリセットする。

リセット部２２８は、セレクタ２２４及び論理積回路２２６を有する。セレクタ２２４は、複数の要求信号格納部２１２が格納している格納データをそれぞれのビットとした８ビットの信号を受け取り、受け取った信号において、ホスト特定信号で特定されるビットがＨ論理である場合に、当該ビットのみをＨ論理としたリセット信号を論理積回路２２６に供給する。論理積回路２２６は、カウンタ２２２が生成した２進数の最下位ビットを受け取り、カウンタ２２２が生成した２進数の最下位ビットがＨ論理である場合に、リセット信号を要求信号格納部２１２に供給し、Ｈ論理を示すリセット信号のビットの位置に応じた要求信号格納部２１２をリセットする。

また、論理積回路２１６は、カウンタ２２２が生成した２進数の最下位ビットがＨ論理を示す場合に、ホスト選択部２１４が出力した格納データを、書込部２０４のフリップフロップ２２０に供給する。

本例における書込制御回路によれば、それぞれのレジスタ部１４６のコマンドデータを効率よく書き換えることができる。また、複数のホストコンピュータのいずれからもレジスタ部１４６のコマンドデータを書き換えることができるため、複数のホストコンピュータでレジスタ部１４６を共有して使用することができる。例えば、試験毎に、それぞれのレジスタ部１４６をいずれのホストコンピュータが使用するかを割り当てることができ、試験装置１００のレジスタ素子の数を低減することができる。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。

本発明によれば、集約部及び分配部の処理を、同期してパイプライン処理することができる。また、信号線が多数必要な配線が、半導体基板上における横方向又は縦方向に偏ることを防ぐことができる。

Claims (7)

1. 電子デバイスを試験する試験装置であって、
   前記電子デバイスと信号の授受を行う複数のテストモジュールと、
   前記複数のテストモジュールの動作タイミングを制御するタイミング信号を供給する複数の信号供給部と、
   を備え、
   前記複数の信号供給部のそれぞれは、
   前記複数のテストモジュールに対応して設けられ、前記電子デバイスが出力する出力パターンにフェイルが生じたタイミングを示すフェイルタイミング信号を対応する前記テストモジュールから受け取る複数の戻り系回路と、
   前記複数の戻り系回路が出力する前記フェイルタイミング信号をそれぞれ受け取り、複数の前記フェイルタイミング信号のうちの１以上のフェイルタイミング信号の論理和をそれぞれ算出し、１ビットの信号をそれぞれ出力する複数の集約部と、
   前記複数の集約部に対応して設けられ、対応する前記集約部の演算結果に応じたタイミング信号を前記複数のテストモジュールに分配する複数の分配部と
   を備えた試験装置。
2. 前記複数の集約部に対応して設けられた複数のフリップフロップを更に備え、
   前記複数のフリップフロップは縦続接続され、前記戻り系回路が出力する前記フェイルタイミング信号を受け取り、受け取った前記フェイルタイミング信号を順次次段のフリップフロップに供給し、
   それぞれのフリップフロップは、対応する前記集約部に前記フェイルタイミング信号を供給する
   請求項１に記載の試験装置。
3. 前記複数の集約部及び前記複数の分配部に対応して設けられ、前記集約部において前記複数のフェイルタイミング信号のうちいずれの前記フェイルタイミング信号を用いて前記論理和の演算を行うか、及び前記分配部において前記複数のテストモジュールのうちいずれの前記テストモジュールに前記論理和の演算結果を分配するかを制御する複数ビットの制御信号を、対応する前記集約部及び前記分配部に供給する複数のレジスタ部を更に備える
   請求項１または２に記載の試験装置。
4. 前記複数の集約部、及び前記複数の分配部が設けられた半導体基板を更に備え、
   前記集約部及び対応する前記分配部の複数の組み合わせを、前記半導体基板上において並列に設けた
   請求項３に記載の試験装置。
5. 前記複数のレジスタ部は、前記半導体基板に設けられ、
   前記集約部及び対応する前記分配部は、前記半導体基板上における第１の方向で直列に接続され、
   それぞれの前記レジスタ部と、対応する前記集約部及び前記分配部とは、前記第１の方向で接続される
   請求項４に記載の試験装置。
6. 前記半導体基板上において、前記集約部と前記テストモジュールとを接続する配線のうちの少なくとも一部は、前記第１の方向と垂直な第２の方向に沿って設けられる
   請求項５に記載の試験装置。
7. 前記半導体基板上において、前記分配部と、前記テストモジュールとを接続する配線のうちの少なくとも一部は、前記第１の方向と垂直な第２の方向に沿って設けられる
   請求項５に記載の試験装置。

Images