JP3813689B2 - 表示装置及びその駆動方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、表示装置およびその駆動方法に関する。
【０００２】
【従来の技術】
近年、液晶表示装置は、軽量かつ低消費電力を達成するフラットパネルディスプレイとして注目を集めている。中でも、各表示画素毎に薄膜トランジスタ（以下、ＴＦＴと称する）等のスイッチ素子が設けられてなるアクティブマトリクス形の液晶表示装置は、クロストークのない高精細な表示画像が得られることから、ＴＶ用をはじめＯＡ用等の各種ディスプレイとして利用されている。近年では、表示画面の大型化の要求から、このような液晶表示装置を投射型として用いる試みが成されている。
【０００３】
このようなアクティブマトリクス型の表示装置を投射型として用いる場合、小型化、低価格化、低消費電力化を達成する上で、光学系の小型化が必須であり、これにともない液晶表示装置自体を３インチ程度の小型に形成する必要がある。
【０００４】
そこで、このような表示装置においては、各表示画素を駆動するための駆動回路部を表示画素部と同一基板上に一体的に形成することが試みられている。
【０００５】
【発明が解決しようとする課題】
アスペクト比１６：９の画素数の表示装置にアスペクト比４：３のコンピュータの映像信号を表示させるなど、表示装置が複数の映像規格に対応することが重要になってきている。この場合、映像信号の水平帰線期間も含めた水平画素数の設定が、表示パネルの一水平画素ラインを構成する表示画素数よりも少ない場合が考えられる。このようなとき、対応する映像信号が無い表示画素には非表示データを表示させることになる。駆動回路側の対応の方法として、フレームメモリを使って映像信号の駆動周波数を変えて、非表示データをあらかじめ映像信号の水平走査期間に埋め込むことが考えられるが、この方法はコストがかかる。
【０００６】
別の方法として、表示データとは別に非表示データを用意して、映像規格に合わせて表示装置側で画素毎に表示データと非表示データを選択し表示させることが考えられる。表示装置にこのような動作をさせる場合、ＳＩＤ ９３ ＤＩＧＥＳＴ ｐ．３８３−ｐ．３８６“Ａ １．９−ｉｎ，１．５−Ｍｐｉｘｅｌ Ｄｒｉｖｅｒ Ｆｕｌｌｙ−Ｉｎｔｅｇｒａｔｅｄ Ｐｏｌｙ−Ｓｉ ＴＦＴ−ＬＣＤ ｆｏｒ ＨＤＴＶ Ｐｒｏｊｅｃｔｉｏｎ”等に示されるようなシフトレジスタを主体に構成された駆動回路では、シフトレジスタが順次信号を転送する形態であるが故に、映像信号規格に合わせて表示パネルの中で駆動する信号線を切り替えることが難しい。
【０００７】
本発明は上記事情を考慮してなされたものであって、非表示領域の非表示データの表示を容易に行うことのできる表示装置およびその駆動方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明の第１の態様の表示装置は、マトリクス状に配置された複数の画素電極と、各画素電極に対応して設けられたスイッチ素子と、前記画素電極のうち同じ行方向に配置された画素電極に対応するスイッチ素子を共通接続して同時に開閉動作させる制御信号を送るための走査線と、前記画素電極のうち同じ列方向に配置された画素電極に、対応するスイッチ素子を介して映像信号を送るための映像信号線と、前記複数の画素電極に対向配置された対向配置された対向電極と、を有する表示パネル部と、映像データを受信する前に受信したリセット信号に応じた第１のタイミング信号を生成し、この第１のタイミング信号に基づいて、前記リセット信号に同期して送られてくる非表示データを選択し、この選択した非表示データを前記第１のタイミング信号に対応する前記映像信号線に送出し、その後、送られくる前記映像データを、第２のタイミング信号に基づいて選択し、この選択した映像データを前記第２のタイミング信号に対応する前記映像信号線に送出する映像信号線駆動回路と、を備えていることを特徴とする。
【０００９】
また、前記映像信号線駆動回路は、ｎビットのアドレス信号と前記リセット信号とに基づいて前記第１または第２のタイミング信号を出力する論理回路と、この論理回路の出力に基づいて前記映像データ又は非表示データを選択する選択回路と、を備えているように構成しても良い。
【００１０】
また、前記映像信号線駆動回路は、ｎビットのアドレス信号に基づいて前記第１または第２のタイミング信号を出力する論理回路と、前記第１のタイミング信号に基づいて前記非表示データを選択する第１の選択回路と、前記第２のタイミング信号に基づいて前記映像データを選択する第２の選択回路と、を備えているように構成しても良い。
【００１１】
また、前記映像信号線駆動回路は、縦続接続された複数のフリップフロップからなり、スタートパルスを受信し、このスタートパルスをクロック信号に同期して後段のフリップフロップに順次転送するシフトレジスタ回路と、このシフトレジスタ回路の各段のフリップフロップの出力と前記リセット信号とに基づいて前記第１または第２のタイミング信号を出力するリセット回路とを有する論理回路と、前記第１または第２のタイミング信号に基づいて前記映像データまたは前記非表示データを選択する選択回路と、を備えているように構成しても良い。
【００１２】
また、前記シフトレジスタ回路の所定の段のフリップフロップと次段のフリップフロップとの間に設けられ、表示される画面のアスペクト比に応じて、前記所定の段のフリップフロップの出力を選択するか、または初段のフリップフロップに入力されるスタートパルスをバイパスしたパルス信号を選択するように接続を切換え、この選択した信号を前記次段のフリップフロップに送出する切換手段を備えているように構成しても良い。
【００１３】
また、前記切換手段が前記バイパスされたパルス信号を選択するように接続を切換えた場合には、前記初段乃至前記所定の段のフリップフロップを含む複数段のフリップフロップの出力に基づいた前記第２のタイミング信号を出力しないようにする手段を前記論理回路は更に備えていても良い。
【００１４】
また、前記表示パネル部は、前記画素電極、前記スイッチ素子、前記走査線、および前記映像信号線が形成されたアレイ基板と、前記対向電極が形成された対向基板と、前記アレイ基板と前記対向基板との間に挟持された液晶層と、を備えているように構成しても良い。
【００１５】
また、前記映像信号線駆動回路は前記アレイ基板上に形成することが可能である。
【００１６】
また本発明の第２の態様の表示装置は、マトリクス状に配置された複数の画素電極と、各画素電極に対応して設けられたスイッチ素子と、前記画素電極のうち同じ行方向に配置された画素電極に対応するスイッチ素子を共通接続して同時に開閉動作させる制御信号を送るための走査線と、前記画素電極のうち同じ列方向に配置された画素電極に、対応するスイッチ素子を介して映像信号を送るための映像信号線と、前記画素電極に対向配置された対向電極と、を有する表示パネル部と、リセット信号を受信しない場合は第１のタイミングで走査線を選択し、リセット信号を受信した場合は前記第１のタイミングとは異なる第２のタイミングで走査線を選択する論理回路と、前記論理回路の出力に基づいて選択された走査線に走査電位を供給するバッファアンプ部と、を有する走査線駆動回路部と、を備えていることを特徴とする。
【００１７】
また、前記論理回路は、ｍビットのアドレス信号と前記リセット信号に基づいて走査線を選択するように構成しても良い。
【００１８】
また、前記論理回路は、縦続接続された複数のフリップフロップからなり、スタートパルスを受信し、このスタートパルスをクロック信号に同期して後段のフリップフロップに順次転送するシフトレジスタ回路と、このシフトレジスタ回路の各段のフリップフロップの出力と前記リセット信号とに基づいて前記走査線を選択するための信号を出力するリセット回路とを有するように構成しても良い。
【００１９】
また、前記シフトレジスタ回路の所定の段のフリップフロップと次段のフリップフロップとの間に設けられ、表示される画面のアスペクト比に応じて、前記所定の段のフリップフロップの出力を選択するか、または初段のフリップフロップに入力されるスタートパルスをバイパスしたパルス信号を選択するように接続を切換え、この選択した信号を前記次段のフリップフロップに送出する切換手段を備えているように構成しても良い。
【００２０】
また、前記切換手段が前記バイパスされたパルス信号を選択するように接続を切換えた場合には、前記初段乃至前記所定の段のフリップフロップを含む複数段のフリップフロップの出力に基づいた前記走査線を選択するための信号を出力しないようにする手段を前記論理回路は更に備えているように構成することができる。
【００２１】
また、前記表示パネル部は、前記画素電極、前記スイッチ素子、前記走査線、および前記映像信号線か形成されたアレイ基板と、前記対向電極が形成された対向基板と、前記アレイ基板と前記対向基板との間に挟持された液晶層と、を備えているように構成しても良い。
【００２２】
また、前記走査線駆動回路は前記アレイ基板上に形成することが可能である。
【００２３】
また本発明の第３の態様の駆動方法は、非表示データを一水平帰線期間中に書き込み、映像データを一水平走査期間中に書き込むことを特徴とする。
【００２４】
また、前記一水平帰線期間中に書き込まれる前記非表示データの信号の極性が、同一水平画素ライン中の表示領域に前記水平走査期間中に書き込まれる前記映像データの信号の極性と同一であっても良い。
【００２５】
また、前記非表示データの表示には、前記映像データの表示に用いられる画素電極と対向電極との間の電位差の領域外の電位差を用いても良い。
【００２６】
また本発明の第４の態様の駆動方法は、複数の表示画素から成る水平画素ラインが複数本配列されて成る表示パネルに映像データに基づく表示画像を形成する表示装置の駆動方法において、前記映像データの垂直帰線期間を含めた一垂直走査期間の水平画素ライン数の設定が表示パネルの水平画素ライン数よりも少ない場合、前記映像データに対応しない複数の水平画素ラインに同時に非表示データを第１期間で書き込むと共に、前記映像データをそれに対応する少なくとも一本の前記水平画素ラインに、前記第１期間と異なる第２期間で書き込むことを特徴とする。
【００２７】
また、前記第１期間が一垂直帰線期間で、前記第２期間が垂直走査期間であることが好ましい。
【００２８】
【発明の実施の態様】
本発明による表示装置の第１の実施の形態の構成を図１に示す。この実施の形態の表示装置５０１は液晶表示装置であって投射型ＥＤＴＶ（Extended Difinition TeleVision）に用いられ、図１に示すように対角３インチの表示領域２８１を備えている。
【００２９】
この液晶表示装置５０１は、マトリクスアレイ基板１０１と対向基板（図示せず）との間にポリイミドからなる配向膜を介してＴＮ型の液晶層３５１が保持された構成となっている。
【００３０】
図１に示すように、マトリクスアレイ基板１０１は、表示領域２８１とその周辺部分に映像信号線駆動回路２９１および走査線駆動回路２９３を一体的に備えている。対向電極駆動回路２９５と画素電位保持容量線駆動回路２９６はマトリクスアレイ基板１０１の外部に設置される。表示領域２８１には、映像信号線駆動回路２９１に接続され、互いに略平行に所定の間隔を隔て配置されるｍ本の映像信号線Ｘ1 …Ｘm と、走査線駆動回路２９３に接続され、映像信号線Ｘｉ（ｉ＝１，…ｍ）と略直交して配置されるｎ本の走査線Ｙ1 ，…Ｙn が設けられている。
【００３１】
一方各走査線Ｙｊ（ｊ＝１，…ｎ）と各映像信号線Ｘｉ（ｉ＝１，…ｍ）との交点部分にはｎチャネルのＴＦＴ１２１が配置され、このＴＦＴ１２１を介してＩＴＯ（Indium Tim Oxide）からなる画素電極１５１が配置されている。なお、ＴＦＴ１２１は対応する映像信号線Ｘｉ（ｉ＝１，…ｍ）に接続されている。また、画素電極１５１には、画素電位を保持する保持容量線２１１が各画素電極１５１に対して走査線Ｙｊ（ｊ＝１，…ｎ）と略平行に配置されている。
【００３２】
上記対向基板は、透明なガラス基板上に、ＩＴＯからなり対向電極駆動回路２９５に電気的に接続されるように形成された対向電極３０１と、その上に配置される配向膜とを備えるように構成されている。また図示しないが、クロム（Ｃｒ）等の金属からなる遮光層が不必要な光、例えばＴＦＴ１２１へ入射する光を遮光するように配置されている。
【００３３】
映像信号に基づき画素表示を行う場合、走査線駆動回路２９３は走査線Ｙ1 、走査線Ｙ2 、…走査線Ｙn に順次ゲートＯＮ電圧Ｖｇを出力する。このゲートＯＮ電圧Ｖｇを受けて各ＴＦＴ１２１のドレイン・ソース間は導通し、これにより映像信号線Ｘｉ（ｉ＝１，…ｍ）からの映像信号Ｖs が対応するＴＦＴ１２１を介して各画素電極１５１に導かれる。これにより、上記対向電極と画素電極１５１との間の電位差が液晶層３５１に印加され、この電位差に基づいて表示が成されると共に、画素電極１５１と保持容量線２１１との間にも電荷が保持される。そしてこの電荷が保持されることにより液晶層３５１に保持される電荷の変動を補って各フィールド期間、表示画像を維持する。
【００３４】
次に図２を参照してこの実施の形態の液晶表示装置５０１の映像信号線駆動回路２９１の構成を説明する。この映像信号線駆動回路２９１は、図２に示すように、マトリクス配線部２０１と、論理回路２０２と、この論理回路２０２に接続されるバッファアンプ回路２０４と、このバッファアンプ回路２０４に接続される映像信号選択回路２０５と、この映像信号選択回路２０５に接続される保持容量２０６とを備えている。なお、論理回路２０２，バッファアンプ回路２０４，映像信号選択回路２０５，および保持容量２０６は各映像信号線毎に設けられる。
【００３５】
マトリクス配線部は、映像信号線Ｘｉ（ｉ＝１，…ｍ）を選択するためのアドレス信号を例えばＡ0 …Ａ9 （Ａｉ（ｉ＝０，…９）は０または１の値を有する）とすると、２１本の配線を有する。２１本の配線のうち１本の配線にはリセット信号が入力され、残りの２０本の配線にはアドレス信号の１０ビットＡ0 〜Ａ9 の各々の数値のＤ0 〜Ｄ9 と、これらの１０ビットＡ0 〜Ａ9 を各々反転した数値Ｄ10〜Ｄ19とが入力される。
【００３６】
論理回路２０２は３入力ナンドゲートＮＡ１，ＮＡ２，ＮＡ３，ＮＡ４と、２入力ナンドゲートＮＡ５，ＮＡ６と２入力ノアゲートＮＯ１，ＮＯ２を備えている。３入力ナンドゲートＮＡ１，ＮＡ２，ＮＡ３，ＮＡ４にはデジタル数値信号ＤＡ０〜ＤＡ９か、その反転デジタル数値信号ＤＡ１０〜ＤＡ１９が各ビット毎に１種類ずつ入力される。３入力ナンドゲートＮＡ１，ＮＡ２の出力はノアゲートＮＯ１の入力端に接続され、ナンドゲートＮＡ３，ＮＡ４の出力はノアゲートＮＯ２の入力に接続される。ノアゲートＮＯ１，ＮＯ２の出力はナンドゲートＮＡ５の入力に接続される。ナンドゲートＮＡ５の出力とリセット信号がナンドゲートＮＡ６の入力に接続される。論理回路２０３の最終段のナンドゲートＮＡ６の出力がサンプリングパルスになる。ナンドゲートＮＡ６の出力はバッファアンプ回路２０４に接続されている。
【００３７】
バッファアンプ回路２０４は、３個のバッファ２０４ａ，２０４ｂ，２０４ｃを有している。ナンドゲートＮＡ６の出力はバッファ２０４ａによって反転増幅され、この反転増幅された信号は、映像信号選択回路２０５を構成するトランスファゲートのｐチャネルＴＦＴ２０５ａのゲートに入力される。
【００３８】
またナンドゲートＮＡ６の出力は、直列に接続されたバッファ２０４ｂ．２０４ｃからなる増幅回路によって増幅され、この増幅された信号は映像信号選択回路２０５を構成するトランスファゲートのｎチャネルＴＦＴ２０５ｂのゲートに入力される。なお、ＴＦＴ２０５ａ，２０５ｂからなるトランスファゲートは映像信号を選択するのに用いられる。
【００３９】
このトランスファゲートのドレインは映像信号バスライン２０７に接続され、論理回路２０２からのサンプリングパルスがＯＮ期間の間、映像信号がサンプリングされる。トランスファゲートのソースは、対応する映像信号線に接続されているとともに映像信号選択回路２０５により選択された映像信号を保持する保持容量２０６にも接続されている。
【００４０】
次に図２を参照して、映像信号線駆動回路２９１の動作について説明する。各マトリクス配線部２０１では３入力ナンドゲートＮＡ１，ＮＡ２，ＮＡ３，ＮＡ４に接続される数値信号線の組み合わせがそれぞれ異なっている。
【００４１】
ナンドゲートＮＡ１にはデジタル数値信号ＤＡ０かその反転信号ＤＡ１０のどちらかと、デジタル数値信号ＤＡ１かその反転信号ＤＡ１１のどちらかと、デジタル数値信号ＤＡ２かその反転信号ＤＡ１２のどちらかとが入力されている。ナンドゲートＮＡ２にはデジタル数値信号ＤＡ３かその反転信号ＤＡ１３のどちらかと、デジタル数値信号ＤＡ４かその反転信号ＤＡ１４のどちらかと、デジタル数値信号ＤＡ５かその反転信号ＤＡ１５のどちらかとが入力されている。ナンドゲートＮＡ３にはデジタル数値信号ＤＡ６かその反転信号ＤＡ１６のどちらかと、デジタル数値信号ＤＡ７かその反転信号ＤＡ１７のどちらかと、デジタル数値信号ＤＡ８かその反転信号ＤＡ１８のどちらかとが入力されている。ナンドゲートＮＡ４の入力うち、１入力はデジタル数値信号ＤＡ９かその反転信号ＤＡ１９のどちらかが入力され、他の２入力には常に「Ｈ」レベルの信号が入力されている。ナンドゲートＮＡ６の片方の入力は全てがリセット信号線と接続されている。
【００４２】
このように構成された映像信号線駆動回路２９１においては、ナンドゲートＮＡ１，ＮＡ２，ＮＡ３，ＮＡ４の全ての入力が「Ｈ」レベルになったときだけデコーダ（論理回路）２０２のナンドゲートＮＡ５は「Ｌ」レベルの信号を出力する。この場合において、表示領域の映像信号データを書き込むときはリセット信号は「Ｈ」レベルになっているため、論理回路２０２の最終段のナンドゲートＮＡ６からサンプリングパルスがバッファアンプ回路２０４に出力される。これにより映像信号選択回路２０５によって映像信号が選択され、出力される。
【００４３】
これに対して非表示データを書き込むとき、リセット信号は「Ｌ」レベルとなるため、このときのナンドゲートＮＡ１，ＮＡ２，ＮＡ３，ＮＡ４の入力に関わらず、全ての論理回路２０２の最終段のナンドゲートＮＡ６からサンプリングパルスがバッファアンプ回路２０４に出力される。
【００４４】
リセット信号が「Ｌ」レベルになるのに同期して映像信号バスライン２０７から必要な非表示データを供給することにより、全ての映像信号選択回路２０５から非表示映像信号が出力される。
【００４５】
今、表示画面が図４に示すように、６４０×４８０画素からなる表示領域５０２と、１０７×４８０画素からなる非表示領域５０３と、１０６×４８０画素からなる非表示領域５０４とから構成される場合を例にとって本実施の形態の液晶表示装置の動作を図３を参照して説明する。この場合の液晶表示装置は８５３本の映像信号線と４８０本の走査線を有している。
【００４６】
時刻ｔ0 において、Ｎ−１番目の走査線ＹN-1 に走査線駆動回路２９３から「Ｈ」レベルの電圧Ｖｇ（Ｎ−１）が出力されており、このためこの走査線ＹN-1 に接続されたＴＦＴ１２１はＯＮとなっている。このとき、１０８番目の映像信号線Ｘ108 から７４７番目の映像信号線Ｘ747 に接続された論理回路２０２が順次サンプリングパルスを出力する様なアドレス信号が、映像信号線駆動回路２９１のマトリクス配線部２０１に送られる。すると映像信号線駆動回路２９１から映像信号線Ｘ108 ，…Ｘ747 に映像信号が順次送られ、走査線ＹN-1 に接続されているＴＦＴ１２１を介して、対応する画素電極１５１に映像信号データが書き込まれる（図３に示す一水平走査期間の間）。これにより図４に示す表示領域５０２中の上からＮ−１行目の画素に表示データが表示されることになる。
【００４７】
そして、走査線ＹN-1 の電圧Ｖｇ（Ｎ−１）が「Ｌ」レベルとなった時（時刻ｔ1 ）から所定時間△ｔ経過すると、Ｎ番目の走査線ＹN の電位Ｖｇ（Ｎ）が「Ｈ」レベルになるとともにリセット信号が「Ｌ」レベルとなる（図３に示す時刻ｔ2 参照）。Ｎ番目の走査線ＹN の電位Ｖｇ（Ｎ）が「Ｈ」レベルになったことにより、この走査線ＹN に接続されたＴＦＴ１２１はＯＮとなっている。このとき、リセット信号を「Ｌ」レベルにするとともに映像信号バスライン２０７に非表示データ、例えば黒表示の電位を供給すると、走査線ＹN に接続されたＴＦＴ１２１を介してｍ（＝８５３）個の画素電極１５１に非表示データの映像信号が書き込まれる。
【００４８】
時刻ｔ3 において水平帰線期間が終了してリセット信号が「Ｈ」レベルになると、上述したと同様にして１０８番目の映像信号線Ｘ108 から７４７番目の映像信号線Ｘ747 に接続された論理回路２０２が順次サンプリングパルスを出力する様なアドレス信号が映像信号線駆動回路２９１のマトリクス配線部２０１に送られる。すると、映像信号線駆動回路２９１から映像信号線Ｘ108 ，…Ｘ747 に映像信号が順次送られ、走査線ＹN に接続されているＴＦＴ１２１を介して、対応する画素電極１５１に映像信号データが書き込まれる。
【００４９】
したがって、表示画面の上からＮ行目の画素に対応する画素電極のうち、非表示領域５０３，５０４の画素に対応する画素電極１５１には非表示データ、例えば黒表示の電位が書き込まれ、表示領域５０２の画素に対応する画素電極１５１には表示データが書き込まれる。
【００５０】
これにより、表示領域５０２には表示データが表示され、非表示領域５０３，５０４には非表示データ、上述の場合は「黒色」が表示されることになる。
【００５１】
なお、図３に示す△ｔはＹN-1 行目の走査線で制御されるＴＦＴ１２１のＯＦＦするタイミングが走査線の時定数の影響で遅れ、ＹN 行に書き込むべき映像信号をＹN-1 行目の画素電極１５１が保持してしまうのを防ぐためのものである。
【００５２】
以上説明したように本実施の形態の表示装置によれば、リセット信号を変化させるだけで、水平帰線期間に非表示領域の信号線に非表示データを書き込むことが可能となり、非表示領域の非表示データの表示を容易に行うことができる。
【００５３】
なお、上記実施の形態の液晶表示装置において、非表示データとして同フレームで画素電極に書き込む映像信号と同極性の信号を指定して、水平帰線期間中にあらかじめ書き込んでおくこと、すなわちプリチャージすることにより表示データの十分な書き込みを行うことが可能となり、高コントラストの表示を得ることができる。
【００５４】
また、本実施の形態においては、リセット信号によって一水平画素全てに対して非表示データの書き込みを行っているので、駆動回路によって表示画面上の水平方向で任意に表示領域を選択した場合に、選択されなかった領域の表示画素には、既に非表示データが保持される。このため映像信号に手を加えることなしに表示領域を任意に選択することができる。
【００５５】
次に本発明による表示装置の第２の実施の形態の構成を図５および図６を参照して説明する。この実施の形態の表示装置は、図１乃至図２に示す第１の実施の形態の液晶表示装置において、映像信号線駆動回路２９１の構成を図５に示す構成の映像信号線駆動回路に置換えるとともに映像信号バスライン２０７の代わりに映像信号バスライン４０７Ａ，４０７Ｂを設けたものである。
【００５６】
この図５示す映像信号線駆動回路は、マトリクス配線部４０１と、２種類の駆動部とを備えており、一方の駆動部は表示領域の映像信号線を駆動するのに用いられ、他方の駆動部は非表示領域の映像信号線を駆動するのに用いられる。
【００５７】
上記一方の駆動部は図５（ａ）に示すように表示領域の各映像信号線毎に設けられ、論理回路４０２Ａと、この論理回路４０２Ａの出力を受けるバッファアンプ回路４０４Ａと、このバッファアンプ回路４０４Ａの出力に基づいて映像信号を選択する映像信号選択回路４０５Ａとを備えている。また上記他方の駆動部は図５（ｂ）に示すように非表示領域の各映像信号線毎に設けられ、論理回路４０２Ｂと、この論理回路４０２Ｂの出力を受けるバッファアンプ回路４０４Ｂと、このバッファアンプ回路４０４Ｂの出力に基づいて映像信号を選択する映像信号選択回路４０５Ｂとを備えている。
【００５８】
マトリクス配線部４０１は図２に示すマトリクス配線部２０１と同一の構成となっている。また論理回路４０２Ａ，４０２Ｂは図２に示す論理回路２０２と同一の構成となっている。バッファアンプ回路４０４Ａ，４０４Ｂは図２に示すバッファアンプ回路２０４と同一の構成となっている。なお、マトリクス配線部４０１と論理回路４０２Ａは、駆動する映像信号線のアドレスがマトリクス配線部４０１Ａに入力されているときに上記駆動する映像信号線に映像データが送出されるように接続される。また、マトリクス配線部４０１と論理回路４０２Ｂとの接続も同様である。なお、図５においては映像信号選択回路に接続されるべき保持容量は図示されていない。
【００５９】
そして、バッファアンプ回路４０４Ａは論理回路４０２Ａの出力を増幅および反転増幅し、バッファアンプ回路４０４Ｂは論理回路４０２Ｂの出力を増幅および反転増幅する。また、映像信号選択回路４０５は、２個のトランスファゲート４０５Ａ，４０５Ｂを有している。トランスファゲート４０５Ａはバッファアンプ回路４０４Ａの出力に基づいて映像信号バスライン４０７Ａを介して送られてくる映像信号Ｖｉｄｅｏ１を選択し、トランスファゲート４０５Ｂはバッファアンプ回路４０４Ｂの出力に基づいて映像信号バスライン４０７Ｂを介して送られてくる映像信号Ｖｉｄｅｏ２を選択する。
【００６０】
このような構成とすることにより、表示パネル内の非表示データの内容に対応して、ＴＦＴ１２１の入力配線（映像信号線）の接続を前もって映像信号バスライン４０７Ａと映像信号バスライン４０７Ｂとに振り分けておけば、図６に示すように映像信号に非表示データを挿入する必要がなくなる。また水平帰線期間に同時に別の表示データを書き込むことも可能となり、一水平画素ライン内で表示領域へのプリチャージの為の電圧と非表示領域への非表示データの電圧を別に設定することができる。例えば図４に示すような表示画像の場合は、表示領域５０２に対応する信号線に映像信号Ｖｉｄｅｏ１が入力するように接続し、非表示領域５０３と非表示領域５０４に対応する信号線に映像信号Ｖｉｄｅｏ２が入力するように接続する。非表示データを表示しない場合には映像信号Ｖｉｄｅｏ１と映像信号Ｖｉｄｅｏ２は全く同じであるが、非表示データを表示する場合には映像信号Ｖｉｄｅｏ１はそのままで、映像信号Ｖｉｄｅｏ２は非表示データとなる。なお、プリチャージ用電圧を設定して入力したい時は図７に示すように映像信号Ｖｉｄｅｏ１の水平帰線期間の電圧を±Ｖ1 に設定する。
【００６１】
この第２の実施の形態の液晶表示装置も第１の実施の形態と同様の効果を奏することは云うまでもない。
【００６２】
次に、本発明による表示装置の第３の実施の形態の構成を図８および図９を参照して説明する。この実施の形態の表示装置は、図１乃至図２に示す第１の実施の形態の液晶表示装置において、映像信号線駆動回路２９１の構成を図８に示す構成の映像信号線駆動回路に置き換えるとともに映像信号バスライン２０７の代わりに映像信号バスライン６０７およびラスタ信号バスライン６０８Ａ，６０８Ｂを設けたものである。
【００６３】
この図８に示す映像信号線駆動回路はマトリクス配線部６０１と、２種類の駆動部とを備えている。２種類の駆動部のうちの一方の駆動部は図８（ａ）に示すように駆動する信号線毎に設けられ、論理回路６０２Ａと、バッファアンプ回路６０４Ａ1 ，６０４Ａ2 と、トランスファゲートからなる映像信号選択回路６０５Ａ1 ，６０５Ａ2 とを備えている。また他方の駆動部は図８（ｂ）に示すように駆動する信号線毎に設けられ、論理回路６０２Ｂと、バッファアンプ回路６０４Ｂ1 ，６０４Ｂ2 と、トランスファゲートからなる映像信号選択回路６０５Ｂ1 ，６０５Ｂ2 とを備えている。なお、図８においては保持容量は図示されていない。
【００６４】
マトリクス配線部６０１は図２に示すマトリクス配線部２０１と同一の構成となっている。論理回路６０２Ａ，６０２Ｂは各々図２に示す論理回路２０２からナンドゲートＮＡ６を削除したものである。バッファアンプ回路６０４Ａ1 ，６０４Ｂ2 ，６０４Ｃ1 ，６０４Ｄ2 は各々、図２に示すバッファアンプ回路２０４と同一の構成を有している。そしてバッファアンプ回路６０４Ａ1 は論理回路６０２Ａの出力を増幅および反転増幅し、バッファアンプ回路６０４Ｂ1 は論理回路６０２Ｂの出力を増幅および反転増幅する。また、バッファアンプ回路６０４Ａ2 ，６０４Ａ3 は各々リセット信号（本実施の形態においては正値論理）を増幅および反転増幅する。
【００６５】
トランスファゲート６０５Ａ1 はバッファアンプ回路６０４Ａ1 の出力に基づいて映像信号バスライン６０７を介して送られてくる映像信号を選択し、トランスファゲート６０５Ｂ1 はバッファアンプ回路６０４Ｂ1 の出力に基づいて映像信号バスライン６０７を介して送られてくる映像信号を選択する。またトランスファゲート６０５Ａ2 は、バッファアンプ回路６０４Ａ2 の出力に基づいて、ラスタ信号バスライン６０８Ａを介して送られてくるラスタ信号Ｒａｓｔｅｒ１を選択し、トランスファゲート６０５Ｂ2 はバッファアンプ回路６０４Ｂ2 の出力に基づいて、ラスタ信号バスライン６０８Ｂを介して送られてくるラスタ信号Ｒａｓｔｅｒ２を選択する。
【００６６】
このような構成とすることにより、非表示データあるいはプリチャージ用電圧を表わすラスタ信号Ｒａｓｔｅｒ１、Ｒａｓｔｅｒ２を表示データを表わす映像信号と別に入力することが可能となり、図９に示すように映像信号の水平帰線期間のデータを修正する必要がなくなる。またラスタ信号Ｒａｓｔｅｒ１とラスタ信号Ｒａｓｔｅｒ２を別の配線で供給することで第２の実施の形態と同様に一水平画素ライン内で非表示データとプリチャージ用電圧を別々に設定して入力できる。
【００６７】
この第３の実施の形態の表示装置も第１の実施の形態の表示装置と同様の効果を奏することも云うまでもない。
【００６８】
本発明による表示装置の第１、２、３の実施の形態について以上説明したが、これらは各映像信号線毎に論理回路が設置された例である。これに対して本発明の第４の実施の形態のように、１つの論理回路で複数の映像信号線を同時に駆動することができる。この第４の実施の形態について図１０、１１を参照して説明する。この実施の形態の表示装置は図１乃至図２に示す第１の実施の形態の液晶表示装置において、バッファアンプ回路及び映像信号選択回路を図１０に示すバッファアンプ部７０４及び映像信号選択回路部７０５に置き換えたものである。バッファアンプ部７０４は２個のバッファアンプ回路７０４，７０４ｂを有しており、映像信号選択回路部７０５はトランスファゲートからなる映像信号選択回路７０５ａ及びトランスファゲートからなる映像信号選択回路７０５ｂを有している。
【００６９】
論理回路７０２から出力されたサンプリングパルスが２個のバッファアンプ７０４ａ，７０４ｂに入力される。これらのバッファアンプ回路７０４ａ，７０４ｂはサンプリングパルスを増幅、反転増幅してそれぞれトランスファゲート７０５ａ、７０５ｂに入力する。トランスファゲート７０５ａは映像信号バスライン７０６ａを介して送られてくる映像信号Ｖｉｄｅｏ１を選択し、トランスファゲート７０５ｂは映像信号バスライン７０６ｂを介して送られてくる映像信号Ｖｉｄｅｏ２を選択する。そして図１１に示すように映像信号バスライン７０６ａには奇数番目の映像信号線に書き込む映像信号を供給し、映像信号バスライン７０６ｂには偶数番目の映像信号線に書き込む映像信号を供給する。但し図１１の映像信号Ｖｉｄｅｏ１，２の波形は、奇数番目、或は偶数番目の映像信号線に対応した信号の内容を図示するのは難しいため模式的表現をとってある。
【００７０】
そして第１の実施の形態と同様にナンドゲートＮＡ１，ＮＡ２，ＮＡ３，ＮＡ４に入力するデジタル数値信号が全て「Ｈ」になった時だけ論理回路７０２からサンプリングパルスが出力されて映像信号が選択、出力される。またリセット信号が「Ｌ」レベルになるのに同期して映像信号バスライン７０６ａ、７０６ｂから必要な非表示データを供給することにより、映像信号線全てに対応する映像信号選択回路部７０５から非表示映像信号が出力される。なお、この第４の実施の形態ではデジタル入力信号Ｄ０〜Ｄ１９の周波数及び映像信号の周波数が第１の実施の形態の半分で第１の実施の形態と同様の表示を行うことができる。またこの駆動法を用いることでトランスファゲートの映像信号の十分な書き込みが可能になる。本発明の第４の実施の形態は第１の実施の形態だけではなく、第２、３の実施の形態にも適用できることは言うまでもない。
【００７１】
なお、以上説明した実施の形態ではリセット信号に基づいて非表示データを選択したが本発明の第５の実施の形態のようにリセット信号に基づいて非表示データを選択する回路が無い場合でも非表示データを表示することが可能である。この第５の実施の形態の表示装置を図１２、１３を参照して説明する。
【００７２】
この第５の実施の形態の表示装置の映像信号線駆動回路２９１の構成を図１２に示す。この実施の形態の映像信号線駆動回路は、図１２に示すようにマトリクス配線部８０１と、論理回路８０２と、バッファアンプ回路８０４と、映像信号選択回路８０５とを備えている。マトリクス配線部８０１は図２に示す第１の実施の形態のマトリクス配線部２０１からリセット信号用の配線を削除したものである。また論理回路８０２は図２に示す第１の実施の形態の論理回路２０２から最終段のナンドゲートＮＡ６を削除したものである。なお、バッファアンプ回路８０４および映像信号選択回路８０５は図２に示す第１の実施の形態のバッファアンプ回路２０４および映像信号選択回路２０５と各々同一の構成となっている。
【００７３】
図１３に示すように非表示データを選択、出力する時はナンドゲートＮＡ１，ＮＡ２，ＮＡ３，ＮＡ４に入力するデジタル数値信号ＤＡ０〜ＤＡ１９を全て「Ｈ」とし、これに同期させて映像信号バスラインに非表示データを供給する。これにより全ての映像信号線に対して非表示データを書き込むことができる。
【００７４】
以上述べた実施の形態の表示装置においては、図４に示すように表示画面の左右に非表示領域がある場合について説明した。本発明の表示装置の第６の実施の形態のように、表示画面の上下に非表示領域がある場合にも非表示データの表示を容易に行うことができる。この第６の実施の形態の表示装置を図１４乃至図１６を参照して説明する。
【００７５】
この第６の実施の形態の表示装置は、第１乃至第４のいずれかの実施の形態の表示装置において、走査線駆動回路２９３が図１５に示すような構成を有しているものである。そして図１４に示す表示画面を容易に表示することが可能となる。
【００７６】
図１４において表示データ表示領域９０２では、走査線駆動回路２９３は走査線Ｙ1 ，走査線Ｙ2 ，…走査線Ｙn に順次ゲートＯＮ電圧Ｖｇを出力する。それに対し上下の非表示データ表示領域９０３，９０４での非表示データの書き込みでは、走査線駆動回路２９３は非表示領域の走査線全てに対して同時にゲートＯＮ電圧Ｖｇを出力する。
【００７７】
この実施の形態にかかる走査線駆動回路２９３は、図１５に示すように、マトリクス配線部１００５ａ，１００５ｂ，１００５ｃと、リセット信号配線部１００８とを有し、更に各走査線毎に設けられた論理回路１００６ａ，１００６ｂ，１００６ｃ，１００６ｄおよびバッファアンプ回路１００７を有している。
【００７８】
今、走査線Ｙｊ（ｊ＝１，…ｎ）を選択するためのアドレス信号をＡ0 …Ａ8 （Ａｉ（ｉ＝０，…８）は０または１の値を有する）とすると、マトリクス配線部１００５ａ，１００５ｂ，１００５ｃ全体で１８本の配線を有する。この１８本の配線にはアドレス信号の９ビットＡ0 …Ａ8 の各々の数値ＤＡＹ０〜ＤＡＹ８と、これらの１０ビットＡ0 …Ａ8 を各々反転した数値ＤＡＹ９〜ＤＡＹ１７とが入力される。
【００７９】
マトリクス配線部１００５ａは、数値ＤＡＹ６〜ＤＡＹ８が入力される３本の配線と、数値ＤＡＹ１５〜ＤＡＹ１７が入力される３本の配線とからなり、マトリクス配線部１００５ｂは、数値ＤＡＹ３〜ＤＡＹ５が入力される３本の配線と、数値ＤＡＹ１２〜ＤＡＹ１４が入力される３本の配線とからなり、マトリクス配線部１００５ｃは、数値ＤＡＹ０〜ＤＡＹ２が入力される３本の配線と、数値ＤＡＹ９〜ＤＡＹ１１が入力される３本の配線とからなっている。
【００８０】
またリセット信号配線部１００８はリセット信号ＲｅｓｅｔＹ１が入力される配線とリセット信号ＲｅｓｅｔＹ２が入力される配線とを有している。
【００８１】
論理回路１００６ａ，１００６ｂ，１００６ｃはそれぞれ３入力ナンドゲートＮＡ１，ＮＡ２，ＮＡ３から成る。論理回路部１００６ｄはそれぞれ２入力ノアゲートＮＯ１，ＮＯ２から成る。ナンドゲートＮＡ１は数値信号ＤＡＹ６かＤＡＹ１５のどちらかと、数値信号ＤＡＹ７かＤＡＹ１６のどちらかと、数値信号ＤＡＹ８かＤＡＹ′１７のどちらかが入力されている。ナンドゲートＮＡ２は数値信号ＤＡＹ３かＤＡＹ１２のどちらかと、数値信号ＤＡＹ４かＤＡＹ１３のどちらかと、数値信号ＤＡＹ５かＤＡＹ′１４のどちらかが入力されている。ナンドゲートＮＡ３は数値信号ＤＡＹ０かＤＡＹ９のどちらかと、数値信号ＤＡＹ１かＤＡＹ１０のどちらかと、数値信号ＤＡＹ２かＤＡＹ′１１のどちからが入力されている。ノアゲートＮＯ１にはナンドゲートＮＡ１，ＮＡ２，ＮＡ３の出力が入力される。異なる走査線に対しては３入力ナンドゲートＮＡ１，ＮＡ２，ＮＡ３に接続される数値信号の組み合わせがそれぞれ異なっている。
【００８２】
ノアゲートＮＯ２には２入力のノアゲートでノアゲートＮＯ１の出力とリセット信号が入力され、演算結果がバッファアンプ回路１００７を介して走査線に送出される。またリセット信号配線部１００８では表示領域の走査線Ａを選択する論理回路１００６ｄにはリセット信号ＲｅｓｅｔＹ１が入力され、非表示領域の走査線Ｂを選択する論理回路１００６ｄにはリセット信号ＲｅｓｅｔＹ２が入力される。以上のように接続されたナンドゲートＮＡ１，ＮＡ２，ＮＡ３の全ての入力が「Ｈ」になった時あるいはリセット信号が「Ｈ」になったときデコーダのノアゲートＮＯ２は「Ｌ」を出力する。
【００８３】
ここで表示パネルの上下に非表示データを表示しない場合は、リセット信号ＲｅｓｅｔＹ１、ＲｅｓｅｔＹ２はともに常に「Ｌ」になっているため、走査信号駆動回路２９３は垂直走査期間にだけ順次走査電圧を順次出力する。これに対し表示パネルの上下非表示データを表示する場合はリセット信号ＲｅｓｅｔＹ１は常に「Ｌ」、リセット信号ＲｅｓｅｔＹ２は垂直走査期間は「Ｌ」、垂直帰線期間に「Ｈ」になる（図１６参照）。これにより垂直帰線期間には、リセット信号ＲｅｓｅｔＹ２が入力された全ての論理回路１００６ｄにはナンドゲートＮＡ１，ＮＡ２，ＮＡ３，ＮＡ４の入力に関わらず同時にサンプリングパルスをバッファアンプ回路１００７に対して出力し走査電圧が出力される（図１６参照）。これに合わせ映像信号線駆動回路２９１は垂直走査期間の間、非表示データを出力することにより複数の水平画素ラインに非表示データの書き込みが行われる。
【００８４】
上記実施の形態でリセット信号ＲｅｓｅｔＹ１は常に「Ｌ」であるため、リセット信号ＲｅｓｅｔＹ１とノアゲートＮＯ２の入力を設定しない回路も可能であるが、本実施の形態では各段での動作速度に差が出ないように、すべての段にノアゲートＮＯ２が設定された回路とした。
【００８５】
前述した水平帰線期間に左右の非表示データを書き込むと同時に、上記した駆動回路と駆動方法を用いて上下にも非表示データを表示した表示画面例を図１４に示す。８５３×４８０個の表示画素を持つ表示装置で６４０×４００画素の表示領域９０２でコンピュータの映像信号に基づく表示を行い、残りの表示領域９０３，９０４，９０５，９０６には非表示データを表示させる。
【００８６】
なおリセット信号を上記の２種類よりも多く設定することで更に多くの垂直画素数の映像信号規格に対応できるようになることは言うまでもない。
【００８７】
上記第１乃至第６の実施の形態においては、映像信号線駆動回路２９１および走査線駆動回路２９３の論理回路としてはデコーダが用いられていたがシフトレジスタを用いることもできる。映像信号線駆動回路の論理回路にシフトレジスタを用いた場合を第７の実施の形態として説明する。
【００８８】
本発明による表示装置の第７の実施の形態を図１７乃至図１９を参照して説明する。この実施の形態の表示装置は図１に示す液晶表示装置において、映像信号線駆動回路２９１を図１９に示す構成の映像信号線駆動回路に置換えたものである。
【００８９】
この図１９に示す映像信号線駆動回路は、論理回路２０と、バッファアンプ部３０と、映像信号選択回路４０とを備えている。論理回路２０はスタートパルス、アスペクト比切換信号、およびリセット信号に基づいて映像信号バスライン５０から映像データまたは非表示データを取り出すためのタイミング信号を順次発生するものであって、水平シフトレジスタ回路２１と、アスペクト比切換回路２４と、リセット回路２６とを備えている。
【００９０】
今、本実施の形態の表示装置の表示領域２８１の横の画素数と縦の画素が図４に示すように８５３×４８０である場合、すなわちアスペクト比が１６：９である場合を考える。この場合、シフトレジスタ回路２１は上記横の画素数に対応して設けられた８５３個の例えばＤ型フリップフロップ２２1 ，…２２853 と、入力段切換回路２３とを備えている。８５３個のフリップフロップ２２1 ，…２２853 は縦続接続されている。
【００９１】
そして上記表示領域に図４に示すように表示画面５０２の始まりとなる横の画素に対応するフリップフロップ２２108 と、このフリップフロップ２２108 の前段のフリップフロップ２２107 との間に入力段切換回路２３が設けられている。外部からのスタートパルスがフリップフロップ２２1 に入力されると、図示しないクロックパルスに同期して上記スタートパルスは後段のフリップフロップ２２2 に転送されるとともにシフトレジスタ回路２１の出力であるタイミング信号がアスペクト比切換回路２４に送られる。これが各段のフリップフロップで順次繰り返される。フリップフロップ２２107 の出力は入力段切換回路２３に送られる。
【００９２】
入力段切換回路２３は、表示領域２８１にアスペクト比１６：９の表示画面を表示する場合には、フリップフロップ２２107 の出力を選択し、アスペクト比４：３の表示画面を表示する場合には、バイパスされたスタートパルスを選択して次段のフリップフロップ２２108 に送出する。フリップフロップ２２108 は入力段切換回路２３の出力（スタートパルス）を、上記クロックパルスに同期して後段のフリップフロップ２２109 に転送するとともにアスペクト比切換回路２４に送る。これが各段のフリップフロップで繰りかえされ、スタートパルスが順次、後段のフリップフロップに転送されるとともにアスペクト切換回路２４に送出される。
【００９３】
アスペクト比切換回路２４は８５３個のＮＯＲ回路２５1 ，…２５853 を有している。ＮＯＲ回路２５i （ｉ＝１，…１０７，７４８，…８５３）はアスペクト比切換信号とフリップフロップ２２i の出力とに基づいてＮＯＲ演算を行い演算結果をリセット回路２６に送出する。ＮＯＲ回路２５i （ｉ＝１０８，…７４７）はアスペクト比切換信号と、「Ｌ」レベルの信号とに基づいてＮＯＲ演算を行い、演算結果をリセット回路２６に送出する。
【００９４】
リセット回路２６は８５３個のＮＯＲ回路２７1 ，…２７853 を有している。ＮＯＲ回路２７i （ｉ＝１，…８５３）はアスペクト比切換回路２４のＮＯＲ回路２５i の出力と、リセット信号とに基づいてＮＯＲ演算を行い、演算結果をバッファアンプ部３０に送出する。
【００９５】
バッファアンプ部３０は８５３個のバッファアンプ回路３２1 ，…３２853 を有している。また映像信号選択回路４０は８５３個のトランスファゲート４２1 ，…４２853 を備えている。バッファアンプ回路３２i （ｉ＝１，…８５３）は、ＮＯＲ回路２７i の出力を増幅および反転増幅し、トランスファゲート４２i を構成するｐチャネルＴＦＴおよびｎチャネルＴＦＴのゲートに各々入力される。このトランスファゲート４２i （ｉ＝１，…８５３）がＯＮとなっている期間の間、映像信号バスラインを介して送られてくる映像データまたは非表示データがサンプリングされ、対応する映像信号線Ｘi （ｉ＝１，…８５３）に送られる。
【００９６】
この実施の形態の表示装置の動作を図１８および図１９を参照して説明する。図１８はアスペクト比が１６：９の表示画面を表示する場合のタイミングチャートであり、図１９はアスペクト比が４：３の表示画面を表示する場合のタイミングチャートである。
【００９７】
アスペクト比が１６：９の表示画面を表示する場合は、アスペクト比切換信号は「Ｌ」レベルに設定される。そして入力段切換回路２３によってフリップフロップ２２107 の出力が選択されてフリップフロップ２２108 に送られるように接続が切換られている。したがって一水平走査期間の開始時に外部から水平シフトレジスタ回路２１に入力されたスタートパルスはクロック信号に同期してフリップフロップ２２1 ，…２２853 に順次転送されるとともに、これらの各フリップフロップ２２i （ｉ＝１，…８５３）からアスペクト比切換回路２４の対応するＮＯＲ回路２５i にタイミング信号が送出される。なお、スタートパルスおよびタイミング信号は、この実施の形態においては図１８に示すように負値論理となっているとともにリセット信号は正値論理となっている。各フリップフロップ２２i （ｉ＝１，…８５３）からタイミング信号が対応するＮＯＲ回路２５i に送られると、ＮＯＲ回路２５i から「Ｈ」レベルの信号が出力されてリセット回路２６の対応するＮＯＲ回路２７i に送信される。
【００９８】
上記一水平走査期間中はリセット信号は「Ｌ」レベルに設定されているのでＮＯＲ回路２５i の出力が「Ｈ」の時だけＮＯＲ回路２７i （ｉ＝１，…８５３）から「Ｌ」レベルの信号が出力され、バッファアンプ回路３２i を介して対応するトランスファゲート４２i がＯＮする。これによりトランスファゲート４２i （ｉ＝１，…８５３）によって映像信号バスライン５０から映像データが対応する映像信号線Ｘi 取り込まれる（図１８参照）。このようにして一水平走査期間中に映像信号線Ｘi ，…Ｘ853 に映像データが順次取り込まれる。
【００９９】
またこの実施の形態においては、水平帰線期間のある期間にリセット信号が「Ｈ」レベルとなるため（図１８参照）、リセット回路２６の各ＮＯＲ回路２７i （ｉ＝１，…８５３）から「Ｌ」レベルの信号が出力され、全てのトランスファゲート４２i ，…４２853 がＯＮとなる。このとき映像信号バスライン５０に非表示データ、例えば黒表示の電位を供給すると、この非表示データはトランスファゲート４２i （ｉ＝１，…８５３）を介して対応する映像信号線Ｘi 送られる。そして第１の実施の形態の場合と同様に走査線駆動回路２９３によって現在選択されている走査線に接続されたＴＦＴ１２１を介して８５３個の画素電極に上記非表示データが書き込まれる。
【０１００】
一方、アスペクト比が４：３表示画面を表示する場合は、図１９に示すようにアスペクト比切換信号は「Ｈ」レベルに固定される。したがってアスペクト比切換回路２４のＮＯＲ回路２５1 〜２５107 およびＮＯＲ回路２５748 〜２５853 の出力は各々、常に「Ｌ」レベルとなっている。水平帰線期間のある期間にリセット信号は「Ｈ」レベルとなるから（図１９参照）、アスペクト比が１６：９の場合と同様に、走査線駆動回路２９３によって現在選択されている走査線に接続されたＴＦＴ１２１を介して８５３個の画素電極に非表示データを書き込むことが可能となる。
【０１０１】
そして一水平走査期間においては、上記の通りＮＯＲ回路２５1 〜２５107 およびＮＯＲ回路２５748 〜２５853 の出力は常に「Ｌ」レベルであり、図１９に示すようにリセット信号は「Ｌ」レベルであるから、リセット回路２６のＮＯＲ回路２７1 〜２７107 およびＮＯＲ回路２７748 〜２７853 の出力は、各々「Ｈ」レベルとなる。このため、一水平走査期間内ではトランスファゲート４２1 〜４２107 およびトランスファゲート４２748 〜４２853 はＯＮせず、対応する映像信号線Ｘ1 〜２７107 およびＸ748 〜Ｘ853 にＴＦＴ１２１を介して接続された画素電極には、映像データが書き込まれない。上記画素電極は、水平帰線期間に書き込まれたデータを保持している。
【０１０２】
また、一水平走査期間中に外部から送出されてくるスタートパルスはフリップフロップ２２1 に入力されるとともに入力段切換回路２３を介してフリップフロップ２２108 に入力される。そしてクロック信号に同期してフリップフロップ２２1 からフリップフロップ２２107 まで、スタートパルスが順次転送されるとともに、フリップフロップ２２108 から最終段のフリップフロップ２２853 までスタートパルスが順次転送される。なお、フリップフロップ107 の出力は入力段切換回路２３によってフリップフロップ２２108 には送られない。
【０１０３】
そして上記クロック信号に同期して各段のフリップフロップ２２i （ｉ＝１，…８５３）からスタートパルスが出力されるとともに対応するＮＯＲ回路２５i にタイミング信号が送出される。
【０１０４】
このように一水平走査期間中に各ＮＯＲ回路２５i （ｉ＝１，…８５３）にはタイミング信号が送出されるが、前述したようにトランスファゲート４２1 〜４２107 およびトランスファゲート４２748 〜４２853 はＯＮしない。
【０１０５】
これに対してトランスファゲート４２108 〜４２747 はアスペクト比１６：９の場合と同様に上記タイミング信号に応じてＯＮするから、映像データを取り込むことが可能となる。したがって映像信号線Ｘi （ｉ＝１０８，…７４７）に、ＴＦＴ１２１を介して接続された画素電極には映像データが書き込まれることになり、例えば図４に示すように表示領域５０２には映像データが表示され、非表示領域５０３，５０４には非表示データが表示されることになる。
【０１０６】
なおこの第７の実施の形態においては第１の実施の形態の映像信号線駆動回路２９１の論理回路としてデコーダの代わりにシフトレジスタを用いたが、第２、第４および第５の実施の形態の映像信号線駆動回路の論理回路としてデコーダの代わりにシフトレジスタを用いることが可能であることは言うまでもない。
【０１０７】
なお、本実施の形態においては、映像データと非表示データとを選択するためのスイッチは共用のアナログスイッチを用いているため、映像信号線駆動回路は小さくすることが可能となり、映像信号線駆動回路が設けられる、表示画面の周囲の額縁と呼ばれる領域を小さくすることができる。また、映像信号線駆動回路を表示領域の両側から設けて両側から駆動することが可能となり、より高精細化することができる。
【０１０８】
次に走査線駆動回路２９３の論理回路としてシフトレジスタを用いた場合を第８の実施の形態として説明する。
【０１０９】
本発明による表示装置の第８の実施の形態を図２０乃至図２２を参照して説明する。この第８の実施の形態の表示装置は、例えば第７の実施の形態の表示装置において走査線駆動回路２９３の論理回路にシフトレジスタを用いたものである。この走査線駆動回路２９３は、論理回路６０と、バッファアンプ回路７０とを備えている。
【０１１０】
論理回路６０は、スタートパルス、アスペクト比切換信号、およびリセット信号に基づいて走査線を選択するためのタイミング信号を順次発生するものであって、シフトレジスタ回路６１と、アスペクト比切換回路６４と、リセット回路６６とを備えている。
【０１１１】
今、本実施の形態の表示装置の表示領域２８１（図１参照）の横の画素数と縦の画素数が図１４に示すように８５３×４８０である場合、すなわちアスペクト比が１６：９である場合を考える。この場合、シフトレジスタ回路６１は上記縦の画素数に対応して設けられた４８０個の例えばＤ型のフリップフロップ６３1 ，…６３480 と、入力段切換回路６２とを備えている。４８０個のフリップフロップ６３1 ，…６３480 は縦続接続されている。
【０１１２】
そして上記表示領域２８１に、図１４に示すようにアスペクト比が８：５の表示画面９０２を表示するときに、この表示画面９０２の始まりとなる縦の画素に対応するフリップフロップ６３41とこの前段のフリップフロップ６３40との間に入力段切換回路６２が設けられている。
【０１１３】
外部から送られてくるスタートパルスがフリップフロップ６３1 に入力されると、図示しないクロックパルスに同期して上記スタートパルスは順次後段のフリップフロップに転送されるとともに、各段のフリップフロップ６３i （ｉ＝１，…４０）からタイミング信号がアスペクト比切換回路６４に順次送出される。
【０１１４】
入力段切換回路６２は、表示領域２８１（図１参照）に図１４に示すようなアスペクト比が８：５の表示画面９０２を表示する場合には、バイパスされたスタートパルスを選択し、図４に示すようなアスペクト比が４：３の表示画面５０２を表示する場合にはフリップフロップ６３40の出力を選択して次段のフリップフロップ６３41に送出する。
【０１１５】
フリップフロップ６３41は入力段切換回路６２の出力を、上記クロックパルスに同期して後段のフリップフロップ６３42（図示せず）に転送するとともにアスペクト比切換回路６４に送る。これが以後の各段のフリップフロップで繰り返され、スタートパルスが順次後段のフリップフロップに転送されるとともにアスペクト比切換回路６４に送出される。
【０１１６】
アスペクト比切換回路６４は４８０個のＮＯＲ回路６５1 ，…６５480 を有している。ＮＯＲ回路６５i （ｉ＝１，…４０，４１１，…４８０）はアスペクト比切換信号とフリップフロップ６３i の出力とに基づいてＮＯＲ演算を行い、演算結果をリセット回路６６に送出する。またＮＯＲ回路６５i （ｉ＝４１，…４４０）はフリップフロップ６３i の出力と、「Ｌ」レベルの信号とに基づいてＮＯＲ演算を行い、演算結果をリセット回路６６に送出する。
【０１１７】
リセット回路６６は、４８０個のＮＯＲ回路６７1 ，…６７480 を有している。ＮＯＲ回路６７i （ｉ＝１，…４０，４１１，…４８０）はアスペクト比切換回路６４のＮＯＲ回路６５i の出力と、リセット信号とに基づいてＮＯＲ演算を行い、演算結果をバッファアンプ回路７０に送出する。またＮＯＲ回路６７i （ｉ＝４１，…４４０）はＮＯＲ回路６５i の出力と、「Ｌ」レベルの信号とに基づいてＮＯＲ演算を行い、演算結果をバッファアンプ回路７０に送出する。
【０１１８】
バッファアンプ回路７０は、４８０個のバッファアンプ７２1 ，…７２480 を有している。バッファアンプ７２i （ｉ＝１，…４８０）はリセット回路６６のＮＯＲ回路６７i の反転出力を増幅し、対応する走査線Ｙi に送出する。
【０１１９】
この第８の実施の形態の動作を図２１および図２２を参照して説明する。図２１はアスペクト比が４：３の表示画面を表示する場合のタイミングチャートであり、図２２はアスペクト比が８：５の表示画面を表示する場合のタイミングチャートである。
【０１２０】
アスペクト比が４：３の表示画面を表示する場合は、アスペクト比切換信号およびリセット信号（本実施例では正論理）は「Ｌ」レベルに設定されている。そして入力切換回路２３によってフリップフロップ６３40の出力が選択されてフリップフロップ６３41に送られるように接続が切換えられる。
【０１２１】
したがって一垂直走査期間の開始時に外部からシフトレジスタ回路６１に入力されたスタートパルスはクロック信号に同期してフリップフロップ６３1 ，…６３480 に順次転送されるとともに、これらの各フリップフロップ６３i （ｉ＝１，…４８０）からアスペクト比切換回路６４の対応するＮＯＲ回路６５i に「Ｌ」レベルのタイミングパルス信号ＳＲ（ｉ）が出力される（図２１参照）。するとＮＯＲ回路６５i （ｉ＝１，…４８０）から「Ｈ」レベルのパルス信号が出力され、これによりリセット回路６６のＮＯＲ回路６７i から「Ｌ」レベルのパルス信号が出力され、更に対応するバッファアンプ７２i から「Ｈ」レベルのパルス信号Ｖｇ（ｉ）が出力される。
【０１２２】
以上により一垂直走査期間に全走査線で順次書き込みが行われ、図４に示すアスペクト比が４：３の表示画面５０２が表示されることになる。
【０１２３】
アスペクト比が８：５の表示画面を表示する場合は、図２２に示すようにアスペクト比切換信号は「Ｈ」レベルに設定されるとともに、リセット信号は垂直帰線期間中の所定期間だけ「Ｈ」レベルにされる。そして入力段切換回路２３によってバイパスされたスタートパルスが選択されてフリップフロップ６３41に送られるように接続が切換えられる。
【０１２４】
したがって一垂直走査期間の開始時に外部からシフトレジスタ回路６１に入力されたスタートパルスはクロック信号に同期してフリップフロップ６３1 …６３41とフリップフロップ６３41…６３480 それぞれで順次転送されるとともに、これらの各フリップフロップ６３i （ｉ＝１，…４８０）からアスペクト比切換回路６４の対応するＮＯＲ回路６５i に「Ｌ」レベルのタイミングパルス信号ＳＲ（ｉ）が出力される（図２２参照）。
【０１２５】
するとＮＯＲ回路６５i （ｉ＝１，…４８０）から「Ｈ」レベルのパルス信号が出力される。しかし、アスペクト比切換信号が「Ｈ」レベルに設定されているため、他のＮＯＲ回路６５i （ｉ＝１，…４０，４４１，…４８０）の出力は「Ｌ」レベルに固定されたままとなっている。
【０１２６】
したがってリセット回路６６のＮＯＲ回路６７i （ｉ＝１，…４０，４４１，…４８０）の出力は一垂直走査期間中、「Ｈ」レベルに固定されるが、表示データ表示領域のＮＯＲ回路６７i （ｉ＝４１，…４４１）の出力は、アスペクト比切換回路６４の対応するＮＯＲ回路６５i からパルス信号を受信したときに「Ｌ」レベルのパルス信号を出力する。
【０１２７】
これにより表示切換領域９０３，９０４（図１４参照）のバッファアンプ７２i （ｉ＝１，…４０，４４１，…４８０）の出力は一垂直走査期間中、「Ｌ」レベルに固定され、表示切換領域の走査線は選択されない。しかし、データ表示領域のバッファアンプ７２i （ｉ＝４１，…４４０）からは、選択するためのタイミングパルス信号Ｖｇ（ｉ）が順次出力され、一垂直走査期間中に対応する走査線Ｙi が順次走査される。これにより図１４に示すように、表示データ表示領域９０２にのみ映像データの書き込みが行われる。
【０１２８】
また垂直帰線期間の所定期中にリセット信号が「Ｈ」レベルになることにより、表示切換領域９０３，９０４のＮＯＲ回路６７i （ｉ＝１，…４０，４４１，…４８０）の出力は垂直帰線期間の所定期間中、「Ｌ」レベルになる。なおこのとき表示領域のＮＯＲ回路６７i （ｉ＝４１，…４４１）の出力は「Ｈ」レベルである。
【０１２９】
したがって、表示切換領域のバッファアンプの出力は「Ｈ」レベルとなるから、この表示切換領域の走査線Ｙi （ｉ＝１，…４０，４４１，…４８０）は、上記所期間中、常時選択されており、これらの走査線に接続された全てのＴＦＴはＯＮとなる。また表示領域のバッファアンプの出力は「Ｌ」レベルとなるから表示領域の走査線Ｙi （i ＝４１…４４０）に接続された全てのＴＦＴは、上期期間中常時ＯＦＦとなる。
【０１３０】
以上説明したように本実施の形態の表示装置によれば、非表示領域の非表示データの表示を容易に行うことができる。
【０１３１】
なお、上記第１乃至第８の実施の形態において図２３に示すように、非表示データの書き込みの際に液晶に印加する電圧を、表示データを表示する際に液晶に印加する電圧領域△ＶLc1 より大きな電圧ＶLc2 にすることでフリッカを見えにくくすることもできる。
【０１３２】
また上記実施の形態では非表示データを黒表示としたが白でも中間調でもよい。
【０１３３】
なお上記実施の形態においては表示装置は液晶表示装置であったが、他の表示装置にも本発明を適用できることは云うまでもない。
【０１３４】
【発明の効果】
以上述べたように本発明によれば、非表示領域の非表示データの表示を容易に行うことができる。
【図面の簡単な説明】
【図１】本発明による表示装置の第１の実施の形態の構成を示す構成図。
【図２】第１の実施の形態の表示装置にかかる映像信号線駆動回路の一具体例の構成を示す図。
【図３】第１の実施の形態の表示装置の駆動タイミングを示す図。
【図４】本発明の表示装置によって表示される表示画像の一例を示す図。
【図５】本発明による表示装置の第２の実施の形態にかかる映像信号線駆動回路の一具体例の構成を示す図。
【図６】第２の実施の形態の表示装置の駆動タイミングを示す図。
【図７】第２の実施の形態の表示装置の他の駆動タイミングを示す図。
【図８】本発明による表示装置の第３の実施の形態にかかる映像信号線駆動回路の一具体例の構成を示す図。
【図９】第３の実施の形態の表示装置の駆動タイミングを示す図。
【図１０】本発明による表示装置の第４の実施の形態にかかる映像信号線駆動回路の一具体例の構成を示す図。
【図１１】第４の実施の形態の表示装置の駆動タイミングを示す図。
【図１２】本発明による表示装置の第５の実施の形態にかかる映像信号線駆動回路の一具体例の構成を示す図。
【図１３】第５の実施の形態の表示装置の駆動タイミングを示す図。
【図１４】本発明の表示装置によって表示される表示画像の一例を示す図。
【図１５】本発明による表示装置の第６の実施の形態にかかる走査線駆動回路の一具体例の構成を示す図。
【図１６】第６の実施の形態の表示装置の駆動タイミングを示す図。
【図１７】第７の実施の形態にかかる映像信号線駆動回路の一具体例の構成を示す図。
【図１８】第７の実施の形態の表示装置の一駆動方法を説明するタイミングチャート。
【図１９】第７の実施の形態の表示装置の他の駆動方法を説明するタイミングチャート。
【図２０】第８の実施の形態にかかる走査線駆動回路の一具体例の構成を示す図。
【図２１】第８の実施の形態の表示装置の一駆動方法を説明するタイミングチャート。
【図２２】第８の実施の形態の表示装置の他の駆動方法を説明するタイミングチャート。
【図２３】液晶印加電圧と光透過率との関係を示すグラフ。
【符号の説明】
２０ 論理回路
２１ 水平シフトレジスタ回路
２１i （ｉ＝１，…８５３） フリップフロップ
２３ 入力段切換回路
２４ アスペクト比切換回路
２５i （ｉ＝１，…８５３） ＮＯＲ回路
２６ リセット回路
２７i （ｉ＝１，…８５３） ＮＯＲ回路
３０ バッファアンプ部
３２i （ｉ＝１，…８５３） ＮＯＲ回路
４０ 映像信号選択回路
４２i （ｉ＝１，…８５３） トランスファゲート
６０ 論理回路
６１ シフトレジスタ回路
６３i （ｉ＝１，…４８０） フリップフロップ
６４ アスペクト比切換回路
６５i （ｉ＝１，…４８０） ＮＯＲ回路
６６ リセット回路
６７i （ｉ＝１，…４８０） ＮＯＲ回路
７０ バッファアンプ回路
７２i （ｉ＝１，…４８０） バッファアンプ
１０１ マトリクスアレイ基板
１２１ ＴＦＴ
１５１ 画素電極
２０１ マトリクス配線部
２０２ 論理回路
２０４ バッファアンプ回路
２０５ 映像信号選択回路
２０６ 保持容量
２０７ 映像信号バスライン
２１１ 保持容量線
２８１ 表示領域
２９１ 映像信号線駆動回路
２９３ 走査線駆動回路
２９５ 対向電極駆動回路
２９６ 画素電位保持容量線駆動回路
３０１ 対向電極
３５１ 液晶層
４０１ マトリクス配線部
４０２Ａ，４０２Ｂ 論理回路
４０４Ａ，４０４Ｂ バッファアンプ回路
４０５Ａ，４０５Ｂ 映像信号選択回路（トランスファゲート）
４０７Ａ，４０７Ｂ 映像信号バスライン
５０１ 液晶表示装置
５０２ 表示領域
５０３ 非表示領域
５０４ 非表示領域
６０１ マトリクス配線部
６０２Ａ，６０２Ｂ 論理回路
６０４Ａ，６０４Ｂ バッファアンプ回路
６０５Ａ，６０５Ｂ，６０５Ｃ，６０５Ｄ 映像信号選択回路（トランスファゲート）
６０７ 映像信号バスライン
６０８Ａ，６０８Ｂ ラスタ信号バスライン
７０１ マトリクス配線部
７０２ 論理回路
７０４ バッファアンプ部
７０４ａ，７０４ｂ バッファアンプ回路
７０５ 映像信号選択回路部
７０５ａ，７０５ｂ トランスファゲート
８０１ マトリクス配線部
８０２ 論理回路
８０４ バッファアンプ回路
８０５ 映像信号選択回路
【発明の属する技術分野】
本発明は、表示装置およびその駆動方法に関する。
【０００２】
【従来の技術】
近年、液晶表示装置は、軽量かつ低消費電力を達成するフラットパネルディスプレイとして注目を集めている。中でも、各表示画素毎に薄膜トランジスタ（以下、ＴＦＴと称する）等のスイッチ素子が設けられてなるアクティブマトリクス形の液晶表示装置は、クロストークのない高精細な表示画像が得られることから、ＴＶ用をはじめＯＡ用等の各種ディスプレイとして利用されている。近年では、表示画面の大型化の要求から、このような液晶表示装置を投射型として用いる試みが成されている。
【０００３】
このようなアクティブマトリクス型の表示装置を投射型として用いる場合、小型化、低価格化、低消費電力化を達成する上で、光学系の小型化が必須であり、これにともない液晶表示装置自体を３インチ程度の小型に形成する必要がある。
【０００４】
そこで、このような表示装置においては、各表示画素を駆動するための駆動回路部を表示画素部と同一基板上に一体的に形成することが試みられている。
【０００５】
【発明が解決しようとする課題】
アスペクト比１６：９の画素数の表示装置にアスペクト比４：３のコンピュータの映像信号を表示させるなど、表示装置が複数の映像規格に対応することが重要になってきている。この場合、映像信号の水平帰線期間も含めた水平画素数の設定が、表示パネルの一水平画素ラインを構成する表示画素数よりも少ない場合が考えられる。このようなとき、対応する映像信号が無い表示画素には非表示データを表示させることになる。駆動回路側の対応の方法として、フレームメモリを使って映像信号の駆動周波数を変えて、非表示データをあらかじめ映像信号の水平走査期間に埋め込むことが考えられるが、この方法はコストがかかる。
【０００６】
別の方法として、表示データとは別に非表示データを用意して、映像規格に合わせて表示装置側で画素毎に表示データと非表示データを選択し表示させることが考えられる。表示装置にこのような動作をさせる場合、ＳＩＤ ９３ ＤＩＧＥＳＴ ｐ．３８３−ｐ．３８６“Ａ １．９−ｉｎ，１．５−Ｍｐｉｘｅｌ Ｄｒｉｖｅｒ Ｆｕｌｌｙ−Ｉｎｔｅｇｒａｔｅｄ Ｐｏｌｙ−Ｓｉ ＴＦＴ−ＬＣＤ ｆｏｒ ＨＤＴＶ Ｐｒｏｊｅｃｔｉｏｎ”等に示されるようなシフトレジスタを主体に構成された駆動回路では、シフトレジスタが順次信号を転送する形態であるが故に、映像信号規格に合わせて表示パネルの中で駆動する信号線を切り替えることが難しい。
【０００７】
本発明は上記事情を考慮してなされたものであって、非表示領域の非表示データの表示を容易に行うことのできる表示装置およびその駆動方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明の第１の態様の表示装置は、マトリクス状に配置された複数の画素電極と、各画素電極に対応して設けられたスイッチ素子と、前記画素電極のうち同じ行方向に配置された画素電極に対応するスイッチ素子を共通接続して同時に開閉動作させる制御信号を送るための走査線と、前記画素電極のうち同じ列方向に配置された画素電極に、対応するスイッチ素子を介して映像信号を送るための映像信号線と、前記複数の画素電極に対向配置された対向配置された対向電極と、を有する表示パネル部と、映像データを受信する前に受信したリセット信号に応じた第１のタイミング信号を生成し、この第１のタイミング信号に基づいて、前記リセット信号に同期して送られてくる非表示データを選択し、この選択した非表示データを前記第１のタイミング信号に対応する前記映像信号線に送出し、その後、送られくる前記映像データを、第２のタイミング信号に基づいて選択し、この選択した映像データを前記第２のタイミング信号に対応する前記映像信号線に送出する映像信号線駆動回路と、を備えていることを特徴とする。
【０００９】
また、前記映像信号線駆動回路は、ｎビットのアドレス信号と前記リセット信号とに基づいて前記第１または第２のタイミング信号を出力する論理回路と、この論理回路の出力に基づいて前記映像データ又は非表示データを選択する選択回路と、を備えているように構成しても良い。
【００１０】
また、前記映像信号線駆動回路は、ｎビットのアドレス信号に基づいて前記第１または第２のタイミング信号を出力する論理回路と、前記第１のタイミング信号に基づいて前記非表示データを選択する第１の選択回路と、前記第２のタイミング信号に基づいて前記映像データを選択する第２の選択回路と、を備えているように構成しても良い。
【００１１】
また、前記映像信号線駆動回路は、縦続接続された複数のフリップフロップからなり、スタートパルスを受信し、このスタートパルスをクロック信号に同期して後段のフリップフロップに順次転送するシフトレジスタ回路と、このシフトレジスタ回路の各段のフリップフロップの出力と前記リセット信号とに基づいて前記第１または第２のタイミング信号を出力するリセット回路とを有する論理回路と、前記第１または第２のタイミング信号に基づいて前記映像データまたは前記非表示データを選択する選択回路と、を備えているように構成しても良い。
【００１２】
また、前記シフトレジスタ回路の所定の段のフリップフロップと次段のフリップフロップとの間に設けられ、表示される画面のアスペクト比に応じて、前記所定の段のフリップフロップの出力を選択するか、または初段のフリップフロップに入力されるスタートパルスをバイパスしたパルス信号を選択するように接続を切換え、この選択した信号を前記次段のフリップフロップに送出する切換手段を備えているように構成しても良い。
【００１３】
また、前記切換手段が前記バイパスされたパルス信号を選択するように接続を切換えた場合には、前記初段乃至前記所定の段のフリップフロップを含む複数段のフリップフロップの出力に基づいた前記第２のタイミング信号を出力しないようにする手段を前記論理回路は更に備えていても良い。
【００１４】
また、前記表示パネル部は、前記画素電極、前記スイッチ素子、前記走査線、および前記映像信号線が形成されたアレイ基板と、前記対向電極が形成された対向基板と、前記アレイ基板と前記対向基板との間に挟持された液晶層と、を備えているように構成しても良い。
【００１５】
また、前記映像信号線駆動回路は前記アレイ基板上に形成することが可能である。
【００１６】
また本発明の第２の態様の表示装置は、マトリクス状に配置された複数の画素電極と、各画素電極に対応して設けられたスイッチ素子と、前記画素電極のうち同じ行方向に配置された画素電極に対応するスイッチ素子を共通接続して同時に開閉動作させる制御信号を送るための走査線と、前記画素電極のうち同じ列方向に配置された画素電極に、対応するスイッチ素子を介して映像信号を送るための映像信号線と、前記画素電極に対向配置された対向電極と、を有する表示パネル部と、リセット信号を受信しない場合は第１のタイミングで走査線を選択し、リセット信号を受信した場合は前記第１のタイミングとは異なる第２のタイミングで走査線を選択する論理回路と、前記論理回路の出力に基づいて選択された走査線に走査電位を供給するバッファアンプ部と、を有する走査線駆動回路部と、を備えていることを特徴とする。
【００１７】
また、前記論理回路は、ｍビットのアドレス信号と前記リセット信号に基づいて走査線を選択するように構成しても良い。
【００１８】
また、前記論理回路は、縦続接続された複数のフリップフロップからなり、スタートパルスを受信し、このスタートパルスをクロック信号に同期して後段のフリップフロップに順次転送するシフトレジスタ回路と、このシフトレジスタ回路の各段のフリップフロップの出力と前記リセット信号とに基づいて前記走査線を選択するための信号を出力するリセット回路とを有するように構成しても良い。
【００１９】
また、前記シフトレジスタ回路の所定の段のフリップフロップと次段のフリップフロップとの間に設けられ、表示される画面のアスペクト比に応じて、前記所定の段のフリップフロップの出力を選択するか、または初段のフリップフロップに入力されるスタートパルスをバイパスしたパルス信号を選択するように接続を切換え、この選択した信号を前記次段のフリップフロップに送出する切換手段を備えているように構成しても良い。
【００２０】
また、前記切換手段が前記バイパスされたパルス信号を選択するように接続を切換えた場合には、前記初段乃至前記所定の段のフリップフロップを含む複数段のフリップフロップの出力に基づいた前記走査線を選択するための信号を出力しないようにする手段を前記論理回路は更に備えているように構成することができる。
【００２１】
また、前記表示パネル部は、前記画素電極、前記スイッチ素子、前記走査線、および前記映像信号線か形成されたアレイ基板と、前記対向電極が形成された対向基板と、前記アレイ基板と前記対向基板との間に挟持された液晶層と、を備えているように構成しても良い。
【００２２】
また、前記走査線駆動回路は前記アレイ基板上に形成することが可能である。
【００２３】
また本発明の第３の態様の駆動方法は、非表示データを一水平帰線期間中に書き込み、映像データを一水平走査期間中に書き込むことを特徴とする。
【００２４】
また、前記一水平帰線期間中に書き込まれる前記非表示データの信号の極性が、同一水平画素ライン中の表示領域に前記水平走査期間中に書き込まれる前記映像データの信号の極性と同一であっても良い。
【００２５】
また、前記非表示データの表示には、前記映像データの表示に用いられる画素電極と対向電極との間の電位差の領域外の電位差を用いても良い。
【００２６】
また本発明の第４の態様の駆動方法は、複数の表示画素から成る水平画素ラインが複数本配列されて成る表示パネルに映像データに基づく表示画像を形成する表示装置の駆動方法において、前記映像データの垂直帰線期間を含めた一垂直走査期間の水平画素ライン数の設定が表示パネルの水平画素ライン数よりも少ない場合、前記映像データに対応しない複数の水平画素ラインに同時に非表示データを第１期間で書き込むと共に、前記映像データをそれに対応する少なくとも一本の前記水平画素ラインに、前記第１期間と異なる第２期間で書き込むことを特徴とする。
【００２７】
また、前記第１期間が一垂直帰線期間で、前記第２期間が垂直走査期間であることが好ましい。
【００２８】
【発明の実施の態様】
本発明による表示装置の第１の実施の形態の構成を図１に示す。この実施の形態の表示装置５０１は液晶表示装置であって投射型ＥＤＴＶ（Extended Difinition TeleVision）に用いられ、図１に示すように対角３インチの表示領域２８１を備えている。
【００２９】
この液晶表示装置５０１は、マトリクスアレイ基板１０１と対向基板（図示せず）との間にポリイミドからなる配向膜を介してＴＮ型の液晶層３５１が保持された構成となっている。
【００３０】
図１に示すように、マトリクスアレイ基板１０１は、表示領域２８１とその周辺部分に映像信号線駆動回路２９１および走査線駆動回路２９３を一体的に備えている。対向電極駆動回路２９５と画素電位保持容量線駆動回路２９６はマトリクスアレイ基板１０１の外部に設置される。表示領域２８１には、映像信号線駆動回路２９１に接続され、互いに略平行に所定の間隔を隔て配置されるｍ本の映像信号線Ｘ1 …Ｘm と、走査線駆動回路２９３に接続され、映像信号線Ｘｉ（ｉ＝１，…ｍ）と略直交して配置されるｎ本の走査線Ｙ1 ，…Ｙn が設けられている。
【００３１】
一方各走査線Ｙｊ（ｊ＝１，…ｎ）と各映像信号線Ｘｉ（ｉ＝１，…ｍ）との交点部分にはｎチャネルのＴＦＴ１２１が配置され、このＴＦＴ１２１を介してＩＴＯ（Indium Tim Oxide）からなる画素電極１５１が配置されている。なお、ＴＦＴ１２１は対応する映像信号線Ｘｉ（ｉ＝１，…ｍ）に接続されている。また、画素電極１５１には、画素電位を保持する保持容量線２１１が各画素電極１５１に対して走査線Ｙｊ（ｊ＝１，…ｎ）と略平行に配置されている。
【００３２】
上記対向基板は、透明なガラス基板上に、ＩＴＯからなり対向電極駆動回路２９５に電気的に接続されるように形成された対向電極３０１と、その上に配置される配向膜とを備えるように構成されている。また図示しないが、クロム（Ｃｒ）等の金属からなる遮光層が不必要な光、例えばＴＦＴ１２１へ入射する光を遮光するように配置されている。
【００３３】
映像信号に基づき画素表示を行う場合、走査線駆動回路２９３は走査線Ｙ1 、走査線Ｙ2 、…走査線Ｙn に順次ゲートＯＮ電圧Ｖｇを出力する。このゲートＯＮ電圧Ｖｇを受けて各ＴＦＴ１２１のドレイン・ソース間は導通し、これにより映像信号線Ｘｉ（ｉ＝１，…ｍ）からの映像信号Ｖs が対応するＴＦＴ１２１を介して各画素電極１５１に導かれる。これにより、上記対向電極と画素電極１５１との間の電位差が液晶層３５１に印加され、この電位差に基づいて表示が成されると共に、画素電極１５１と保持容量線２１１との間にも電荷が保持される。そしてこの電荷が保持されることにより液晶層３５１に保持される電荷の変動を補って各フィールド期間、表示画像を維持する。
【００３４】
次に図２を参照してこの実施の形態の液晶表示装置５０１の映像信号線駆動回路２９１の構成を説明する。この映像信号線駆動回路２９１は、図２に示すように、マトリクス配線部２０１と、論理回路２０２と、この論理回路２０２に接続されるバッファアンプ回路２０４と、このバッファアンプ回路２０４に接続される映像信号選択回路２０５と、この映像信号選択回路２０５に接続される保持容量２０６とを備えている。なお、論理回路２０２，バッファアンプ回路２０４，映像信号選択回路２０５，および保持容量２０６は各映像信号線毎に設けられる。
【００３５】
マトリクス配線部は、映像信号線Ｘｉ（ｉ＝１，…ｍ）を選択するためのアドレス信号を例えばＡ0 …Ａ9 （Ａｉ（ｉ＝０，…９）は０または１の値を有する）とすると、２１本の配線を有する。２１本の配線のうち１本の配線にはリセット信号が入力され、残りの２０本の配線にはアドレス信号の１０ビットＡ0 〜Ａ9 の各々の数値のＤ0 〜Ｄ9 と、これらの１０ビットＡ0 〜Ａ9 を各々反転した数値Ｄ10〜Ｄ19とが入力される。
【００３６】
論理回路２０２は３入力ナンドゲートＮＡ１，ＮＡ２，ＮＡ３，ＮＡ４と、２入力ナンドゲートＮＡ５，ＮＡ６と２入力ノアゲートＮＯ１，ＮＯ２を備えている。３入力ナンドゲートＮＡ１，ＮＡ２，ＮＡ３，ＮＡ４にはデジタル数値信号ＤＡ０〜ＤＡ９か、その反転デジタル数値信号ＤＡ１０〜ＤＡ１９が各ビット毎に１種類ずつ入力される。３入力ナンドゲートＮＡ１，ＮＡ２の出力はノアゲートＮＯ１の入力端に接続され、ナンドゲートＮＡ３，ＮＡ４の出力はノアゲートＮＯ２の入力に接続される。ノアゲートＮＯ１，ＮＯ２の出力はナンドゲートＮＡ５の入力に接続される。ナンドゲートＮＡ５の出力とリセット信号がナンドゲートＮＡ６の入力に接続される。論理回路２０３の最終段のナンドゲートＮＡ６の出力がサンプリングパルスになる。ナンドゲートＮＡ６の出力はバッファアンプ回路２０４に接続されている。
【００３７】
バッファアンプ回路２０４は、３個のバッファ２０４ａ，２０４ｂ，２０４ｃを有している。ナンドゲートＮＡ６の出力はバッファ２０４ａによって反転増幅され、この反転増幅された信号は、映像信号選択回路２０５を構成するトランスファゲートのｐチャネルＴＦＴ２０５ａのゲートに入力される。
【００３８】
またナンドゲートＮＡ６の出力は、直列に接続されたバッファ２０４ｂ．２０４ｃからなる増幅回路によって増幅され、この増幅された信号は映像信号選択回路２０５を構成するトランスファゲートのｎチャネルＴＦＴ２０５ｂのゲートに入力される。なお、ＴＦＴ２０５ａ，２０５ｂからなるトランスファゲートは映像信号を選択するのに用いられる。
【００３９】
このトランスファゲートのドレインは映像信号バスライン２０７に接続され、論理回路２０２からのサンプリングパルスがＯＮ期間の間、映像信号がサンプリングされる。トランスファゲートのソースは、対応する映像信号線に接続されているとともに映像信号選択回路２０５により選択された映像信号を保持する保持容量２０６にも接続されている。
【００４０】
次に図２を参照して、映像信号線駆動回路２９１の動作について説明する。各マトリクス配線部２０１では３入力ナンドゲートＮＡ１，ＮＡ２，ＮＡ３，ＮＡ４に接続される数値信号線の組み合わせがそれぞれ異なっている。
【００４１】
ナンドゲートＮＡ１にはデジタル数値信号ＤＡ０かその反転信号ＤＡ１０のどちらかと、デジタル数値信号ＤＡ１かその反転信号ＤＡ１１のどちらかと、デジタル数値信号ＤＡ２かその反転信号ＤＡ１２のどちらかとが入力されている。ナンドゲートＮＡ２にはデジタル数値信号ＤＡ３かその反転信号ＤＡ１３のどちらかと、デジタル数値信号ＤＡ４かその反転信号ＤＡ１４のどちらかと、デジタル数値信号ＤＡ５かその反転信号ＤＡ１５のどちらかとが入力されている。ナンドゲートＮＡ３にはデジタル数値信号ＤＡ６かその反転信号ＤＡ１６のどちらかと、デジタル数値信号ＤＡ７かその反転信号ＤＡ１７のどちらかと、デジタル数値信号ＤＡ８かその反転信号ＤＡ１８のどちらかとが入力されている。ナンドゲートＮＡ４の入力うち、１入力はデジタル数値信号ＤＡ９かその反転信号ＤＡ１９のどちらかが入力され、他の２入力には常に「Ｈ」レベルの信号が入力されている。ナンドゲートＮＡ６の片方の入力は全てがリセット信号線と接続されている。
【００４２】
このように構成された映像信号線駆動回路２９１においては、ナンドゲートＮＡ１，ＮＡ２，ＮＡ３，ＮＡ４の全ての入力が「Ｈ」レベルになったときだけデコーダ（論理回路）２０２のナンドゲートＮＡ５は「Ｌ」レベルの信号を出力する。この場合において、表示領域の映像信号データを書き込むときはリセット信号は「Ｈ」レベルになっているため、論理回路２０２の最終段のナンドゲートＮＡ６からサンプリングパルスがバッファアンプ回路２０４に出力される。これにより映像信号選択回路２０５によって映像信号が選択され、出力される。
【００４３】
これに対して非表示データを書き込むとき、リセット信号は「Ｌ」レベルとなるため、このときのナンドゲートＮＡ１，ＮＡ２，ＮＡ３，ＮＡ４の入力に関わらず、全ての論理回路２０２の最終段のナンドゲートＮＡ６からサンプリングパルスがバッファアンプ回路２０４に出力される。
【００４４】
リセット信号が「Ｌ」レベルになるのに同期して映像信号バスライン２０７から必要な非表示データを供給することにより、全ての映像信号選択回路２０５から非表示映像信号が出力される。
【００４５】
今、表示画面が図４に示すように、６４０×４８０画素からなる表示領域５０２と、１０７×４８０画素からなる非表示領域５０３と、１０６×４８０画素からなる非表示領域５０４とから構成される場合を例にとって本実施の形態の液晶表示装置の動作を図３を参照して説明する。この場合の液晶表示装置は８５３本の映像信号線と４８０本の走査線を有している。
【００４６】
時刻ｔ0 において、Ｎ−１番目の走査線ＹN-1 に走査線駆動回路２９３から「Ｈ」レベルの電圧Ｖｇ（Ｎ−１）が出力されており、このためこの走査線ＹN-1 に接続されたＴＦＴ１２１はＯＮとなっている。このとき、１０８番目の映像信号線Ｘ108 から７４７番目の映像信号線Ｘ747 に接続された論理回路２０２が順次サンプリングパルスを出力する様なアドレス信号が、映像信号線駆動回路２９１のマトリクス配線部２０１に送られる。すると映像信号線駆動回路２９１から映像信号線Ｘ108 ，…Ｘ747 に映像信号が順次送られ、走査線ＹN-1 に接続されているＴＦＴ１２１を介して、対応する画素電極１５１に映像信号データが書き込まれる（図３に示す一水平走査期間の間）。これにより図４に示す表示領域５０２中の上からＮ−１行目の画素に表示データが表示されることになる。
【００４７】
そして、走査線ＹN-1 の電圧Ｖｇ（Ｎ−１）が「Ｌ」レベルとなった時（時刻ｔ1 ）から所定時間△ｔ経過すると、Ｎ番目の走査線ＹN の電位Ｖｇ（Ｎ）が「Ｈ」レベルになるとともにリセット信号が「Ｌ」レベルとなる（図３に示す時刻ｔ2 参照）。Ｎ番目の走査線ＹN の電位Ｖｇ（Ｎ）が「Ｈ」レベルになったことにより、この走査線ＹN に接続されたＴＦＴ１２１はＯＮとなっている。このとき、リセット信号を「Ｌ」レベルにするとともに映像信号バスライン２０７に非表示データ、例えば黒表示の電位を供給すると、走査線ＹN に接続されたＴＦＴ１２１を介してｍ（＝８５３）個の画素電極１５１に非表示データの映像信号が書き込まれる。
【００４８】
時刻ｔ3 において水平帰線期間が終了してリセット信号が「Ｈ」レベルになると、上述したと同様にして１０８番目の映像信号線Ｘ108 から７４７番目の映像信号線Ｘ747 に接続された論理回路２０２が順次サンプリングパルスを出力する様なアドレス信号が映像信号線駆動回路２９１のマトリクス配線部２０１に送られる。すると、映像信号線駆動回路２９１から映像信号線Ｘ108 ，…Ｘ747 に映像信号が順次送られ、走査線ＹN に接続されているＴＦＴ１２１を介して、対応する画素電極１５１に映像信号データが書き込まれる。
【００４９】
したがって、表示画面の上からＮ行目の画素に対応する画素電極のうち、非表示領域５０３，５０４の画素に対応する画素電極１５１には非表示データ、例えば黒表示の電位が書き込まれ、表示領域５０２の画素に対応する画素電極１５１には表示データが書き込まれる。
【００５０】
これにより、表示領域５０２には表示データが表示され、非表示領域５０３，５０４には非表示データ、上述の場合は「黒色」が表示されることになる。
【００５１】
なお、図３に示す△ｔはＹN-1 行目の走査線で制御されるＴＦＴ１２１のＯＦＦするタイミングが走査線の時定数の影響で遅れ、ＹN 行に書き込むべき映像信号をＹN-1 行目の画素電極１５１が保持してしまうのを防ぐためのものである。
【００５２】
以上説明したように本実施の形態の表示装置によれば、リセット信号を変化させるだけで、水平帰線期間に非表示領域の信号線に非表示データを書き込むことが可能となり、非表示領域の非表示データの表示を容易に行うことができる。
【００５３】
なお、上記実施の形態の液晶表示装置において、非表示データとして同フレームで画素電極に書き込む映像信号と同極性の信号を指定して、水平帰線期間中にあらかじめ書き込んでおくこと、すなわちプリチャージすることにより表示データの十分な書き込みを行うことが可能となり、高コントラストの表示を得ることができる。
【００５４】
また、本実施の形態においては、リセット信号によって一水平画素全てに対して非表示データの書き込みを行っているので、駆動回路によって表示画面上の水平方向で任意に表示領域を選択した場合に、選択されなかった領域の表示画素には、既に非表示データが保持される。このため映像信号に手を加えることなしに表示領域を任意に選択することができる。
【００５５】
次に本発明による表示装置の第２の実施の形態の構成を図５および図６を参照して説明する。この実施の形態の表示装置は、図１乃至図２に示す第１の実施の形態の液晶表示装置において、映像信号線駆動回路２９１の構成を図５に示す構成の映像信号線駆動回路に置換えるとともに映像信号バスライン２０７の代わりに映像信号バスライン４０７Ａ，４０７Ｂを設けたものである。
【００５６】
この図５示す映像信号線駆動回路は、マトリクス配線部４０１と、２種類の駆動部とを備えており、一方の駆動部は表示領域の映像信号線を駆動するのに用いられ、他方の駆動部は非表示領域の映像信号線を駆動するのに用いられる。
【００５７】
上記一方の駆動部は図５（ａ）に示すように表示領域の各映像信号線毎に設けられ、論理回路４０２Ａと、この論理回路４０２Ａの出力を受けるバッファアンプ回路４０４Ａと、このバッファアンプ回路４０４Ａの出力に基づいて映像信号を選択する映像信号選択回路４０５Ａとを備えている。また上記他方の駆動部は図５（ｂ）に示すように非表示領域の各映像信号線毎に設けられ、論理回路４０２Ｂと、この論理回路４０２Ｂの出力を受けるバッファアンプ回路４０４Ｂと、このバッファアンプ回路４０４Ｂの出力に基づいて映像信号を選択する映像信号選択回路４０５Ｂとを備えている。
【００５８】
マトリクス配線部４０１は図２に示すマトリクス配線部２０１と同一の構成となっている。また論理回路４０２Ａ，４０２Ｂは図２に示す論理回路２０２と同一の構成となっている。バッファアンプ回路４０４Ａ，４０４Ｂは図２に示すバッファアンプ回路２０４と同一の構成となっている。なお、マトリクス配線部４０１と論理回路４０２Ａは、駆動する映像信号線のアドレスがマトリクス配線部４０１Ａに入力されているときに上記駆動する映像信号線に映像データが送出されるように接続される。また、マトリクス配線部４０１と論理回路４０２Ｂとの接続も同様である。なお、図５においては映像信号選択回路に接続されるべき保持容量は図示されていない。
【００５９】
そして、バッファアンプ回路４０４Ａは論理回路４０２Ａの出力を増幅および反転増幅し、バッファアンプ回路４０４Ｂは論理回路４０２Ｂの出力を増幅および反転増幅する。また、映像信号選択回路４０５は、２個のトランスファゲート４０５Ａ，４０５Ｂを有している。トランスファゲート４０５Ａはバッファアンプ回路４０４Ａの出力に基づいて映像信号バスライン４０７Ａを介して送られてくる映像信号Ｖｉｄｅｏ１を選択し、トランスファゲート４０５Ｂはバッファアンプ回路４０４Ｂの出力に基づいて映像信号バスライン４０７Ｂを介して送られてくる映像信号Ｖｉｄｅｏ２を選択する。
【００６０】
このような構成とすることにより、表示パネル内の非表示データの内容に対応して、ＴＦＴ１２１の入力配線（映像信号線）の接続を前もって映像信号バスライン４０７Ａと映像信号バスライン４０７Ｂとに振り分けておけば、図６に示すように映像信号に非表示データを挿入する必要がなくなる。また水平帰線期間に同時に別の表示データを書き込むことも可能となり、一水平画素ライン内で表示領域へのプリチャージの為の電圧と非表示領域への非表示データの電圧を別に設定することができる。例えば図４に示すような表示画像の場合は、表示領域５０２に対応する信号線に映像信号Ｖｉｄｅｏ１が入力するように接続し、非表示領域５０３と非表示領域５０４に対応する信号線に映像信号Ｖｉｄｅｏ２が入力するように接続する。非表示データを表示しない場合には映像信号Ｖｉｄｅｏ１と映像信号Ｖｉｄｅｏ２は全く同じであるが、非表示データを表示する場合には映像信号Ｖｉｄｅｏ１はそのままで、映像信号Ｖｉｄｅｏ２は非表示データとなる。なお、プリチャージ用電圧を設定して入力したい時は図７に示すように映像信号Ｖｉｄｅｏ１の水平帰線期間の電圧を±Ｖ1 に設定する。
【００６１】
この第２の実施の形態の液晶表示装置も第１の実施の形態と同様の効果を奏することは云うまでもない。
【００６２】
次に、本発明による表示装置の第３の実施の形態の構成を図８および図９を参照して説明する。この実施の形態の表示装置は、図１乃至図２に示す第１の実施の形態の液晶表示装置において、映像信号線駆動回路２９１の構成を図８に示す構成の映像信号線駆動回路に置き換えるとともに映像信号バスライン２０７の代わりに映像信号バスライン６０７およびラスタ信号バスライン６０８Ａ，６０８Ｂを設けたものである。
【００６３】
この図８に示す映像信号線駆動回路はマトリクス配線部６０１と、２種類の駆動部とを備えている。２種類の駆動部のうちの一方の駆動部は図８（ａ）に示すように駆動する信号線毎に設けられ、論理回路６０２Ａと、バッファアンプ回路６０４Ａ1 ，６０４Ａ2 と、トランスファゲートからなる映像信号選択回路６０５Ａ1 ，６０５Ａ2 とを備えている。また他方の駆動部は図８（ｂ）に示すように駆動する信号線毎に設けられ、論理回路６０２Ｂと、バッファアンプ回路６０４Ｂ1 ，６０４Ｂ2 と、トランスファゲートからなる映像信号選択回路６０５Ｂ1 ，６０５Ｂ2 とを備えている。なお、図８においては保持容量は図示されていない。
【００６４】
マトリクス配線部６０１は図２に示すマトリクス配線部２０１と同一の構成となっている。論理回路６０２Ａ，６０２Ｂは各々図２に示す論理回路２０２からナンドゲートＮＡ６を削除したものである。バッファアンプ回路６０４Ａ1 ，６０４Ｂ2 ，６０４Ｃ1 ，６０４Ｄ2 は各々、図２に示すバッファアンプ回路２０４と同一の構成を有している。そしてバッファアンプ回路６０４Ａ1 は論理回路６０２Ａの出力を増幅および反転増幅し、バッファアンプ回路６０４Ｂ1 は論理回路６０２Ｂの出力を増幅および反転増幅する。また、バッファアンプ回路６０４Ａ2 ，６０４Ａ3 は各々リセット信号（本実施の形態においては正値論理）を増幅および反転増幅する。
【００６５】
トランスファゲート６０５Ａ1 はバッファアンプ回路６０４Ａ1 の出力に基づいて映像信号バスライン６０７を介して送られてくる映像信号を選択し、トランスファゲート６０５Ｂ1 はバッファアンプ回路６０４Ｂ1 の出力に基づいて映像信号バスライン６０７を介して送られてくる映像信号を選択する。またトランスファゲート６０５Ａ2 は、バッファアンプ回路６０４Ａ2 の出力に基づいて、ラスタ信号バスライン６０８Ａを介して送られてくるラスタ信号Ｒａｓｔｅｒ１を選択し、トランスファゲート６０５Ｂ2 はバッファアンプ回路６０４Ｂ2 の出力に基づいて、ラスタ信号バスライン６０８Ｂを介して送られてくるラスタ信号Ｒａｓｔｅｒ２を選択する。
【００６６】
このような構成とすることにより、非表示データあるいはプリチャージ用電圧を表わすラスタ信号Ｒａｓｔｅｒ１、Ｒａｓｔｅｒ２を表示データを表わす映像信号と別に入力することが可能となり、図９に示すように映像信号の水平帰線期間のデータを修正する必要がなくなる。またラスタ信号Ｒａｓｔｅｒ１とラスタ信号Ｒａｓｔｅｒ２を別の配線で供給することで第２の実施の形態と同様に一水平画素ライン内で非表示データとプリチャージ用電圧を別々に設定して入力できる。
【００６７】
この第３の実施の形態の表示装置も第１の実施の形態の表示装置と同様の効果を奏することも云うまでもない。
【００６８】
本発明による表示装置の第１、２、３の実施の形態について以上説明したが、これらは各映像信号線毎に論理回路が設置された例である。これに対して本発明の第４の実施の形態のように、１つの論理回路で複数の映像信号線を同時に駆動することができる。この第４の実施の形態について図１０、１１を参照して説明する。この実施の形態の表示装置は図１乃至図２に示す第１の実施の形態の液晶表示装置において、バッファアンプ回路及び映像信号選択回路を図１０に示すバッファアンプ部７０４及び映像信号選択回路部７０５に置き換えたものである。バッファアンプ部７０４は２個のバッファアンプ回路７０４，７０４ｂを有しており、映像信号選択回路部７０５はトランスファゲートからなる映像信号選択回路７０５ａ及びトランスファゲートからなる映像信号選択回路７０５ｂを有している。
【００６９】
論理回路７０２から出力されたサンプリングパルスが２個のバッファアンプ７０４ａ，７０４ｂに入力される。これらのバッファアンプ回路７０４ａ，７０４ｂはサンプリングパルスを増幅、反転増幅してそれぞれトランスファゲート７０５ａ、７０５ｂに入力する。トランスファゲート７０５ａは映像信号バスライン７０６ａを介して送られてくる映像信号Ｖｉｄｅｏ１を選択し、トランスファゲート７０５ｂは映像信号バスライン７０６ｂを介して送られてくる映像信号Ｖｉｄｅｏ２を選択する。そして図１１に示すように映像信号バスライン７０６ａには奇数番目の映像信号線に書き込む映像信号を供給し、映像信号バスライン７０６ｂには偶数番目の映像信号線に書き込む映像信号を供給する。但し図１１の映像信号Ｖｉｄｅｏ１，２の波形は、奇数番目、或は偶数番目の映像信号線に対応した信号の内容を図示するのは難しいため模式的表現をとってある。
【００７０】
そして第１の実施の形態と同様にナンドゲートＮＡ１，ＮＡ２，ＮＡ３，ＮＡ４に入力するデジタル数値信号が全て「Ｈ」になった時だけ論理回路７０２からサンプリングパルスが出力されて映像信号が選択、出力される。またリセット信号が「Ｌ」レベルになるのに同期して映像信号バスライン７０６ａ、７０６ｂから必要な非表示データを供給することにより、映像信号線全てに対応する映像信号選択回路部７０５から非表示映像信号が出力される。なお、この第４の実施の形態ではデジタル入力信号Ｄ０〜Ｄ１９の周波数及び映像信号の周波数が第１の実施の形態の半分で第１の実施の形態と同様の表示を行うことができる。またこの駆動法を用いることでトランスファゲートの映像信号の十分な書き込みが可能になる。本発明の第４の実施の形態は第１の実施の形態だけではなく、第２、３の実施の形態にも適用できることは言うまでもない。
【００７１】
なお、以上説明した実施の形態ではリセット信号に基づいて非表示データを選択したが本発明の第５の実施の形態のようにリセット信号に基づいて非表示データを選択する回路が無い場合でも非表示データを表示することが可能である。この第５の実施の形態の表示装置を図１２、１３を参照して説明する。
【００７２】
この第５の実施の形態の表示装置の映像信号線駆動回路２９１の構成を図１２に示す。この実施の形態の映像信号線駆動回路は、図１２に示すようにマトリクス配線部８０１と、論理回路８０２と、バッファアンプ回路８０４と、映像信号選択回路８０５とを備えている。マトリクス配線部８０１は図２に示す第１の実施の形態のマトリクス配線部２０１からリセット信号用の配線を削除したものである。また論理回路８０２は図２に示す第１の実施の形態の論理回路２０２から最終段のナンドゲートＮＡ６を削除したものである。なお、バッファアンプ回路８０４および映像信号選択回路８０５は図２に示す第１の実施の形態のバッファアンプ回路２０４および映像信号選択回路２０５と各々同一の構成となっている。
【００７３】
図１３に示すように非表示データを選択、出力する時はナンドゲートＮＡ１，ＮＡ２，ＮＡ３，ＮＡ４に入力するデジタル数値信号ＤＡ０〜ＤＡ１９を全て「Ｈ」とし、これに同期させて映像信号バスラインに非表示データを供給する。これにより全ての映像信号線に対して非表示データを書き込むことができる。
【００７４】
以上述べた実施の形態の表示装置においては、図４に示すように表示画面の左右に非表示領域がある場合について説明した。本発明の表示装置の第６の実施の形態のように、表示画面の上下に非表示領域がある場合にも非表示データの表示を容易に行うことができる。この第６の実施の形態の表示装置を図１４乃至図１６を参照して説明する。
【００７５】
この第６の実施の形態の表示装置は、第１乃至第４のいずれかの実施の形態の表示装置において、走査線駆動回路２９３が図１５に示すような構成を有しているものである。そして図１４に示す表示画面を容易に表示することが可能となる。
【００７６】
図１４において表示データ表示領域９０２では、走査線駆動回路２９３は走査線Ｙ1 ，走査線Ｙ2 ，…走査線Ｙn に順次ゲートＯＮ電圧Ｖｇを出力する。それに対し上下の非表示データ表示領域９０３，９０４での非表示データの書き込みでは、走査線駆動回路２９３は非表示領域の走査線全てに対して同時にゲートＯＮ電圧Ｖｇを出力する。
【００７７】
この実施の形態にかかる走査線駆動回路２９３は、図１５に示すように、マトリクス配線部１００５ａ，１００５ｂ，１００５ｃと、リセット信号配線部１００８とを有し、更に各走査線毎に設けられた論理回路１００６ａ，１００６ｂ，１００６ｃ，１００６ｄおよびバッファアンプ回路１００７を有している。
【００７８】
今、走査線Ｙｊ（ｊ＝１，…ｎ）を選択するためのアドレス信号をＡ0 …Ａ8 （Ａｉ（ｉ＝０，…８）は０または１の値を有する）とすると、マトリクス配線部１００５ａ，１００５ｂ，１００５ｃ全体で１８本の配線を有する。この１８本の配線にはアドレス信号の９ビットＡ0 …Ａ8 の各々の数値ＤＡＹ０〜ＤＡＹ８と、これらの１０ビットＡ0 …Ａ8 を各々反転した数値ＤＡＹ９〜ＤＡＹ１７とが入力される。
【００７９】
マトリクス配線部１００５ａは、数値ＤＡＹ６〜ＤＡＹ８が入力される３本の配線と、数値ＤＡＹ１５〜ＤＡＹ１７が入力される３本の配線とからなり、マトリクス配線部１００５ｂは、数値ＤＡＹ３〜ＤＡＹ５が入力される３本の配線と、数値ＤＡＹ１２〜ＤＡＹ１４が入力される３本の配線とからなり、マトリクス配線部１００５ｃは、数値ＤＡＹ０〜ＤＡＹ２が入力される３本の配線と、数値ＤＡＹ９〜ＤＡＹ１１が入力される３本の配線とからなっている。
【００８０】
またリセット信号配線部１００８はリセット信号ＲｅｓｅｔＹ１が入力される配線とリセット信号ＲｅｓｅｔＹ２が入力される配線とを有している。
【００８１】
論理回路１００６ａ，１００６ｂ，１００６ｃはそれぞれ３入力ナンドゲートＮＡ１，ＮＡ２，ＮＡ３から成る。論理回路部１００６ｄはそれぞれ２入力ノアゲートＮＯ１，ＮＯ２から成る。ナンドゲートＮＡ１は数値信号ＤＡＹ６かＤＡＹ１５のどちらかと、数値信号ＤＡＹ７かＤＡＹ１６のどちらかと、数値信号ＤＡＹ８かＤＡＹ′１７のどちらかが入力されている。ナンドゲートＮＡ２は数値信号ＤＡＹ３かＤＡＹ１２のどちらかと、数値信号ＤＡＹ４かＤＡＹ１３のどちらかと、数値信号ＤＡＹ５かＤＡＹ′１４のどちらかが入力されている。ナンドゲートＮＡ３は数値信号ＤＡＹ０かＤＡＹ９のどちらかと、数値信号ＤＡＹ１かＤＡＹ１０のどちらかと、数値信号ＤＡＹ２かＤＡＹ′１１のどちからが入力されている。ノアゲートＮＯ１にはナンドゲートＮＡ１，ＮＡ２，ＮＡ３の出力が入力される。異なる走査線に対しては３入力ナンドゲートＮＡ１，ＮＡ２，ＮＡ３に接続される数値信号の組み合わせがそれぞれ異なっている。
【００８２】
ノアゲートＮＯ２には２入力のノアゲートでノアゲートＮＯ１の出力とリセット信号が入力され、演算結果がバッファアンプ回路１００７を介して走査線に送出される。またリセット信号配線部１００８では表示領域の走査線Ａを選択する論理回路１００６ｄにはリセット信号ＲｅｓｅｔＹ１が入力され、非表示領域の走査線Ｂを選択する論理回路１００６ｄにはリセット信号ＲｅｓｅｔＹ２が入力される。以上のように接続されたナンドゲートＮＡ１，ＮＡ２，ＮＡ３の全ての入力が「Ｈ」になった時あるいはリセット信号が「Ｈ」になったときデコーダのノアゲートＮＯ２は「Ｌ」を出力する。
【００８３】
ここで表示パネルの上下に非表示データを表示しない場合は、リセット信号ＲｅｓｅｔＹ１、ＲｅｓｅｔＹ２はともに常に「Ｌ」になっているため、走査信号駆動回路２９３は垂直走査期間にだけ順次走査電圧を順次出力する。これに対し表示パネルの上下非表示データを表示する場合はリセット信号ＲｅｓｅｔＹ１は常に「Ｌ」、リセット信号ＲｅｓｅｔＹ２は垂直走査期間は「Ｌ」、垂直帰線期間に「Ｈ」になる（図１６参照）。これにより垂直帰線期間には、リセット信号ＲｅｓｅｔＹ２が入力された全ての論理回路１００６ｄにはナンドゲートＮＡ１，ＮＡ２，ＮＡ３，ＮＡ４の入力に関わらず同時にサンプリングパルスをバッファアンプ回路１００７に対して出力し走査電圧が出力される（図１６参照）。これに合わせ映像信号線駆動回路２９１は垂直走査期間の間、非表示データを出力することにより複数の水平画素ラインに非表示データの書き込みが行われる。
【００８４】
上記実施の形態でリセット信号ＲｅｓｅｔＹ１は常に「Ｌ」であるため、リセット信号ＲｅｓｅｔＹ１とノアゲートＮＯ２の入力を設定しない回路も可能であるが、本実施の形態では各段での動作速度に差が出ないように、すべての段にノアゲートＮＯ２が設定された回路とした。
【００８５】
前述した水平帰線期間に左右の非表示データを書き込むと同時に、上記した駆動回路と駆動方法を用いて上下にも非表示データを表示した表示画面例を図１４に示す。８５３×４８０個の表示画素を持つ表示装置で６４０×４００画素の表示領域９０２でコンピュータの映像信号に基づく表示を行い、残りの表示領域９０３，９０４，９０５，９０６には非表示データを表示させる。
【００８６】
なおリセット信号を上記の２種類よりも多く設定することで更に多くの垂直画素数の映像信号規格に対応できるようになることは言うまでもない。
【００８７】
上記第１乃至第６の実施の形態においては、映像信号線駆動回路２９１および走査線駆動回路２９３の論理回路としてはデコーダが用いられていたがシフトレジスタを用いることもできる。映像信号線駆動回路の論理回路にシフトレジスタを用いた場合を第７の実施の形態として説明する。
【００８８】
本発明による表示装置の第７の実施の形態を図１７乃至図１９を参照して説明する。この実施の形態の表示装置は図１に示す液晶表示装置において、映像信号線駆動回路２９１を図１９に示す構成の映像信号線駆動回路に置換えたものである。
【００８９】
この図１９に示す映像信号線駆動回路は、論理回路２０と、バッファアンプ部３０と、映像信号選択回路４０とを備えている。論理回路２０はスタートパルス、アスペクト比切換信号、およびリセット信号に基づいて映像信号バスライン５０から映像データまたは非表示データを取り出すためのタイミング信号を順次発生するものであって、水平シフトレジスタ回路２１と、アスペクト比切換回路２４と、リセット回路２６とを備えている。
【００９０】
今、本実施の形態の表示装置の表示領域２８１の横の画素数と縦の画素が図４に示すように８５３×４８０である場合、すなわちアスペクト比が１６：９である場合を考える。この場合、シフトレジスタ回路２１は上記横の画素数に対応して設けられた８５３個の例えばＤ型フリップフロップ２２1 ，…２２853 と、入力段切換回路２３とを備えている。８５３個のフリップフロップ２２1 ，…２２853 は縦続接続されている。
【００９１】
そして上記表示領域に図４に示すように表示画面５０２の始まりとなる横の画素に対応するフリップフロップ２２108 と、このフリップフロップ２２108 の前段のフリップフロップ２２107 との間に入力段切換回路２３が設けられている。外部からのスタートパルスがフリップフロップ２２1 に入力されると、図示しないクロックパルスに同期して上記スタートパルスは後段のフリップフロップ２２2 に転送されるとともにシフトレジスタ回路２１の出力であるタイミング信号がアスペクト比切換回路２４に送られる。これが各段のフリップフロップで順次繰り返される。フリップフロップ２２107 の出力は入力段切換回路２３に送られる。
【００９２】
入力段切換回路２３は、表示領域２８１にアスペクト比１６：９の表示画面を表示する場合には、フリップフロップ２２107 の出力を選択し、アスペクト比４：３の表示画面を表示する場合には、バイパスされたスタートパルスを選択して次段のフリップフロップ２２108 に送出する。フリップフロップ２２108 は入力段切換回路２３の出力（スタートパルス）を、上記クロックパルスに同期して後段のフリップフロップ２２109 に転送するとともにアスペクト比切換回路２４に送る。これが各段のフリップフロップで繰りかえされ、スタートパルスが順次、後段のフリップフロップに転送されるとともにアスペクト切換回路２４に送出される。
【００９３】
アスペクト比切換回路２４は８５３個のＮＯＲ回路２５1 ，…２５853 を有している。ＮＯＲ回路２５i （ｉ＝１，…１０７，７４８，…８５３）はアスペクト比切換信号とフリップフロップ２２i の出力とに基づいてＮＯＲ演算を行い演算結果をリセット回路２６に送出する。ＮＯＲ回路２５i （ｉ＝１０８，…７４７）はアスペクト比切換信号と、「Ｌ」レベルの信号とに基づいてＮＯＲ演算を行い、演算結果をリセット回路２６に送出する。
【００９４】
リセット回路２６は８５３個のＮＯＲ回路２７1 ，…２７853 を有している。ＮＯＲ回路２７i （ｉ＝１，…８５３）はアスペクト比切換回路２４のＮＯＲ回路２５i の出力と、リセット信号とに基づいてＮＯＲ演算を行い、演算結果をバッファアンプ部３０に送出する。
【００９５】
バッファアンプ部３０は８５３個のバッファアンプ回路３２1 ，…３２853 を有している。また映像信号選択回路４０は８５３個のトランスファゲート４２1 ，…４２853 を備えている。バッファアンプ回路３２i （ｉ＝１，…８５３）は、ＮＯＲ回路２７i の出力を増幅および反転増幅し、トランスファゲート４２i を構成するｐチャネルＴＦＴおよびｎチャネルＴＦＴのゲートに各々入力される。このトランスファゲート４２i （ｉ＝１，…８５３）がＯＮとなっている期間の間、映像信号バスラインを介して送られてくる映像データまたは非表示データがサンプリングされ、対応する映像信号線Ｘi （ｉ＝１，…８５３）に送られる。
【００９６】
この実施の形態の表示装置の動作を図１８および図１９を参照して説明する。図１８はアスペクト比が１６：９の表示画面を表示する場合のタイミングチャートであり、図１９はアスペクト比が４：３の表示画面を表示する場合のタイミングチャートである。
【００９７】
アスペクト比が１６：９の表示画面を表示する場合は、アスペクト比切換信号は「Ｌ」レベルに設定される。そして入力段切換回路２３によってフリップフロップ２２107 の出力が選択されてフリップフロップ２２108 に送られるように接続が切換られている。したがって一水平走査期間の開始時に外部から水平シフトレジスタ回路２１に入力されたスタートパルスはクロック信号に同期してフリップフロップ２２1 ，…２２853 に順次転送されるとともに、これらの各フリップフロップ２２i （ｉ＝１，…８５３）からアスペクト比切換回路２４の対応するＮＯＲ回路２５i にタイミング信号が送出される。なお、スタートパルスおよびタイミング信号は、この実施の形態においては図１８に示すように負値論理となっているとともにリセット信号は正値論理となっている。各フリップフロップ２２i （ｉ＝１，…８５３）からタイミング信号が対応するＮＯＲ回路２５i に送られると、ＮＯＲ回路２５i から「Ｈ」レベルの信号が出力されてリセット回路２６の対応するＮＯＲ回路２７i に送信される。
【００９８】
上記一水平走査期間中はリセット信号は「Ｌ」レベルに設定されているのでＮＯＲ回路２５i の出力が「Ｈ」の時だけＮＯＲ回路２７i （ｉ＝１，…８５３）から「Ｌ」レベルの信号が出力され、バッファアンプ回路３２i を介して対応するトランスファゲート４２i がＯＮする。これによりトランスファゲート４２i （ｉ＝１，…８５３）によって映像信号バスライン５０から映像データが対応する映像信号線Ｘi 取り込まれる（図１８参照）。このようにして一水平走査期間中に映像信号線Ｘi ，…Ｘ853 に映像データが順次取り込まれる。
【００９９】
またこの実施の形態においては、水平帰線期間のある期間にリセット信号が「Ｈ」レベルとなるため（図１８参照）、リセット回路２６の各ＮＯＲ回路２７i （ｉ＝１，…８５３）から「Ｌ」レベルの信号が出力され、全てのトランスファゲート４２i ，…４２853 がＯＮとなる。このとき映像信号バスライン５０に非表示データ、例えば黒表示の電位を供給すると、この非表示データはトランスファゲート４２i （ｉ＝１，…８５３）を介して対応する映像信号線Ｘi 送られる。そして第１の実施の形態の場合と同様に走査線駆動回路２９３によって現在選択されている走査線に接続されたＴＦＴ１２１を介して８５３個の画素電極に上記非表示データが書き込まれる。
【０１００】
一方、アスペクト比が４：３表示画面を表示する場合は、図１９に示すようにアスペクト比切換信号は「Ｈ」レベルに固定される。したがってアスペクト比切換回路２４のＮＯＲ回路２５1 〜２５107 およびＮＯＲ回路２５748 〜２５853 の出力は各々、常に「Ｌ」レベルとなっている。水平帰線期間のある期間にリセット信号は「Ｈ」レベルとなるから（図１９参照）、アスペクト比が１６：９の場合と同様に、走査線駆動回路２９３によって現在選択されている走査線に接続されたＴＦＴ１２１を介して８５３個の画素電極に非表示データを書き込むことが可能となる。
【０１０１】
そして一水平走査期間においては、上記の通りＮＯＲ回路２５1 〜２５107 およびＮＯＲ回路２５748 〜２５853 の出力は常に「Ｌ」レベルであり、図１９に示すようにリセット信号は「Ｌ」レベルであるから、リセット回路２６のＮＯＲ回路２７1 〜２７107 およびＮＯＲ回路２７748 〜２７853 の出力は、各々「Ｈ」レベルとなる。このため、一水平走査期間内ではトランスファゲート４２1 〜４２107 およびトランスファゲート４２748 〜４２853 はＯＮせず、対応する映像信号線Ｘ1 〜２７107 およびＸ748 〜Ｘ853 にＴＦＴ１２１を介して接続された画素電極には、映像データが書き込まれない。上記画素電極は、水平帰線期間に書き込まれたデータを保持している。
【０１０２】
また、一水平走査期間中に外部から送出されてくるスタートパルスはフリップフロップ２２1 に入力されるとともに入力段切換回路２３を介してフリップフロップ２２108 に入力される。そしてクロック信号に同期してフリップフロップ２２1 からフリップフロップ２２107 まで、スタートパルスが順次転送されるとともに、フリップフロップ２２108 から最終段のフリップフロップ２２853 までスタートパルスが順次転送される。なお、フリップフロップ107 の出力は入力段切換回路２３によってフリップフロップ２２108 には送られない。
【０１０３】
そして上記クロック信号に同期して各段のフリップフロップ２２i （ｉ＝１，…８５３）からスタートパルスが出力されるとともに対応するＮＯＲ回路２５i にタイミング信号が送出される。
【０１０４】
このように一水平走査期間中に各ＮＯＲ回路２５i （ｉ＝１，…８５３）にはタイミング信号が送出されるが、前述したようにトランスファゲート４２1 〜４２107 およびトランスファゲート４２748 〜４２853 はＯＮしない。
【０１０５】
これに対してトランスファゲート４２108 〜４２747 はアスペクト比１６：９の場合と同様に上記タイミング信号に応じてＯＮするから、映像データを取り込むことが可能となる。したがって映像信号線Ｘi （ｉ＝１０８，…７４７）に、ＴＦＴ１２１を介して接続された画素電極には映像データが書き込まれることになり、例えば図４に示すように表示領域５０２には映像データが表示され、非表示領域５０３，５０４には非表示データが表示されることになる。
【０１０６】
なおこの第７の実施の形態においては第１の実施の形態の映像信号線駆動回路２９１の論理回路としてデコーダの代わりにシフトレジスタを用いたが、第２、第４および第５の実施の形態の映像信号線駆動回路の論理回路としてデコーダの代わりにシフトレジスタを用いることが可能であることは言うまでもない。
【０１０７】
なお、本実施の形態においては、映像データと非表示データとを選択するためのスイッチは共用のアナログスイッチを用いているため、映像信号線駆動回路は小さくすることが可能となり、映像信号線駆動回路が設けられる、表示画面の周囲の額縁と呼ばれる領域を小さくすることができる。また、映像信号線駆動回路を表示領域の両側から設けて両側から駆動することが可能となり、より高精細化することができる。
【０１０８】
次に走査線駆動回路２９３の論理回路としてシフトレジスタを用いた場合を第８の実施の形態として説明する。
【０１０９】
本発明による表示装置の第８の実施の形態を図２０乃至図２２を参照して説明する。この第８の実施の形態の表示装置は、例えば第７の実施の形態の表示装置において走査線駆動回路２９３の論理回路にシフトレジスタを用いたものである。この走査線駆動回路２９３は、論理回路６０と、バッファアンプ回路７０とを備えている。
【０１１０】
論理回路６０は、スタートパルス、アスペクト比切換信号、およびリセット信号に基づいて走査線を選択するためのタイミング信号を順次発生するものであって、シフトレジスタ回路６１と、アスペクト比切換回路６４と、リセット回路６６とを備えている。
【０１１１】
今、本実施の形態の表示装置の表示領域２８１（図１参照）の横の画素数と縦の画素数が図１４に示すように８５３×４８０である場合、すなわちアスペクト比が１６：９である場合を考える。この場合、シフトレジスタ回路６１は上記縦の画素数に対応して設けられた４８０個の例えばＤ型のフリップフロップ６３1 ，…６３480 と、入力段切換回路６２とを備えている。４８０個のフリップフロップ６３1 ，…６３480 は縦続接続されている。
【０１１２】
そして上記表示領域２８１に、図１４に示すようにアスペクト比が８：５の表示画面９０２を表示するときに、この表示画面９０２の始まりとなる縦の画素に対応するフリップフロップ６３41とこの前段のフリップフロップ６３40との間に入力段切換回路６２が設けられている。
【０１１３】
外部から送られてくるスタートパルスがフリップフロップ６３1 に入力されると、図示しないクロックパルスに同期して上記スタートパルスは順次後段のフリップフロップに転送されるとともに、各段のフリップフロップ６３i （ｉ＝１，…４０）からタイミング信号がアスペクト比切換回路６４に順次送出される。
【０１１４】
入力段切換回路６２は、表示領域２８１（図１参照）に図１４に示すようなアスペクト比が８：５の表示画面９０２を表示する場合には、バイパスされたスタートパルスを選択し、図４に示すようなアスペクト比が４：３の表示画面５０２を表示する場合にはフリップフロップ６３40の出力を選択して次段のフリップフロップ６３41に送出する。
【０１１５】
フリップフロップ６３41は入力段切換回路６２の出力を、上記クロックパルスに同期して後段のフリップフロップ６３42（図示せず）に転送するとともにアスペクト比切換回路６４に送る。これが以後の各段のフリップフロップで繰り返され、スタートパルスが順次後段のフリップフロップに転送されるとともにアスペクト比切換回路６４に送出される。
【０１１６】
アスペクト比切換回路６４は４８０個のＮＯＲ回路６５1 ，…６５480 を有している。ＮＯＲ回路６５i （ｉ＝１，…４０，４１１，…４８０）はアスペクト比切換信号とフリップフロップ６３i の出力とに基づいてＮＯＲ演算を行い、演算結果をリセット回路６６に送出する。またＮＯＲ回路６５i （ｉ＝４１，…４４０）はフリップフロップ６３i の出力と、「Ｌ」レベルの信号とに基づいてＮＯＲ演算を行い、演算結果をリセット回路６６に送出する。
【０１１７】
リセット回路６６は、４８０個のＮＯＲ回路６７1 ，…６７480 を有している。ＮＯＲ回路６７i （ｉ＝１，…４０，４１１，…４８０）はアスペクト比切換回路６４のＮＯＲ回路６５i の出力と、リセット信号とに基づいてＮＯＲ演算を行い、演算結果をバッファアンプ回路７０に送出する。またＮＯＲ回路６７i （ｉ＝４１，…４４０）はＮＯＲ回路６５i の出力と、「Ｌ」レベルの信号とに基づいてＮＯＲ演算を行い、演算結果をバッファアンプ回路７０に送出する。
【０１１８】
バッファアンプ回路７０は、４８０個のバッファアンプ７２1 ，…７２480 を有している。バッファアンプ７２i （ｉ＝１，…４８０）はリセット回路６６のＮＯＲ回路６７i の反転出力を増幅し、対応する走査線Ｙi に送出する。
【０１１９】
この第８の実施の形態の動作を図２１および図２２を参照して説明する。図２１はアスペクト比が４：３の表示画面を表示する場合のタイミングチャートであり、図２２はアスペクト比が８：５の表示画面を表示する場合のタイミングチャートである。
【０１２０】
アスペクト比が４：３の表示画面を表示する場合は、アスペクト比切換信号およびリセット信号（本実施例では正論理）は「Ｌ」レベルに設定されている。そして入力切換回路２３によってフリップフロップ６３40の出力が選択されてフリップフロップ６３41に送られるように接続が切換えられる。
【０１２１】
したがって一垂直走査期間の開始時に外部からシフトレジスタ回路６１に入力されたスタートパルスはクロック信号に同期してフリップフロップ６３1 ，…６３480 に順次転送されるとともに、これらの各フリップフロップ６３i （ｉ＝１，…４８０）からアスペクト比切換回路６４の対応するＮＯＲ回路６５i に「Ｌ」レベルのタイミングパルス信号ＳＲ（ｉ）が出力される（図２１参照）。するとＮＯＲ回路６５i （ｉ＝１，…４８０）から「Ｈ」レベルのパルス信号が出力され、これによりリセット回路６６のＮＯＲ回路６７i から「Ｌ」レベルのパルス信号が出力され、更に対応するバッファアンプ７２i から「Ｈ」レベルのパルス信号Ｖｇ（ｉ）が出力される。
【０１２２】
以上により一垂直走査期間に全走査線で順次書き込みが行われ、図４に示すアスペクト比が４：３の表示画面５０２が表示されることになる。
【０１２３】
アスペクト比が８：５の表示画面を表示する場合は、図２２に示すようにアスペクト比切換信号は「Ｈ」レベルに設定されるとともに、リセット信号は垂直帰線期間中の所定期間だけ「Ｈ」レベルにされる。そして入力段切換回路２３によってバイパスされたスタートパルスが選択されてフリップフロップ６３41に送られるように接続が切換えられる。
【０１２４】
したがって一垂直走査期間の開始時に外部からシフトレジスタ回路６１に入力されたスタートパルスはクロック信号に同期してフリップフロップ６３1 …６３41とフリップフロップ６３41…６３480 それぞれで順次転送されるとともに、これらの各フリップフロップ６３i （ｉ＝１，…４８０）からアスペクト比切換回路６４の対応するＮＯＲ回路６５i に「Ｌ」レベルのタイミングパルス信号ＳＲ（ｉ）が出力される（図２２参照）。
【０１２５】
するとＮＯＲ回路６５i （ｉ＝１，…４８０）から「Ｈ」レベルのパルス信号が出力される。しかし、アスペクト比切換信号が「Ｈ」レベルに設定されているため、他のＮＯＲ回路６５i （ｉ＝１，…４０，４４１，…４８０）の出力は「Ｌ」レベルに固定されたままとなっている。
【０１２６】
したがってリセット回路６６のＮＯＲ回路６７i （ｉ＝１，…４０，４４１，…４８０）の出力は一垂直走査期間中、「Ｈ」レベルに固定されるが、表示データ表示領域のＮＯＲ回路６７i （ｉ＝４１，…４４１）の出力は、アスペクト比切換回路６４の対応するＮＯＲ回路６５i からパルス信号を受信したときに「Ｌ」レベルのパルス信号を出力する。
【０１２７】
これにより表示切換領域９０３，９０４（図１４参照）のバッファアンプ７２i （ｉ＝１，…４０，４４１，…４８０）の出力は一垂直走査期間中、「Ｌ」レベルに固定され、表示切換領域の走査線は選択されない。しかし、データ表示領域のバッファアンプ７２i （ｉ＝４１，…４４０）からは、選択するためのタイミングパルス信号Ｖｇ（ｉ）が順次出力され、一垂直走査期間中に対応する走査線Ｙi が順次走査される。これにより図１４に示すように、表示データ表示領域９０２にのみ映像データの書き込みが行われる。
【０１２８】
また垂直帰線期間の所定期中にリセット信号が「Ｈ」レベルになることにより、表示切換領域９０３，９０４のＮＯＲ回路６７i （ｉ＝１，…４０，４４１，…４８０）の出力は垂直帰線期間の所定期間中、「Ｌ」レベルになる。なおこのとき表示領域のＮＯＲ回路６７i （ｉ＝４１，…４４１）の出力は「Ｈ」レベルである。
【０１２９】
したがって、表示切換領域のバッファアンプの出力は「Ｈ」レベルとなるから、この表示切換領域の走査線Ｙi （ｉ＝１，…４０，４４１，…４８０）は、上記所期間中、常時選択されており、これらの走査線に接続された全てのＴＦＴはＯＮとなる。また表示領域のバッファアンプの出力は「Ｌ」レベルとなるから表示領域の走査線Ｙi （i ＝４１…４４０）に接続された全てのＴＦＴは、上期期間中常時ＯＦＦとなる。
【０１３０】
以上説明したように本実施の形態の表示装置によれば、非表示領域の非表示データの表示を容易に行うことができる。
【０１３１】
なお、上記第１乃至第８の実施の形態において図２３に示すように、非表示データの書き込みの際に液晶に印加する電圧を、表示データを表示する際に液晶に印加する電圧領域△ＶLc1 より大きな電圧ＶLc2 にすることでフリッカを見えにくくすることもできる。
【０１３２】
また上記実施の形態では非表示データを黒表示としたが白でも中間調でもよい。
【０１３３】
なお上記実施の形態においては表示装置は液晶表示装置であったが、他の表示装置にも本発明を適用できることは云うまでもない。
【０１３４】
【発明の効果】
以上述べたように本発明によれば、非表示領域の非表示データの表示を容易に行うことができる。
【図面の簡単な説明】
【図１】本発明による表示装置の第１の実施の形態の構成を示す構成図。
【図２】第１の実施の形態の表示装置にかかる映像信号線駆動回路の一具体例の構成を示す図。
【図３】第１の実施の形態の表示装置の駆動タイミングを示す図。
【図４】本発明の表示装置によって表示される表示画像の一例を示す図。
【図５】本発明による表示装置の第２の実施の形態にかかる映像信号線駆動回路の一具体例の構成を示す図。
【図６】第２の実施の形態の表示装置の駆動タイミングを示す図。
【図７】第２の実施の形態の表示装置の他の駆動タイミングを示す図。
【図８】本発明による表示装置の第３の実施の形態にかかる映像信号線駆動回路の一具体例の構成を示す図。
【図９】第３の実施の形態の表示装置の駆動タイミングを示す図。
【図１０】本発明による表示装置の第４の実施の形態にかかる映像信号線駆動回路の一具体例の構成を示す図。
【図１１】第４の実施の形態の表示装置の駆動タイミングを示す図。
【図１２】本発明による表示装置の第５の実施の形態にかかる映像信号線駆動回路の一具体例の構成を示す図。
【図１３】第５の実施の形態の表示装置の駆動タイミングを示す図。
【図１４】本発明の表示装置によって表示される表示画像の一例を示す図。
【図１５】本発明による表示装置の第６の実施の形態にかかる走査線駆動回路の一具体例の構成を示す図。
【図１６】第６の実施の形態の表示装置の駆動タイミングを示す図。
【図１７】第７の実施の形態にかかる映像信号線駆動回路の一具体例の構成を示す図。
【図１８】第７の実施の形態の表示装置の一駆動方法を説明するタイミングチャート。
【図１９】第７の実施の形態の表示装置の他の駆動方法を説明するタイミングチャート。
【図２０】第８の実施の形態にかかる走査線駆動回路の一具体例の構成を示す図。
【図２１】第８の実施の形態の表示装置の一駆動方法を説明するタイミングチャート。
【図２２】第８の実施の形態の表示装置の他の駆動方法を説明するタイミングチャート。
【図２３】液晶印加電圧と光透過率との関係を示すグラフ。
【符号の説明】
２０ 論理回路
２１ 水平シフトレジスタ回路
２１i （ｉ＝１，…８５３） フリップフロップ
２３ 入力段切換回路
２４ アスペクト比切換回路
２５i （ｉ＝１，…８５３） ＮＯＲ回路
２６ リセット回路
２７i （ｉ＝１，…８５３） ＮＯＲ回路
３０ バッファアンプ部
３２i （ｉ＝１，…８５３） ＮＯＲ回路
４０ 映像信号選択回路
４２i （ｉ＝１，…８５３） トランスファゲート
６０ 論理回路
６１ シフトレジスタ回路
６３i （ｉ＝１，…４８０） フリップフロップ
６４ アスペクト比切換回路
６５i （ｉ＝１，…４８０） ＮＯＲ回路
６６ リセット回路
６７i （ｉ＝１，…４８０） ＮＯＲ回路
７０ バッファアンプ回路
７２i （ｉ＝１，…４８０） バッファアンプ
１０１ マトリクスアレイ基板
１２１ ＴＦＴ
１５１ 画素電極
２０１ マトリクス配線部
２０２ 論理回路
２０４ バッファアンプ回路
２０５ 映像信号選択回路
２０６ 保持容量
２０７ 映像信号バスライン
２１１ 保持容量線
２８１ 表示領域
２９１ 映像信号線駆動回路
２９３ 走査線駆動回路
２９５ 対向電極駆動回路
２９６ 画素電位保持容量線駆動回路
３０１ 対向電極
３５１ 液晶層
４０１ マトリクス配線部
４０２Ａ，４０２Ｂ 論理回路
４０４Ａ，４０４Ｂ バッファアンプ回路
４０５Ａ，４０５Ｂ 映像信号選択回路（トランスファゲート）
４０７Ａ，４０７Ｂ 映像信号バスライン
５０１ 液晶表示装置
５０２ 表示領域
５０３ 非表示領域
５０４ 非表示領域
６０１ マトリクス配線部
６０２Ａ，６０２Ｂ 論理回路
６０４Ａ，６０４Ｂ バッファアンプ回路
６０５Ａ，６０５Ｂ，６０５Ｃ，６０５Ｄ 映像信号選択回路（トランスファゲート）
６０７ 映像信号バスライン
６０８Ａ，６０８Ｂ ラスタ信号バスライン
７０１ マトリクス配線部
７０２ 論理回路
７０４ バッファアンプ部
７０４ａ，７０４ｂ バッファアンプ回路
７０５ 映像信号選択回路部
７０５ａ，７０５ｂ トランスファゲート
８０１ マトリクス配線部
８０２ 論理回路
８０４ バッファアンプ回路
８０５ 映像信号選択回路
Claims (18)
- マトリクス状に配置された複数の画素電極と、各画素電極に対応して設けられたスイッチ素子と、前記画素電極のうち同じ行方向に配置された画素電極に対応するスイッチ素子を共通接続して同時に開閉動作させる制御信号を送るための走査線と、前記画素電極のうち同じ列方向に配置された画素電極に、対応するスイッチ素子を介して映像信号を送るための映像信号線と、前記複数の画素電極に対向配置された対向電極と、を有する表示パネル部と、
映像信号バスラインを介して送られてくる映像データを受信する前に受信した、一水平走査毎に発生されるリセット信号に応じた第１のタイミング信号を生成し、この第１のタイミング信号に基づいて、前記リセット信号に同期して送られてくる非表示データを選択し、この選択した非表示データを全ての前記映像信号線に送出し、その後、送られてくる前記映像データを、第２のタイミング信号に基づいて選択し、この選択した映像データを前記第２のタイミング信号に対応する前記映像信号線に送出する映像信号線駆動回路と、
を備えていることを特徴とする表示装置。 - 請求項１記載の表示装置を駆動する駆動方法であって、
前記非表示データを一水平帰線期間中に書き込み、前記映像データを一水平走査期間中に書き込むことを特徴とする表示装置の駆動方法。 - 前記一水平帰線期間中に書き込まれる前記非表示データの信号の極性が、同一水平画素ライン中の表示領域に前記水平走査期間中に書き込まれる前記映像データの信号の極性と同一であることを特徴とする請求項２記載の表示装置の駆動方法。
- 前記非表示データの表示には、前記映像データの表示に用いられる画素電極と対向電極との間の電位差の領域外の電位差が用いられることを特徴とする請求項２記載の表示装置の駆動方法。
- 前記映像信号線駆動回路は、ｎビットのアドレス信号と前記リセット信号とに基づいて前記第１または第２のタイミング信号を出力する論理回路と、この論理回路の出力に基づいて前記映像データ又は非表示データを選択する選択回路と、
を備えていることを特徴とする請求項１記載の表示装置。 - 前記映像信号線駆動回路は、
ｎビットのアドレス信号に基づいて前記第１または第２のタイミング信号を出力する論理回路と、
前記第１のタイミング信号に基づいて前記非表示データを選択する第１の選択回路と、
前記第２のタイミング信号に基づいて前記映像データを選択する第２の選択回路と、
を備えていることを特徴とする請求項１記載の表示装置。 - 前記映像信号線駆動回路は、
縦続接続された複数のフリップフロップからなり、スタートパルスを受信し、このスタートパルスをクロック信号に同期して後段のフリップフロップに順次転送するシフトレジスタ回路と、このシフトレジスタ回路の各段のフリップフロップの出力と前記リセット信号とに基づいて前記第１または第２のタイミング信号を出力するリセット回路とを有する論理回路と、
前記第１または第２のタイミング信号に基づいて前記映像データまたは前記非表示データを選択する選択回路と、
を備えていることを特徴とする請求項１記載の表示装置。 - 前記シフトレジスタ回路の所定の段のフリップフロップと次段のフリップフロップとの間に設けられ、表示される画面のアスペクト比に応じて、前記所定の段のフリップフロップの出力を選択するか、または初段のフリップフロップに入力されるスタートパルスをバイパスしたパルス信号を選択するように接続を切換え、この選択した信号を前記次段のフリップフロップに送出する切換手段を備えていることを特徴とする請求項７記載の表示装置。
- 前記切換手段が前記バイパスされたパルス信号を選択するように接続を切換えた場合には、前記初段乃至前記所定の段のフリップフロップを含む複数段のフリップフロップの出力に基づいた前記第２のタイミング信号を出力しないようにする手段を前記論理回路は更に備えていることを特徴とする請求項８記載の表示装置。
- リセット信号を受信しない場合は第１期間で走査線を選択し、リセット信号を受信した場合は前記第１期間とは異なる第２期間で走査線を選択する論理回路と、前記論理回路の出力に基づいて選択された走査線に前記制御信号を供給するバッファアンプ回路と、を有する走査線駆動回路部を更に備えていることを特徴とする請求項１乃至９のいずれかに記載の表示装置。
- 前記論理回路は、ｍビットのアドレス信号と前記リセット信号に基づいて走査線を選択することを特徴とする請求項１０記載の表示装置。
- 前記論理回路は、
縦続接続された複数のフリップフロップからなり、スタートパルスを受信し、このスタートパルスをクロック信号に同期して後段のフリップフロップに順次転送するシフトレジスタ回路と、このシフトレジスタ回路の各段のフリップフロップの出力と前記リセット信号とに基づいて前記走査線を選択するための信号を出力するリセット回路とを有する、
ことを特徴とする請求項１０記載の表示装置。 - 前記シフトレジスタ回路の所定の段のフリップフロップと次段のフリップフロップとの間に設けられ、表示される画面のアスペクト比に応じて、前記所定の段のフリップフロップの出力を選択するか、または初段のフリップフロップに入力されるスタートパルスをバイパスしたパルス信号を選択するように接続を切換え、この選択した信号を前記次段のフリップフロップに送出する切換手段を備えていることを特徴とする請求項１２記載の表示装置。
- 前記切換手段が前記バイパスされたパルス信号を選択するように接続を切換えた場合には、前記初段乃至前記所定の段のフリップフロップを含む複数段のフリップフロップの出力に基づいた前記走査線を選択するための信号を出力しないようにする手段を前記論理回路は更に備えていることを特徴とする請求項１３記載の表示装置。
- 前記表示パネル部は、前記画素電極、前記スイッチ素子、前記走査線、および前記映像信号線が形成されたアレイ基板と、前記対向電極が形成された対向基板と、前記アレイ基板と前記対向基板との間に挟持された液晶層と、を備えていることを特徴とする請求項１，５，６，７，８，９のいずれかに記載の表示装置。
- 前記映像信号線駆動回路は前記アレイ基板上に形成されていることを特徴とする請求項１５記載の表示装置。
- 前記表示パネル部は、前記画素電極、前記スイッチ素子、前記走査線、および前記映像信号線が形成されたアレイ基板と、前記対向電極が形成された対向基板と、前記アレイ基板と前記対向基板との間に挟持された液晶層と、を備えていることを特徴とする請求項１０，１１，１２，１３，１４のいずれかに記載の表示装置。
- 前記走査線駆動回路は前記アレイ基板上に形成されていることを特徴とする請求項１７記載の表示装置。
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