JP2006053428A - ゲート線駆動回路 - Google Patents

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Abstract

【課題】ＯＣＢ液晶のベンド配向を維持する黒挿入駆動において横筋の発生を防止する。
【解決手段】ゲート線駆動回路は、ゲート線Ｙ１〜Ｙｍを階調表示用に１本のゲート線単位に選択し、ゲート線Ｙ１〜Ｙｍを黒挿入用に少なくとも２本の隣接ゲート線からなるグループ単位に選択するシフトレジスタ部ＳＲと、シフトレジスタ部ＳＲによって選択されたゲート線に駆動信号を出力する出力回路１２とを備える。特に、出力回路１２はシフトレジスタ部ＳＲによって黒挿入用に選択されたグループに含まれこのグループ外の非選択ゲート線Ｙ０に容量結合した状態にある液晶画素の行に沿った奇数番目のゲート線Ｙ１に対する駆動信号の出力期間をこのグループに含まれる偶数番目のゲート線Ｙ２に対する駆動信号の出力期間よりも短くするように構成される。
【選択図】図２

Description

本発明は、例えばＯＣＢ(Optically Compensated Birefringence）モードの液晶表示パネルに適用されるゲート線駆動回路に関する。
液晶表示装置に代表される平面表示装置は、コンピュータ、カーナビゲーションシステム、あるいはテレビ受信機等の表示装置として広く利用されている。
液晶表示装置は、一般に複数の液晶画素のマトリクスアレイを含む液晶表示パネル、およびこの表示パネルを制御する表示パネル制御回路を有する。液晶表示パネルはアレイ基板および対向基板間に液晶層を挟持した構造である。
アレイ基板は略マトリクス状に配置される複数の画素電極、複数の画素電極の行に沿って配置される複数のゲート線、複数の画素電極の列に沿って配置される複数のソース線、複数のゲート線および複数のソース線の交差位置近傍に配置される複数のスイッチング素子を有する。各スイッチング素子は例えば薄膜トランジスタ（ＴＦＴ）からなり、１ゲート線が駆動されたときに導通して１ソース線の電位を１画素電極に印加する。対向基板には、アレイ基板に配置された複数の画素電極に対向するように共通電極が設けられる。一対の画素電極および共通電極は液晶層の画素領域と共に画素を構成し、画素領域において液晶分子配列を画素電極および共通電極間の電界によって制御する。表示パネル制御回路は複数のゲート線を駆動するゲートドライバ、複数のソース線を駆動するソースドライバ、およびこれらゲートドライバおよびソースドライバの動作タイミングを制御するコントローラ等を含む。
液晶表示装置が主に動画を表示するテレビ受信機用である場合、液晶分子が良好な応答性を示すＯＣＢモードの液晶表示パネルの導入が検討されている（特許文献１を参照）。この液晶表示パネルでは、ＯＣＢ液晶が画素電極および共通電極上で互いに平行にラビングされた配向膜によって電源オン前においてほとんどねているスプレー配向になる。液晶表示パネルは、電源投入に伴う初期化処理で印加する比較的強い電界によりこれらＯＣＢ液晶をスプレー配向からベンド配向に転移させてから表示動作を行う。
ＯＣＢ液晶が電源投入前にスプレー配向となる理由は、スプレー配向が液晶駆動電圧の無印加状態でエネルギー的にベンド配向よりも安定であるためである。このようなＯＣＢ液晶は一旦ベンド配向に転移しても、スプレー配向のエネルギーとベンド配向のエネルギーとが拮抗するレベル以下の電圧印加状態や電圧無印加状態が長期間続く場合に再びスプレー配向に逆転移してしまうという性質を有する。スプレー配向では、視野角特性がベンド配向に対して大きく異なることから表示異常となる。
従来、ベンド配向からスプレー配向への逆転移を防止するため、例えば１フレームの画像を表示するフレーム期間の一部で大きな電圧をＯＣＢ液晶に印加する駆動方式がとられている。ノーマリホワイトの液晶表示パネルでは、この電圧が黒表示となる画素電圧に相当するため、黒挿入駆動と呼ばれる。ちなみに、この黒挿入駆動は、動画表示において観察者の視覚に生じる網膜残像の影響で低下する視認性を輝度の離散的な疑似インパルス応答によって改善することにもなる。
黒挿入用画素電圧および階調表示用画素電圧は、１フレーム期間、すなわち１垂直走査期間（Ｖ）において全ての液晶画素に行単位に印加される。ここで、階調表示用画素電圧の保持期間に対する黒挿入用画素電圧の保持期間の割合が黒挿入率となる。各ゲート線を１水平走査期間の半分、すなわちＨ／２期間だけ黒挿入用に駆動し、さらにＨ／２期間だけ階調表示用に駆動する場合には、垂直走査速度が黒挿入を行わない場合に対して２倍速になる。また、黒挿入用画素電圧は全画素について共通の値であるため、例えば２ゲート線を１組として一緒に駆動することもできる。各組の２ゲート線を黒挿入用に２Ｈ／３期間だけ一緒に駆動し、各々２Ｈ／３期間ずつ４Ｈ／３期間だけ階調表示用に順次駆動する場合には、垂直走査速度が黒挿入を行わない場合に対して１．５倍速になる。
特開２００２−２０２４９１号公報
ところで、従来、複数のゲート線を黒挿入用に一緒に駆動した場合に表示パネルにおいて横筋の発生がみられる。このような横筋は表示品質を劣化させることになる。
本発明の目的は、ＯＣＢ液晶のベンド配向を維持する黒挿入駆動において横筋の発生を防止できるゲート線駆動回路を提供することにある。
本発明によれば、表示パネルにおいて略マトリクス状に配置される複数のＯＣＢ液晶画素の行に沿って配置され各々対応行の液晶画素に接続される複数のスイッチング素子を制御する複数のゲート線を駆動するゲート線駆動回路であって、複数のゲート線を階調表示用に１本のゲート線単位に選択し、複数のゲート線を黒挿入用に少なくとも２本の隣接ゲート線からなるグループ単位に選択するシフトレジスタ部と、シフトレジスタ部によって選択されたゲート線に駆動信号を出力する出力回路とを備え、出力回路はシフトレジスタ部によって黒挿入用に選択されたグループに含まれこのグループ外の非選択ゲート線に容量結合した状態にある液晶画素の行に沿った特定ゲート線に対する駆動信号の出力期間をこのグループに含まれ隣接する他のゲート線に対する駆動信号の出力期間よりも短くするように構成されるゲート線駆動回路が提供される。
このゲート線駆動回路では、シフトレジスタ部によって黒挿入用に選択されたグループに含まれこのグループ外の非選択ゲート線に容量結合する液晶画素の行に沿った特定ゲート線に対する駆動信号の出力期間が、このグループに含まれ隣接する他のゲート線に対する駆動信号の出力期間よりも短くされる。もし、特定ゲート線と隣接する他のゲート線とを一緒に黒挿入駆動すると、この特定ゲート線に対応した行の液晶画素が、隣接する他のゲート線との容量結合の影響で、隣接する他のゲート線に対応した行の液晶画素とは異なる電圧に設定され、これが横筋として視認される輝度差を生じるが、特定ゲート線に対する駆動信号の出力期間を隣接する他のゲート線に対する駆動信号の出力期間よりも短くすることで隣接する他のゲート線からの影響をなくし、電圧差を均一化して、横筋の発生を防止することができる。
以下、本発明の一実施形態に係る液晶表示装置について添付図面を参照して説明する。図１はこの液晶表示装置の回路構成を概略的に示す。液晶表示装置は液晶表示パネルＤＰ、および表示パネルＤＰに接続される表示パネル制御回路ＣＮＴを備える。液晶表示パネルＤＰは一対の電極基板であるアレイ基板１および対向基板２間に液晶層３を挟持した構造である。液晶層３は例えばノーマリホワイトの表示動作のために予めスプレー配向からベンド配向に転移されベンド配向からスプレー配向への逆転移が周期的に印加される黒挿入用の電圧により阻止されるＯＣＢ液晶を液晶材料として含む。表示パネル制御回路ＣＮＴはアレイ基板１および対向基板２から液晶層３に印加される液晶駆動電圧により液晶表示パネルＤＰの透過率を制御する。スプレー配向からベンド配向への転移は比較的大きな電界をＯＣＢ液晶に印加することにより得られる。
アレイ基板１は、例えばガラス等の透明絶縁基板上に略マトリクス状に配置される複数の画素電極ＰＥ、複数の画素電極ＰＥの行に沿って配置される複数のゲート線Ｙ（Ｙ０〜Ｙｍ）、複数の画素電極ＰＥの行に沿って複数のゲート線Ｙ（Ｙ０〜Ｙｍ）に平行に配置される複数の補助容量線Ｃ（Ｃ１〜Ｃｍ）、複数の画素電極ＰＥの列に沿って配置される複数のソース線Ｘ（Ｘ１〜Ｘｎ）、並びにこれらゲート線Ｙおよびソース線Ｘの交差位置近傍に配置され各々対応ゲート線Ｙを介して駆動されたときに対応ソース線Ｘおよび対応画素電極ＰＥ間で導通して複数の画素スイッチング素子Ｗを有する。各画素スイッチング素子Ｗは例えば薄膜トランジスタからなり、薄膜トランジスタのゲートがゲート線Ｙに接続され、ソース−ドレインパスがソース線Ｘおよび画素電極ＰＥ間に接続される。
対向基板２は例えばガラス等の透明絶縁基板上に配置されるカラーフィルタ、および複数の画素電極ＰＥに対向してカラーフィルタ上に配置される共通電極ＣＥ等を含む。各画素電極ＰＥおよび共通電極ＣＥは例えばＩＴＯ等の透明電極材料からなり、互いに平行にラビング処理される配向膜でそれぞれ覆われ、画素電極ＰＥおよび共通電極ＣＥからの電界に対応した液晶分子配列に制御される液晶層３の画素領域と共にＯＣＢ液晶画素ＰＸを構成する。
また、複数のＯＣＢ液晶画素ＰＸは各々画素電極ＰＥおよび共通電極ＣＥ間に液晶容量ＣＬＣを有する。複数の補助容量線Ｃ１〜Ｃｍは各々対応行の液晶画素の画素電極ＰＥに容量結合して補助容量Ｃｓ1を構成する。さらに、複数のゲート線Ｙ０〜Ｙｍ−１はそれぞれゲート線Ｙ１〜Ｙｍに対応した行の液晶画素の画素電極ＰＥに容量結合して補助容量Ｃｓ2を構成する。補助容量Ｃｓ1およびＣｓ2の合計は画素スイッチング素子Ｗの寄生容量に対して十分大きな容量値を有する。尚、図１は、表示画面を構成する複数の画素ＰＸのマトリクスアレイに対して周囲に配置される複数のダミー画素を省略して描かれている。これらダミー画素は表示画面内の画素ＰＸと同様に配線され、寄生容量等に関して表示画面内の全画素ＰＸを同一条件にするために設けられものである。ゲート線Ｙ０はこのようなダミー画素に対するゲート線である。
表示パネル制御回路ＣＮＴは、複数のスイッチング素子Ｗを行単位に導通させるように複数のゲート線Ｙ１〜Ｙｍを駆動するゲートドライバＹＤ、各行のスイッチング素子Ｗが対応ゲート線Ｙの駆動によって導通する期間において画素電圧Ｖsを複数のソース線Ｘ１〜Ｘｎにそれぞれ出力するソースドライバＸＤ、外部信号源ＳＳから入力される映像信号VIDEOに含まれる画像データについて例えば黒挿入１．５倍速変換を行う画像データ変換回路４、およびこの変換結果に対してゲートドライバＹＤおよびソースドライバＸＤの動作タイミング等を制御するコントローラ５を含む。画素電圧Ｖsは共通電極ＣＥのコモン電圧Ｖcomを基準として画素電極ＰＥに印加される電圧であり、例えば２ライン単位反転駆動およびフレーム反転駆動（２Ｈ１Ｖ反転駆動）を行うようコモン電圧Ｖcomに対して極性反転される。画像データは全液晶画素ＰＸに対する画素データからなり、１フレーム期間（垂直走査期間Ｖ）毎に更新される。黒挿入１．５倍速変換では、２行分の入力画素データＤＩが２Ｈ毎に出力画素データＤＯとなる１行分の黒挿入用画素データＢおよび２行分の階調表示用画素データＳに変換される。階調表示用画素データＳは画素データＤＩと同じ階調値であり、黒挿入用画素データＢは黒表示の階調値である。１行分の黒挿入用画素データＢおよび２行分の階調表示用画素データＳの各々はそれぞれ２Ｈ／３期間において画像データ変換回路４から直列に出力される。
ゲートドライバＹＤおよびソースドライバＸＤは例えばスイッチング素子Ｗと同一工程で形成される薄膜トランジスタを用いて構成されている。他方、コントローラ５は外部のプリント配線板ＰＣＢ上に配置される。画像データ変換回路４はこのプリント配線板ＰＣＢのさらに外側に配置される。コントローラ５は、上述のように複数のゲート線Ｙを選択的に駆動するための制御信号ＣＴＹおよび、画像データ変換回路４の変換結果として直列に出力される黒挿入用または階調表示用画素データを複数のソース線Ｘにそれぞれ割り当てると共に信号極性を指定する制御信号ＣＴＸ等を発生する。制御信号ＣＴＹはコントローラ５からゲートドライバＹＤに供給され、制御信号ＣＴＸは画像データ変換回路４の変換結果として得られる黒挿入用画素データＢまたは階調表示用画素データＳである画素データＤＯと共にコントローラ５からソースドライバＸＤに供給される。
表示パネル制御回路ＣＮＴはさらに１行分のスイッチング素子Ｗが非導通となるときにこれらスイッチング素子Ｗに対応した行の補助容量線ＣにゲートドライバＹＤを介して印加されこれらスイッチング素子Ｗの寄生容量によって各行の画素ＰＸに生じる画素電圧Ｖsの変動を補償する補償電圧Ｖeを発生する補償電圧発生回路６、および画素データＤＯを画素電圧Ｖsに変換するために用いられる所定数の階調基準電圧ＶＲＥＦを発生する階調基準電圧発生回路７を含む。
ゲートドライバＹＤは制御信号ＣＴＹの制御により各垂直走査期間において黒挿入用に複数のゲート線Ｙ１〜Ｙｍを選択して各行の画素スイッチング素子Ｗを２Ｈ／３期間ずつ導通させるように駆動信号を選択ゲート線Ｙに供給し、さらに階調表示用に複数のゲート線Ｙ１〜Ｙｍを選択して各行の画素スイッチング素子Ｗを２Ｈ／３期間ずつ導通させるように駆動信号を選択ゲート線Ｙに供給する。画像データ変換回路４は変換結果の出力画素データＤＯとして得られる１行分の黒挿入用画素データＢおよび２行分の階調表示用画素データＳを順次出力し、ソースドライバＸＤは上述の階調基準電圧発生回路７から供給される所定数の階調基準電圧ＶＲＥＦを参照してこれら黒挿入用画素データＢおよび階調表示用画素データＳをそれぞれ画素電圧Ｖsに変換し、複数のソース線Ｘ１〜Ｘｎに並列的に出力する。
ゲートドライバＹＤが例えばゲート線Ｙ１を駆動電圧により駆動してゲート線Ｙ１に接続された全ての画素スイッチング素子Ｗを導通させると、ソース線Ｘ１〜Ｘｎ上の画素電圧Ｖsがこれら画素スイッチング素子Ｗをそれぞれ介して対応画素電極ＰＥおよび補助容量Ｃｓ1，Ｃｓ2の一端に供給される。また、ゲートドライバＹＤは補償電圧発生回路６からの補償電圧Ｖeを補助容量Ｃｓ1の他端となる補助容量線Ｃ１に出力し、ゲート線Ｙ１に接続された全ての画素スイッチング素子Ｗを２Ｈ／３期間だけ導通させた直後にこれら画素スイッチング素子Ｗを非導通にする非駆動電圧をゲート線Ｙ１に出力する。補償電圧Ｖeはこれら画素スイッチング素子Ｗが非導通になったときにこれらの寄生容量によって画素電極ＰＥから引き抜かれる電荷を低減して画素電圧Ｖsの変動、すなわち突き抜け電圧ΔＶｐを実質的にキャンセルする。
図２はゲートドライバＹＤのゲート線駆動回路を詳細に示す。ゲート線駆動回路はゲート線Ｙ１〜Ｙｍを階調表示用および黒挿入用にそれぞれ選択するシフトレジスタ部ＳＲと、シフトレジスタ部ＳＲによって階調表示用および黒挿入用にそれぞれ選択されるゲート線に対して駆動信号を出力する出力回路１２とを備える。
具体的には、シフトレジスタ部ＳＲが第１クロック信号ＣＫＡに応答して第１スタート信号ＳＴＨＡをシフトする階調表示用シフトレジスタ１０と、第１クロック信号ＣＫＡに同期した第２クロック信号ＣＫＢに応答して第２スタート信号ＳＴＨＢをシフトする黒挿入用シフトレジスタ１１からなる。出力回路１２は階調表示用シフトレジスタ１０に保持された第１スタート信号ＳＴＨＡのシフト位置によって選択されるゲート線Ｙに対して第１出力イネーブル信号ＯＥＡの制御により駆動信号を出力し、黒挿入用シフトレジスタ１１に保持された第２スタート信号ＳＴＨＢのシフト位置によって選択されるゲート線Ｙに対して第２出力イネーブル信号ＯＥＢ１および第３出力イネーブル信号ＯＥＢ２の一方の制御により駆動信号を出力するように構成される。また、ゲート線Ｙ１〜Ｙｍは奇数番目のゲート線Ｙ１，Ｙ３，Ｙ５，…からなる第１ゲート線グループと偶数番目のゲート線Ｙ２，Ｙ４，Ｙ６，…からなる第２グループとに２分割され、これら第１および第２グループは全ＯＣＢ液晶画素ＰＸの初期化処理において第１および第２グループ選択信号ＧＯＮ１，ＧＯＮ２により交互に選択される。第１グループ選択信号ＧＯＮ１，第２グループ選択信号ＧＯＮ２、第１クロック信号ＣＫＡ、第１スタート信号ＳＴＨＡ、第２クロック信号ＣＫＢ、第２スタート信号ＳＴＨＢ、第１出力イネーブル信号ＯＥＡ、第２出力イネーブル信号ＯＥＢ１、および第３出力イネーブル信号ＯＥＢ２はいずれもコントローラ５から供給される制御信号ＣＴＹに含まれる信号である。
階調表示用シフトレジスタ１０および黒挿入用シフトレジスタ１１の各々はゲート線Ｙ１〜Ｙｍにそれぞれ割り当てられ直列に接続されるｍ段のレジスタからなる。第１スタート信号ＳＴＨＡおよび第２スタート信号ＳＴＨＢはいずれもゲート線Ｙ１に割り当てられた１段目のレジスタに入力される。階調表示用シフトレジスタ１０は１段目のレジスタからｍ段目のレジスタに向かう方向に第１スタート信号ＳＴＨＡをシフトし、黒挿入用シフトレジスタ１１は１段目のレジスタからｍ段目のレジスタに向かう方向に第２スタート信号ＳＴＨＢをシフトする。階調表示用シフトレジスタ１０の全レジスタは各々第１スタート信号ＳＴＨＡを保持した状態で高レベルとなる対応ゲート線Ｙの選択信号を出力する出力端を有する。黒挿入用シフトレジスタ１１の全レジスタは各々第２スタート信号ＳＴＨＢを保持した状態で高レベルとなる対応ゲート線Ｙの選択信号を出力する出力端を有する。
出力回路１２はｍ個のＡＮＤゲート回路１３、ｍ個のＡＮＤゲート回路１４、ｍ個のＯＲゲート回路１５、およびレベルシフタ１６を含む。ｍ個のＡＮＤゲート回路１３は階調表示用シフトレジスタ１０から得られるゲート線Ｙ１〜Ｙｍの選択信号を第１出力イネーブル信号ＯＥＡの制御によりｍ個のＯＲゲート回路１５にそれぞれ出力するように接続される。第１出力イネーブル信号ＯＥＡは高レベルに設定された状態で選択信号の出力を全ＡＮＤゲート回路１３に対して許可し、低レベルに設定された状態で選択信号の出力を全ＡＮＤゲート回路１３に対して禁止する。ｍ個のＡＮＤゲート回路１４は黒挿入用シフトレジスタ１１から得られるゲート線Ｙ１〜Ｙｍの選択信号を第２出力イネーブル信号ＯＥＢ１および第３出力イネーブル信号ＯＥＢ２の一方の制御によりｍ個のＯＲゲート回路１５にそれぞれ出力するように接続される。第２出力イネーブル信号ＯＥＢ１は高レベルに設定された状態で選択信号の出力を全奇数番目のＡＮＤゲート回路１４に対して許可し、低レベルに設定された状態で選択信号の出力を全奇数番目のＡＮＤゲート回路１４に対して禁止する。第３出力イネーブル信号ＯＥＢ２は高レベルに設定された状態で選択信号の出力を全偶数番目のＡＮＤゲート回路１４に対して許可し、低レベルに設定された状態で選択信号の出力を全偶数番目のＡＮＤゲート回路１４に対して禁止する。ここで、第１および第３出力イネーブル信号ＯＥＡ，ＯＥＢ２の持続期間はいずれも２Ｈ／３期間に設定され、第２出力イネーブル信号ＯＥＢ１の持続期間は第３出力イネーブル信号ＯＥＢ２の持続期間よりも２μｓ程度の所定期間ΔＴだけ短く設定される。ｍ個のＯＲゲート回路１５は各々対応ＡＮＤゲート回路１３からの選択信号および対応ＡＮＤゲート回路１４からの選択信号をレベルシフタ１６に入力する。また、ｍ個のＯＲゲート回路１５の半分は第１グループ選択信号ＧＯＮ１を奇数番目のゲート線Ｙ１，Ｙ３，Ｙ５，…の選択信号としてそれぞれレベルシフタ１６に入力する奇数番目用であり、残り半分は第２グループ選択信号ＧＯＮ２を偶数番目のゲート線Ｙ２，Ｙ４，Ｙ６，…の選択信号としてそれぞれレベルシフタ１６に入力する偶数番目用である。レベルシフタ１６はｍ個のＯＲゲート回路１５からそれぞれ入力される選択信号の電圧をレベルシフトすることにより薄膜トランジスタＷを導通させる駆動信号に変換してそれぞれゲート線Ｙ１からＹｍに出力するように構成される。
尚、階調表示用シフトレジスタ１０および黒挿入用シフトレジスタ１１は１段目のレジスタからｍ段目のレジスタに向かう下方向だけでなく、ｍ段目のレジスタから１段目のレジスタに向かう上方向に第１スタート信号ＳＴＨＡおよび第２スタート信号ＳＴＨＢをシフトすることも可能であり、これらスタート信号ＳＴＨＡおよび第２スタート信号ＳＴＨＢのシフト方向はコントローラ５からシフトレジスタ１０，１１に供給される走査方向信号ＤＩＲに従って変更される。
図３は１．５倍速の垂直走査速度で黒挿入駆動を行う場合についてゲート線駆動回路の動作を示す。図３では、Ｂが各行の画素ＰＸに共通な黒挿入用画素データを表し、Ｓ１，Ｓ２，Ｓ３，…がそれぞれ１行目，２行目，３行目，…の画素ＰＸに対する階調表示用画素データを表す。＋，−はこれら画素データＢ，Ｓ１，Ｓ２，Ｓ３…が画素電圧Ｖｓに変換されてソースドライバＸＤから出力されるときの信号極性を表す。
第１スタート信号ＳＴＨＡは２Ｈ／３期間分のパルス幅で階調表示用シフトレジスタ１０に入力されるパルスであり、第１クロック信号ＣＫＡは２Ｈ当たり２個の割合で階調表示用シフトレジスタ１０に入力される２Ｈ／３周期のパルスである。階調表示用シフトレジスタ１０はこの第１スタート信号ＳＴＨＡを第１クロック信号ＣＫＡに応答してシフトし、２Ｈ／３期間ずつゲート線Ｙ１〜Ｙｍを順次選択する選択信号を出力する。ここで、第１クロック信号ＣＫＡのパルスは２Ｈ期間に含まれる第１番目の２Ｈ／３期間で省略される形式であるため、偶数番目のゲート線Ｙ２，Ｙ４，Ｙ６，…に対する選択信号は後続の２Ｈ期間に含まれる第１番目の２Ｈ／３期間まで長く出力されることになる。これに対し、ｍ個のＡＮＤゲート回路１３は第１イネーブル信号ＯＥＡの制御により、階調表示用シフトレジスタ１０から順次得られる選択信号を対応２Ｈ期間に含まれる第２および第３番目の２Ｈ／３期間でｍ個のＯＲゲート回路１５に出力する。各選択信号は対応ＯＲゲート回路１５からレベルシフタ１６に供給され、ここで駆動信号に変換され対応ゲート線Ｙに出力される。これに対し、ソースドライバＸＤは階調表示用画素データＳ１，Ｓ２，Ｓ３，…の各々を対応２Ｈ期間に含まれる第２および第３番目の２Ｈ／３期間において画素電圧Ｖｓに変換し、これらを２Ｈ毎に反転される極性でソース線Ｘ１〜Ｘｎに並列出力する。これら画素電圧Ｖｓはゲート線Ｙ１〜Ｙｍの各々が対応２Ｈ期間に含まれる第２および第３番目の２Ｈ／３期間で駆動される間に１行目，２行目，３行目，…の液晶画素ＰＸに供給される。
他方、第２スタート信号ＳＴＨＢは２Ｈ期間分のパルス幅で黒挿入用シフトレジスタ１０に入力されるパルスであり、第２クロック信号ＣＫＢは第１クロック信号ＣＫＡに同期するようにして２Ｈ期間当たり２個の割合で黒挿入用シフトレジスタ１１に入力される２Ｈ／３周期のパルスである。黒挿入用シフトレジスタ１１はこの第２スタート信号ＳＴＨＢを第２クロック信号ＣＫＢに応答してシフトし、２ラインずつゲート線Ｙ１〜Ｙｍを順次選択する選択信号を出力する。ｍ個のＡＮＤゲート回路１４は第２および第３イネーブル信号ＯＥＢ１，ＯＥＢ２のいずれかの制御により、黒挿入用シフトレジスタ１１から順次得られる選択信号を後続２Ｈ期間に含まれる第１番目の２Ｈ／３期間の範囲でｍ個のＯＲゲート回路１５に出力する。各選択信号は対応ＯＲゲート回路１５からレベルシフタ１６に供給され、ここで駆動信号に変換され対応ゲート線Ｙに出力される。これに対し、ソースドライバＸＤは黒挿入用画素データＢ，Ｂ，Ｂ，…の各々を対応２Ｈに含まれる第１番目の２Ｈ／３期間において画素電圧Ｖｓに変換し、これらを２Ｈ毎に反転される極性でソース線Ｘ１〜Ｘｎに並列出力する。これら画素電圧Ｖｓはゲート線Ｙ１〜Ｙｍの各々が対応２Ｈ期間の第１番目の２Ｈ／３期間の範囲で駆動される間に１行目および２行目，３行目および４行目，５行目および６行目，…の液晶画素ＰＸに供給される。図３では、第１スタート信号ＳＴＨＡと第２スタート信号ＳＴＨＢとが比較的短い間隔で入力されているが、実際には階調表示用の電圧保持期間に対する黒挿入用の電圧保持期間の割合が黒挿入率に適合するように離して入力される。また、第２スタート信号ＳＴＨＢは最初の入力時点よりも４Ｈだけ遅れてもう一度入力されることが好ましい。これにより、各ゲート線Ｙが黒挿入用に２回駆動されることになる。従って、２Ｈ／３期間という短い期間に対応画素電極ＰＥの電位を黒挿入用の大きな画素電圧Ｖｓまで遷移させることが難しい場合でも、確実に画素電圧Ｖｓを画素電極ＰＥに設定できる。上述の４Ｈの遅れは黒挿入用の画素電圧Ｖｓの極性を揃えるために必要とされる。尚、最終行付近の画素ＰＸに対する黒挿入は例えば図３の左下部分に示すように先行フレームから連続することになる。
全ＯＣＢ液晶画素ＰＸの初期化処理は上述のような動作の前後に行われる。この初期化処理では、例えば第１グループ選択信号ＧＯＮ１および第２グループ選択信号ＧＯＮ２が交互に入力される。第１グループ選択信号ＧＯＮ１が最初に各奇数番目用ＯＲゲート回路１５に入力されると、この第１グループ選択信号ＧＯＮ１が対応奇数番目ゲート線Ｙの選択信号としてレベルシフタ１６に供給され、ここで駆動信号に変換され対応奇数番目ゲート線Ｙに出力される。これにより全ての奇数番目ゲート線Ｙ１，Ｙ３，Ｙ５，…の全てが駆動される。ソースドライバＸＤはこの間に初期化用画素データを白表示の値と実質的に同じである画素電圧Ｖｓに変換し、全てのソース線Ｘ１〜Ｘｎに並列に出力する。このとき、共通電極ＣＥ側のコモン電圧Ｖcomはスプレー配向からベンド配向への転移に必要な液晶駆動電圧を画素電圧Ｖｓとの差として得るように設定される。こうして奇数行のＯＣＢ液晶画素ＰＸが一律なベンド配向に初期化される。
続いて、第２グループ選択信号ＧＯＮ２が各偶数番目用ＯＲゲート回路１５に入力されると、この第２グループ選択信号ＧＯＮ２が対応偶数番目ゲート線Ｙの選択信号としてレベルシフタ１６に供給され、ここで駆動信号に変換され対応偶数番目ゲート線Ｙに出力される。これにより全ての偶数番目ゲート線Ｙ２，Ｙ４，Ｙ６，…の全てが駆動される。ソースドライバＸＤはこの間に初期化用画素データを白表示の値と実質的に同じである画素電圧Ｖｓに変換し、全てのソース線Ｘ１〜Ｘｎに並列に出力する。このとき、共通電極ＣＥ側のコモン電圧Ｖcomはスプレー配向からベンド配向への転移に必要な液晶駆動電圧を画素電圧Ｖｓとの差として得るように設定される。こうして偶数行のＯＣＢ液晶画素ＰＸが一律なベンド配向に初期化される。
本実施形態では、ゲート線Ｙ１〜Ｙｍが黒挿入用に２本の隣接ゲート線Ｙからなるグループ単位に選択される。この場合、ｍ個の第２ＡＮＤゲート回路１４は各々対応奇数番目のゲート線Ｙ１，３，５，…に割り当てられて第２出力イネーブル信号ＯＥＢ１により制御されるｍ／２個のＡＮＤゲート回路、および各々対応偶数番目のゲート線Ｙ２，４，６，…に割り当てられ第３出力イネーブル信号ＯＥＢ２により制御されるｍ／２個のＡＮＤゲート回路からなる。第１および第３出力イネーブル信号ＯＥＡ，ＯＥＢ２の持続期間はいずれも２Ｈ／３期間に設定され、第２出力イネーブル信号ＯＥＢ１の持続期間は第３出力イネーブル信号ＯＥＢ２の持続期間Ｔよりも所定期間ΔＴだけ短く設定される。ここで、例えばゲート線Ｙ１，Ｙ２が黒挿入用に一緒に選択される場合に着目する。ゲート線Ｙ１に対応する１行目の液晶画素ＰＸは非駆動状態にあるゲート線Ｙ０に容量結合し、ゲート線Ｙ２に対応する２行目の液晶画素ＰＸは駆動状態にあるゲート線Ｙ１に容量結合している。このため、もし１行目および２行目の液晶画素ＰＸに接続されたスイッチング素子Ｗが同時に非導通になったとすれば、ゲート線Ｙ２に対応する２行目の画素ＰＸは、ゲート線Ｙ２と接続しているスイッチング素子Ｗの寄生容量Ｃｇｄを介してゲート線Ｙ２から突き抜けを受け、同時にゲート線Ｙ１と接続している補助容量Ｃｓ２を介してゲート線Ｙ１からも突き抜けを受ける。この結果、ゲート線Ｙ１に対応する１行目の液晶画素ＰＸの黒挿入保持電位とゲート線Ｙ２に対応する２行目の液晶画素ＰＸの黒挿入保持電位とが互いに異なり、横筋として視認されることになる。しかし、上述の第２出力イネーブル信号ＯＥＢ１および第３出力イネーブル信号ＯＥＢ２の制御によりゲート線Ｙ１に対する駆動信号の出力期間をゲート線Ｙ２に対する駆動信号の出力期間よりも短くし、これにより１行目の液晶画素ＰＸ用のスイッチング素子Ｗが２行目の液晶画素ＰＸ用のスイッチング素子Ｗと同時に非導通にならないようにしているため、２行目の液晶画素ＰＸに対するゲート線Ｙ１からの影響をなくし、１行目および２行目の液晶画素ＰＸ間に生じる電圧差を均一化して、横筋の発生を防止することができる。
尚、本発明は上述の実施形態に限定されず、その要旨を逸脱しない範囲で様々に変形可能である。
本発明の一実施形態に係る液晶表示装置の回路構成を概略的に示す図である。 図１に示すゲートドライバのゲート線駆動回路を詳細に示す図である。 １．５倍速の垂直走査速度で黒挿入駆動を行う場合についてゲート線駆動回路の動作を示すタイムチャートである。
符号の説明
１…アレイ基板、２…対向基板、３…液晶層、４…画像データ変換回路、５…コントローラ、６…補償電圧発生回路、７…階調基準電圧発生回路、１０…階調表示用シフトレジスタ、１１…黒挿入用シフトレジスタ、１２…出力回路、１３，１４…ＡＮＤゲート回路、１５…ＯＲゲート回路、１６…レベルシフタ、ＤＰ…液晶表示パネル、ＰＥ…画素電極、ＣＥ…共通電極、ＣＬＣ…液晶容量、Ｃｓ1,Ｃｓ2…補助容量、Ｃ…補助容量線、ＰＸ…液晶画素、ＳＲ…シフトレジスタ部、Ｗ…スイッチング素子、Ｃｇｄ…スイッチング素子Ｗの寄生容量、Ｙ…ゲート線、Ｘ…ソース線、ＣＮＴ…表示パネル制御回路、ＹＤ…ゲートドライバ、ＸＤ…ソースドライバ。

Claims (4)

  1. 表示パネルにおいて略マトリクス状に配置される複数のＯＣＢ液晶画素の行に沿って配置され各々対応行の液晶画素に接続される複数のスイッチング素子を制御する複数のゲート線を駆動するゲート線駆動回路であって、前記複数のゲート線を階調表示用に１本のゲート線単位に選択し、前記複数のゲート線を黒挿入用に少なくとも２本の隣接ゲート線からなるグループ単位に選択するシフトレジスタ部と、前記シフトレジスタ部によって選択されたゲート線に駆動信号を出力する出力回路とを備え、前記出力回路は前記シフトレジスタ部によって黒挿入用に選択されたグループに含まれこのグループ外の非選択ゲート線に容量結合した状態にある液晶画素の行に沿った特定ゲート線に対する駆動信号の出力期間をこのグループに含まれる他のゲート線に対する駆動信号の出力期間よりも短くするように構成されることを特徴とするゲート線駆動回路。
  2. 前記シフトレジスタ部は第１クロック信号に応答して第１スタート信号をシフトする階調表示用シフトレジスタと、第１クロック信号に同期した第２クロック信号に応答して第２スタート信号をシフトする黒挿入用シフトレジスタとを含み、前記出力回路は前記階調表示用シフトレジスタに保持される第１スタート信号の位置によって選択されるゲート線に対して第１出力イネーブル信号の制御により駆動信号を出力し、前記黒挿入用シフトレジスタに保持される第２スタート信号の位置によって選択される前記特定ゲート線に対して第２出力イネーブル信号の制御により駆動信号を出力するように構成され、前記黒挿入用シフトレジスタに保持される第２スタート信号の位置によって選択される前記他のゲート線に対して第３出力イネーブル信号の制御により駆動信号を出力するように構成され、前記第２出力イネーブル信号の持続期間が第３出力イネーブル信号の持続期間よりも短く設定されることを特徴とする請求項１に記載のゲート線駆動回路。
  3. 前記出力回路は各々前記階調表示用シフトレジスタから階調表示用に得られる対応ゲート線の選択信号を第１出力イネーブル信号の制御により出力する複数の第１ＡＮＤゲート回路、各々前記黒挿入用シフトレジスタから前記黒挿入用に得られる対応ゲート線の選択信号を前記第２および第３出力イネーブル信号の一方の制御により出力する複数の第２ＡＮＤゲート回路、各々前記複数の第１ＡＮＤゲート回路の１個および前記複数の第２ＡＮＤゲート回路の１個から入力される対応ゲート線の選択信号を出力する複数のＯＲゲート回路、および前記複数のＯＲゲート回路の各々から出力される選択信号をレベルシフトすることにより前記駆動信号に変換するレベルシフタを含むことを特徴とする請求項２に記載のゲート線駆動回路。
  4. 前記複数のゲート線が黒挿入用に２本の隣接ゲート線からなるグループ単位に選択される場合に、前記複数の第２ＡＮＤゲート回路は各々対応奇数番目のゲート線に割り当てられて前記第２出力イネーブル信号により制御される複数のＡＮＤゲート回路、および各々対応偶数番目のゲート線に割り当てられ前記第３出力イネーブル信号により制御される複数のＡＮＤゲート回路からなることを特徴とする請求項３に記載のゲート線駆動回路。
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