JP2008102218A - 映像表示装置 - Google Patents

Abstract

【課題】動画ボケを抑制しつつフリッカ現象の発生を抑えて動画像表示の表示品位を向上させることが可能な映像表示装置を実現する。
【解決手段】本発明の映像表示装置は、複数の画素からなる、複数の水平ラインで構成されるＬＣＤパネル１１と、前記ＬＣＤパネル１１の各水平ラインに対し、入力された映像情報を映像情報表示期間内に表示する第一表示処理と、非映像信号を非映像表示期間内に前記映像情報と異なる階調数で表示する第二表示処理とを所定の周期で繰り返し行うゲートドライバ１３と、前記所定の周期に対する前記非映像表示期間の時間比率に応じて、第二表示処理における前記階調数を制御する制御回路１５とを備える。
【選択図】図１

Description

本発明は、動画ボケを抑制するために１フレーム期間中に非画像信号を挿入する期間を設けた映像表示装置に関するものである。

ＣＲＴ（Cathode Ray Tube：陰極線管）のようなインパルス型の表示装置においては、個々の画素に着目すると、画像が表示される点灯期間と画像が表示されない消灯期間とが交互に繰り返される。例えば動画の表示が行われた場合にも、１画面分の画像の書き換えが行われる際に消灯期間が挿入されるため、人間の視覚に動いている物体の残像が生じることがない。このため、背景と物体とが明瞭に見分けられ、違和感なく動画が視認される。

これに対し、ＴＦＴ（Thin Film Transistor：薄膜トランジスタ）を使用した液晶表示装置のようなホールド型の表示装置では、個々の画素の輝度は各画素容量に保持される電圧によって決まり、画素容量における保持電圧は、一旦書き換えられると１フレーム期間維持される。このようにホールド型の表示装置では、画素データとして画素容量に保持すべき電圧は、一旦書き込まれると次に書き換えられるまで保持されるので、各フレームの画像は、その１フレーム前の画像と時間的に近接することになる。これにより、動画が表示される場合に、人間の視覚には動いている物体の残像が生じる。

このような残像を低減させる方法として、液晶表示装置のようなホールド型の表示装置において、１フレーム期間中に黒表示（非画像表示）を行う期間を挿入すること（以下、黒挿入と称する）により該液晶表示装置における表示を（擬似的に）インパルス化するという方法が知られている（例えば特許文献１）。

しかしながら、上述のような擬似的なインパルス駆動の場合、１フレーム期間中に画像表示期間と非画像表示（黒表示）期間とが混在し、１フレーム期間中の画像表示期間と非画像表示期間との比率（表示時間比率）によっては、動画像を表示する際、残像に起因する動画ボケが生じる虞がある。

そこで、例えば、特許文献２には、１フレーム期間中の画像表示期間と非画像表示期間との表示時間比率を、動画像中の画像の動き量に応じて調整することで、動画像表示における残像に起因する動画ボケを低減させる技術が開示されている。
特開２００３−０６６９１８号公報（平成１５（２００３）年０３月０５日公開） 特開２００２−３２３８７６号公報（平成１４（２００２）年１１月０８日公開）

ところで、上記特許文献２では、動画像中の画像の動き量が増大、すなわち動きが速くなれば、非画像表示期間の時間比率を上げて残像を低減させて動画ボケを改善している。

しかしながら、動画像表示において、非画像表示期間の時間比率を高くした場合、動きが速い動画像に対して残像を低減して動画ボケを改善できるものの、フリッカ現象が生じ、動画像表示における表示品位を低下させるという問題が生じる。

本発明は、上記の問題点に鑑みてなされたものであり、その目的は、動画ボケを抑制しつつフリッカ現象の発生を抑えて動画像表示の表示品位を向上させることが可能な映像表示装置を実現することにある。

本発明の映像表示装置は、上記の課題を解決するために、複数の画素からなる、複数の水平ラインで構成される表示手段と、前記表示手段の各水平ラインに対し、入力された映像情報を映像情報表示期間内に表示する第一表示処理と、非映像信号を非映像表示期間内に前記映像情報と異なる階調数で表示する第二表示処理とを所定の周期で繰り返し行う表示処理手段と、前記所定の周期に対する前記非映像表示期間の時間比率に応じて、第二表示処理における前記階調数を制御する表示制御手段を備えたことを特徴としている。

上記構成によれば、表示制御手段が、所定の周期に対する前記非映像表示期間の時間比率に応じて、第二表示処理における前記階調数を制御することで、当該所定の周期における最大輝度と最小輝度との差分が制御されることになる。

これにより、所定の周期における最大輝度と最小輝度との差分を、表示手段における輝度で除したときの割合、すなわちフリッカ率を、所定の周期に対する前記非映像情報表示期間の時間比率に応じて変えることができる。

例えば、所定の周期に対する前記非映像情報表示期間の時間比率が多くなるとき、すなわち映像情報に含まれる動き量が多くなるときには、所定の周期における最大輝度と最小輝度との差分が小さくなるように、非映像の階調数を上げるように制御すればよい。この場合には、フリッカ率を求める式の分子が小さくなるので、フリッカ率が小さくなり、映像情報に含まれる動き量が多くなり、動画ボケを抑制するために、非映像情報表示期間の時間比率が増加しても、フリッカの発生を抑制することが可能となる。つまり、フリッカ現象が生じやすい非映像表示期間が長い場合、すなわち映像における動画速度が速い場合であっても、動画ボケを抑制しつつフリッカの発生を抑制が可能な映像表示装置を提供することができる。

前記表示処理手段は、入力された映像情報を映像情報表示期間内に表示するために、水平同期信号が入力される度にいずれかの前記水平ラインを選択する第一走査手段と、前記第一走査手段によって選択された水平ラインに対し第一表示処理をするために前記１水平ライン分の映像情報を保持する第一保持手段と、非映像情報を非映像表示期間内に前記映像情報と異なる階調数で表示するために、前記水平同期信号が入力される際に前記第一走査手段によって選択された水平ラインとは異なる水平ラインを選択する第二走査手段とを有し、前記表示制御手段は、第一走査手段と第二走査手段で同一水平期間内に選択された各水平ラインの間のライン数に応じて、前記第二走査手段によって選択された水平ラインに対する第二表示処理の前記階調数を制御するようにしてもよい。

ここで、第一走査手段と第二走査手段とで同一水平期間内に選択された各水平ラインの間のライン数が小さくなることは、第二走査手段によって選択される水平ライン数が多くなることを示す。つまり、第一走査手段と第二走査手段とで同一水平期間内に選択された各水平ラインの間のライン数が小さくなることは、水平期間内に非映像情報を挿入する割合が多くなることを示す。

したがって、上記構成のように、映像情報から得た所定の情報に応じて、第一走査手段と第二走査手段で同一水平期間内に選択された各水平ラインの間のライン数を制御することにより前記時間比率を制御すると共に、該時間比率に応じて、前記第二保持手段に保持された非映像情報の階調数を制御することで、１水平期間内の非映像情報を挿入する割合に応じた該非映像情報の階調数に設定することが可能となる。

また、前記第一表示処理は、同一水平ライン中の隣接画素間に対し極性反転したデータ電圧を入力する表示処理であり、前記第二表示処理は、水平ラインを構成する各画素間に印加されたデータ電圧を放電させる処理を伴う表示処理であってもよい。

この場合、映像情報の表示期間に、同一水平ラインの隣接画素間で印加されるデータ電圧の極性が反転しているので、非映像情報の表示期間に、各画素に印加されたデータ電圧を放電させることで、隣接画素間で電荷の共有、すなわちチャージシェアリングが行われることになる。

これにより、画素に蓄積された電荷を、第二表示処理が行われる都度、減少させることが可能となる。このように、隣接画素間でのチャージシェアの結果、所定の階調数と同程度のドレイン電圧にすることができるので、フリッカ率を求めるための分子である最大輝度と最小輝度との差分（ＡＣ成分）を小さくできる。これにより、フリッカ現象の発生を抑制することができる。

具体的な表示処理の回数の制御については、以下に示すような処理が好ましい。

そして、前記第二表示処理は、各垂直期間内に複数回行われ、前記表示制御手段は、前記時間比率に応じて、当該第二表示処理の回数を制御するようにしてもよい。

さらに、前記第二表示処理は、各垂直期間内に複数回行われ、前記表示制御手段は、前記時間比率の増加に応じて、当該第二表示処理の回数を減少させるようにしてもよい。

各水平期間毎に行われる前記第二表示処理における各水平ラインへの放電処理は、同一水平期間中に行われる前記第一表示処理におけるデータ電圧を印加するタイミングに対し異なるタイミングで行われるのが好ましい。

各水平期間毎に行われる前記第二表示処理における各水平ラインへの放電処理は、同一水平期間中に行われる前記第一表示処理において水平ライン選択開始時から当該水平ラインに対するデータ電圧入力時までの期間内に行われるのが好ましい。

以上のように、第二表示処理における各水平ラインへの放電処理は、同一水平期間中に行われる前記第一表示処理におけるデータ電圧を印加するタイミングで行われることで、２種類の放電のためのオンパルス信号を印加するための走査信号線が１本ですむので、画面の輝度低下を伴うことなく、動画ボケの抑制とフリッカ現象の発生を抑制できる。

本発明に係る映像表示装置は、以上のように、複数の画素からなる、複数の水平ラインで構成される表示手段と、前記表示手段の各水平ラインに対し、入力された映像情報を映像情報表示期間内に表示する第一表示処理と、非映像信号を非映像表示期間内に前記映像情報と異なる階調数で表示する第二表示処理とを所定の周期で繰り返し行う表示処理手段と、前記所定の周期に対する前記非映像表示期間の時間比率に応じて、第二表示処理における前記階調数を制御する表示制御手段を備えたことで、動画ボケを抑制しつつフリッカの発生を抑制が可能な映像表示装置を提供することができるという効果を奏する。

本発明の一実施の形態について説明すれば、以下の通りです。なお、本実施の形態では、映像表示装置の一例として、液晶表示装置について説明する。

本実施の形態に係る液晶表示装置は、図１に示すように、ＬＣＤ（Liquid Crystal Display）パネル（表示手段）１１、ソース駆動回路としてのソースドライバ１２、ゲート駆動回路としてのゲートドライバ１３を備えており、さらに、上記ソースドライバ１２に対して、外部から入力される映像信号および非映像信号をフレーム単位で供給すると共に、上記ゲートドライバ１３に対して水平同期信号および垂直同期信号を供給する映像処理回路１４と、上記の各ドライバにスタートパルス信号などの制御信号を供給する制御回路１５と、１フレーム期間中に非映像信号を挿入する割合および該非映像信号の階調数を設定するためのマイコン１６と、該マイコン１６で使用するデータを格納するメモリ１７とを備えている。

上記ＬＣＤパネル１１は、複数の絵素又は画素からなる、複数の水平ラインで構成されており、上記映像処理回路１４から送られる映像信号を表示するようになっている。

また、ソース駆動回路およびゲート駆動回路は、上記ＬＣＤパネル１１の各水平ラインに対し、上記映像処理回路１４から入力された映像情報を映像情報表示期間内に表示する表示処理と、非映像信号を非映像表示期間内に前記映像情報と異なる階調数で表示する表示処理とを所定の周期で繰り返し行う表示処理手段とて機能している。

上記映像処理回路１４は、チューナ（図示せず）から１フレームごとに順次入力される映像信号をフレーム単位で格納するフレームメモリ１４１、上記映像信号から水平同期信号と垂直同期信号とを分離する同期信号分離回路１４２、１フレームごとに順次入力された映像信号から、該映像信号に含まれる動画像の動き量を判定する動き量判定回路１４３を含んでいる。

上記動き量判定回路１４３は、チューナ等を介して１フレームごとに順次入力された映像信号から、連続する２つ以上のフレーム間における動きの差分を比較して、動き量を判定する回路である。

上記動き量判定回路１４３では、例えば以下のような演算によって動き量を判定する。すなわち、連続して送られる複数フレームのうち各フレーム内に存在する画素から任意に選択された画素番号を ｉとし、ｍ番目のフレームに含まれる ｉ個目の画素の階調数をＰｍ ｉとし、ｍ＋１番目のフレームに含まれるｉ個目の画素の階調数をＰ(ｍ＋１) ｉとしたとき、このＰｍｉとＰ(ｍ＋１) ｉとの差分の大きさを ｉの最小値から最大値（０〜ＭＡＸ）までを積算した積算値（Σ| Ｐｍ i −Ｐ(ｍ＋１) i ｜）から動き量を判定している。具体的には、上記積算値がある一定の値の範囲内であるか否かを判断し、範囲内であると判断されたときに、該範囲に応じて動き量を判定している。ここでは、動き量を、極小、小、中、大の４段階に分類するために、４種類の範囲を用意しておく。

上記動き量判定回路１４３は、上記のようにして判定した動き量（極小、小、中、大の４段階）のデータをマイコン１６に送る。

上記マイコン１６は、送られた動き量のデータから、上記メモリ１７に格納されている動き量に対応付けられた発生回数のオンパルス信号をゲートバスラインに出力するように、上記制御回路１５に指示する。

上記メモリ１７には、動き量に対して、所定値の非映像信号挿入率と所定値のオンパルス信号発生回数を一組とするメモリ−領域を、分類分けした動き量の数だけメモリマップ１７ａとして保存しておく。このメモリマップ１７ａに、動き量の大きい時ほど非映像信号挿入率が高く、また、１フレーム期間における１画素毎に入力されるオンパルス信号の発生回数が少なくなるように設定値を保存しておく。

ここで、非映像信号挿入率とは、１フレーム期間のうち、非映像表示を行う時間比率を示す。つまり、非映像信号挿入率が０とは、１フレーム期間中に非映像表示を行う期間が無いことを示している。従って、非映像信号挿入率が０の場合、オンパルス信号の発生回数を設定しない。

上記制御回路１５は、上記ソースドライバ１２にラッチストローブＬＳ信号を、上記ゲートドライバ１３にカウント値制御信号を供給するようになっている。これにより、上記ソースドライバ１２からは、１フレーム期間の映像表示期間に映像信号が所定のタイミングでＬＣＤパネル１１の目的とする画素に書き込まれる。

また、上記制御回路１５は、前記ＬＣＤパネル１１の各水平ラインに対し、入力された映像情報を映像情報表示期間内に表示する第一表示処理と、非映像信号を非映像表示期間内に前記映像情報と異なる階調数で表示する第二表示処理とを繰り返し行う周期（詳細は後述する）に対する前記非映像表示期間の時間比率に応じて、第二表示処理における前記階調数を制御する機能を有している。そして、上記制御回路１５は、上記マイコン１６からの指示に基づいて、非映像信号として出力される信号の階調数を設定するための制御信号を上記ソースドライバ１２に供給するようになっている。これにより、上記ソースドライバ１２からは、１フレーム期間の非映像表示期間に非映像信号が所定のタイミングでＬＣＤパネル１１の目的とする画素に書き込まれる。

上記構成の液晶表示装置について、さらに、詳細に説明すれば、以下の通りである。

上記ＬＣＤパネル１１は、図２に示すように、上記ソースドライバ１２に、スイッチ回路１８を介して接続された複数のソースバスライン１０１・・・と、上記ゲートドライバ１３に接続された複数のゲートバスライン１０２・・・とが直交するように配され、ソースバスライン１０１とゲートバスライン１０２との交差部には、スイッチング素子としてのＴＦＴ１１１が設けられている。

上記ＴＦＴ１１１のドレイン電極には、画素容量１１２が接続されている。本実施の形態では、隣接された画素の画素容量１１２同士は、ひとつのコモン電極１１３を共有している。

上記スイッチ回路１８は、ゲートドライバ１３から出力された黒挿入処理（後述）のためのオンパルス信号が出力される度に、あるいはラッチストローブ信号がＯＮ状態になる度に、同一ゲートバスライン１０２上の画素間でショート状態を形成させるために各ソースバスライン１０１が互いに導通状態になるように接続されるショート（短絡）ラインを構成するためのスイッチング素子１８１を備えた構成となっている。そして、ゲートドライバ１３からのオンパルス信号の発生した期間で隣接するソースバスライン１０１同士のショート状態を形成する。この構成によって、ラッチストローブ信号において、それまでの映像信号表示処理で互いに反転した電荷を蓄えた隣接画素間の放電現象がオンパルス信号を契機に作用し、それまでの各画素への印加電圧を低減させて、徐々に黒書込み処理を施すようになる。

上記ソースドライバ１２は、図２に示すように、基準電圧発生回路１２０、サンプリングメモリ１２１、ホールドメモリ１２２、ＤＡコンバータ（ＤＡＣ）１２３、出力回路１２４を含んだ構成となっている。

上記基準電圧発生回路１２０は、データ信号として表現されたＲＧＢの各階調数のうち適当な階調数に対し相応しいアナログ電圧値を出力するための基準電圧を生成する回路であり、生成した基準電圧は上記ＤＡコンバータ１２３に供給される。例えば、ドット反転やライン反転などの表示処理を行う際は、１ライン毎に発生する反転信号に従って各階調数毎に正負両方のアナログ階調電圧を出力できるように電圧データを保持しておく。例えば、２５６階調の場合には、２５６×２個の電圧データが保持される。

上記サンプリングメモリ（第一保持手段）１２１は、映像処理回路１４（図１）から送られた映像データ（ＲＧＢ）信号のうち１ライン分をＬＣＤパネル１１に書込む前に読み込み保存するためのメモリである。つまり、前記第１ゲートドライバ１３ａによって選択された水平ラインに対し第一表示処理（映像表示処理）をするために前記１水平ライン分の映像情報を保持するメモリである。

上記ホールドメモリ１２２は、上記サンプリングメモリ１２１に１ライン分のデータ信号が書込まれた後で同じデータを書込むためのメモリである。このホールドメモリ１２２によるＤＡコンバータ１２３へのデータの書き込みのタイミングは、ラッチストローブＬＳ信号によって制御されている。

上記ＤＡコンバータ１２３は、入力された電圧信号を、上記ホールドメモリ１２２にデジタル形式で保存された１ライン分のデータ信号を基準電圧発生回路１２０から出力された階調毎の電圧値に従ってアナログ電圧値に変換する回路である。

上記出力回路１２４は、上記ＤＡコンバータ１２３によって変換されたアナログ電圧値の信号を各ソースバスライン１０１に出力する回路である。

上記ゲートドライバ１３は、前記ＬＣＤパネル１１の各水平ラインに対し、入力された映像情報を映像情報表示期間内に表示する第一表示処理と、非映像信号を非映像表示期間内に前記映像情報と異なる階調数で表示する第二表示処理とを所定の周期で繰り返し行わせる表示処理手段としての機能を有し、さらに、ゲートドライバ１３は、入力された映像情報を映像情報表示期間内に表示するために、水平同期信号が入力される度にいずれかの前記水平ラインを選択する第一走査手段と、非映像情報を非映像表示期間内に前記映像情報と異なる階調数で表示するために、前記水平同期信号が入力される際に前記第一走査手段によって選択された水平ラインとは異なる水平ラインを選択する第二走査手段との機能を有している。具板的には、ゲートドライバ１３は、図２に示すように、第１シフトレジスタ１３１、レベルシシフタ１３２、出力回路１３３を含み、さらに、カウンタ１３４、第２シフトレジスタ１３５、黒書込用ゲートパルス発生回路１３６、映像用／黒書込用ゲートパルス選択回路１３７を含んだ構成となっている。

上記ゲートドライバ１３の具体的な回路構成の一例を、図３に示す。

上記第１シフトレジスタ１３１は、水平同期信号(Hsync)が入力されるたびに、ＬＣＤパネル１１が構成する複数本のゲートバスライン１０２を順次切替えて選択することにより、ソースドライバ１２に保存された１ライン分のデータ信号を順次書込むことを可能にする回路である。

上記カウンタ１３４は、一度選択されたあるゲートラインに対して、数十〜数百ライン分遅れて黒書込処理用のゲートパルスを発生させるために、数十〜数百ライン分の水平同期信号を計測することを目的とする回路。更に、マイコン等から送られたカウント値制御信号に含まれるカウント上限データ（デジタル形式）とカウンタで計測したのカウント数とを比較する構成を加えることにより、黒挿入用ゲートパルスのタイミングを１水平期間単位で調整され、これにより１垂直期間において出力された映像信号と非映像信号（例えば黒信号）との表示期間比率（非映像信号挿入率）を制御することができる。

上記第２シフトレジスタ１３５は、上記第１シフトレジスタ１３２に対してカウンタ１３４で計数した数十〜数百ライン分だけ遅れて黒書込処理を行うゲートバスライン１０２を選択するための回路である。

さらに、上記第２シフトレジスタ１３５において、ＯＲ回路等の論理回路を各フリップフロップの出力を入力端子に接続することにより、１回の水平同期期間内において複数本のゲートバスライン１０２を同時に選択することが可能である。

また、黒書込み用ゲートパルス発生回数制御信号の情報によって、同一水平期間に黒書込処理のために選択されるゲートバスライン１０２の本数を適宜調整することが可能になる。

本願発明では、上記カウンタ１３４に入力されるカウント上限データの値を少なくして非映像信号挿入率を向上させる時にはそれまで選択していたゲートライン数をより少なくなるように制御することにより、非映像信号挿入率が向上することによって著しく発生するフリッカ現象を緩和させることができ、動画ボケをより押さえながらもフリッカが発生し難い表示処理が可能になる。

つまり、ライン数ｍの値に応じて前記非映像信号挿入率を制御、さらに、該非映像信号挿入率に応じて、非映像信号の階調数を制御することで、例えば、ライン数ｍが小さくなり非映像信号挿入率が向上してフリッカが生じ易い条件になっても、非映像信号の階調数を上げて、最大輝度と最小輝度との差分を小さくするることで、フリッカを防止することが可能になる。

上記黒書込用ゲートパルス発生回路１３６は、上記第２シフトレジスタ１３５で複数本選択されたゲートバスライン１０２に対して、ラッチストローブ信号がオン状態になった時に黒書込用のゲートパルス信号を発生させる。このゲートパルス信号をラッチストローブ期間に発生させることにより、他のラインにおける(映像)データ信号の書き込処理をタイミング的に阻害することなく所望のゲートラインの黒書込処理を適当に行うことが可能になる。

上記黒書込用ゲートパルス発生回路１３６は、図３に示すように、主にＡＮＤ回路若しくはトランジスタ素子を各ライン毎に設けることで構成される。

上記映像用／黒書込用ゲートパルス選択回路１３７は、１垂直期間内において、任意のゲートバスライン１０２に対して、第１シフトレジスタ１３１で発生した映像用ゲートパルスと第２シフトレジスタ１３５を介して黒書込用ゲートパルス発生回路１３６で発生した黒書込用ゲートパルスとを組合わせて発生させるための回路である。

上記映像用／黒書込用ゲートパルス選択回路１３７は、図３に示すように、主に上記２つのゲートパルスのラインを入力してＬＣＤパネル１１のゲートバスライン１０２へ出力するＯＲ回路をゲートバスライン１０２に対して並列に設けて構成される。

上記構成の各ドライバの動作について、図２〜図４を参照しながら以下に説明する。

ここでは、１フレーム期間が、映像信号表示期間と非映像信号表示期間とで構成されている場合について説明する。

はじめに、通常時、すなわち映像信号表示期間におけるのデータ信号走査処理の流れについて説明する。
（１）：まず水平同期信号（Hsync）がゲートドライバに入力される。
（２）：第１シフトレジスタ１３１ではHsyncの入力によりＮ番ライン(LineＮ)のゲートパルスが次のHsync信号が入力されるまでの間だけ立上り、同時にラッチストローブ(ＬＳ)信号が上記ゲートパルスよりも比較的短い期間立上る。
（３）：上記（２）でＬＳ信号がオフ状態になるとスタートパルス(ＳＰ)信号が立上る。
（４）：上記（３）のＳＰ信号の立上りによりＮ番ラインの各画素のＴＦＴ素子がＯＮ状態になり、そのドレイン電圧にはソースドライバで所望の階調数のデータ信号をアナログ変換した電圧値が供給される。

次に、非映像信号期間（黒書き込み期間）におけるデータ信号走査処理の流れについて説明する。
（５）：ここでは、Ｎ番ラインに対して更にＭラインだけ先行したゲートライン（(Ｎ＋ｍ)番ライン）を選択するためのHsync信号が入力される。
（６）：これにより(Ｎ＋ｍ)番ラインのゲートラインが選択されるとほぼ同時に、ラッチストローブ信号が立ち上がる。
（７）：そして、このラッチストローブ信号の立上りを検出したことを契機に第２シフトレジスタ１３５で選択されたＮ番ラインへ１Ｈ期間に対し十分短いオンパルス信号を出力する。
（８）：上記（７）のパルス信号が立ち上がることにより、Ｎ番ラインのドレイン端子に印加された映像信号の各階調電圧は、ＬＳ信号が立上った期間のデータ信号電圧（例えば０Ｖ）を一瞬だけ導通した結果立下り現象を起こし（若しくは、ドット反転駆動の場合は隣接画素同士のコモン電極から互いの液晶層に係った電荷量が放電しあうことによって減圧し(下図参照)）、各画素の明るさが落とし込まれる。

（５）’〜（８）’：このオンパルス信号出力処理をＬＳ信号が入力されるたびに行い、一定回数以上（例えば４回等）オンパルス信号を繰り返し発生させることによって、液晶層への印加電圧をコモン電圧(Ｖcom)と同等にでき、結果、非映像信号表示期間内の複数の水平期間をかけて黒書込処理が段階的に行われる。

ここで、黒書込処理を段階的に行って、目的とする階調数のドレイン電圧にするための原理について説明すれば、以下の通りである。

図４に示す非映像信号表示期間において、（６）（６）’に示すラッチストローブ信号ＬＳがハイレベル、すなわちＯＮ状態にある期間に、（８）（８）’に示すように、Ｎ番目のラインへ短いパルス信号（黒書込用オンパルス信号）を送ることにより隣接画素間で放電作用が働き、Ｎ番目のラインの画素に印加された階調電圧が低下する。これを１水平期間毎に複数回繰り返すことでパネル階調数をゼロに落とすことが可能になる。この場合、図６に示すように、隣接する２つの画素同士が黒書込用オンパルス信号の入力により、導通状態となり、黒書込用オンパルス信号がＯＮ状態の期間、チャージシェアリングが行われる。

本発明では、前述のような構成をしているため、例えば動画ボケを抑制しようとして非映像信号挿入率を向上させた結果生じ易くなるフリッカを極力抑制または解消させることが可能になる。つまり、動画ボケを押さえながらフリッカも生じ難い高画質な映像を視聴者に提供することが可能になる。

したがって例えば図５（ａ）（ｂ）を参照して本発明の効果について説明する。

図５（ａ）は、１フレーム期間（１Ｖ期間）における非映像表示期間の時間比率（非映像信号挿入率）が２０％のときの駆動制御例を示す図である。

この場合には、オンパルス信号を１垂直期間（１Ｖ）に４回挿入することにより、ＬＣＤパネル１１における液晶層への印加電圧であるドレイン電圧を制御してゼロ階調に段階的にシフトさせて非映像信号(黒信号）を書込んでいる。

図５（ａ）では、非映像信号挿入率が２０％の例について示したが、さらに、動き量が多くなり、非映像信号挿入率が４０％になった場合には、図５（ｂ）に示すように、オンパルス信号を１垂直期間（１Ｖ）に３回挿入（図５（ａ）に示す場合より１回少ない）することによりＬＣＤパネル１１の液晶層への印加電圧であるドレイン電圧をゼロ階調ではない低階調数に対応する電圧に留めた書込み処理を行っている。

これにより、１フレーム期間内の画面輝度の急激な落とし込みを抑制することが可能になり、結果フリッカ率を向上させることなく動画ボケをより抑制するという効果をもたらす。

つまり、１フレーム期間の非映像表示期間において、動画像の動き量に応じてオンパルス信号の回数と最終的なドレイン電圧を調整することで、フリッカ率を求める式の分子であるＡＣ成分の値を、階調数０の場合の１４Ｖ−７Ｖ＝７Ｖよりも小さくすることができる。これにより、フリッカ率を、階調数０の場合よりも小さくすることができるので、フリッカの発生を抑制できる。

したがって、非映像信号挿入率を維持したまま、フリッカ率を低減できるので、動画ボケおよびフリッカの無い表示品位の高い動画像を表示することができる。

本発明は上述した実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。すなわち、請求項に示した範囲で適宜変更した技術的手段を組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。

本発明は、動画ボケを抑制するために１フレーム期間中に非画像信号を挿入する期間を設けた液晶表示装置に関するものであるが、表示素子の応答性に有る程度の遅延が生じる素子であれば同様の効果をなしうるものであり、ホールド型の表示装置であれば本発明の技術的範囲であるものとする。

本発明の実施形態を示すものであり、液晶表示装置の要部構成を示すブロック図である。 図１に示す液晶表示装置の各ドライバの要部構成を示すブロック図である。 図２に示すゲートドライバの一例を示す回路図である。 図１に示す液晶表示装置の各ドライバの出力信号の波形図である。 （ａ）は、非映像信号挿入率が２０％の場合の図２に示す各ドライバの出力信号の波形図であり、（ｂ）は、非映像信号挿入率が３０％の場合の図２に示す各ドライバの出力信号の波形図である。 チャージシェアリングの原理を示す説明図である。

符号の説明

１１ ＬＣＤパネル（表示手段）
１２ ソースドライバ（表示処理手段）
１３ ゲートドライバ（表示処理手段、第一走査手段、第二走査手段）
１１ ＬＣＤパネル
１２ ソースドライバ
１３ ゲートドライバ
１４ 映像処理回路
１５ 制御回路
１６ マイコン
１７ メモリ
１７ａ メモリマップ
１８ スイッチ回路
１０１ ソースバスライン
１０２ ゲートバスライン
１１１ ＴＦＴ
１１２ 画素容量
１１３ コモン電極
１２０ 基準電圧発生回路
１２１ サンプリングメモリ(第一保持手段）
１２２ ホールドメモリ
１２３ ＤＡコンバータ
１２４ 出力回路
１３１ 第１シフトレジスタ
１３２ レベルシシフタ
１３２ 第１シフトレジスタ
１３３ 出力回路
１３４ カウンタ
１３５ 第２シフトレジスタ
１３６ 黒書込用ゲートパルス発生回路
１３７ 映像用／黒書込用ゲートパルス選択回路
１４１ フレームメモリ
１４２ 同期信号分離回路
１４３ 動き量判定回路
１８１ スイッチング素子
ＬＳ ラッチストローブ信号

Claims (7)

1. 複数の画素からなる、複数の水平ラインで構成される表示手段と、
   前記表示手段の各水平ラインに対し、入力された映像情報を映像情報表示期間内に表示する第一表示処理と、非映像信号を非映像表示期間内に前記映像情報と異なる階調数で表示する第二表示処理とを所定の周期で繰り返し行う表示処理手段と、
   前記所定の周期に対する前記非映像表示期間の時間比率に応じて、第二表示処理における前記階調数を制御する表示制御手段を備えたことを特徴とする映像表示装置。
2. 前記表示処理手段は、
   入力された映像情報を映像情報表示期間内に表示するために、水平同期信号が入力される度にいずれかの前記水平ラインを選択する第一走査手段と、
   前記第一走査手段によって選択された水平ラインに対し第一表示処理をするために前記１水平ライン分の映像情報を保持する第一保持手段と、
   非映像情報を非映像表示期間内に前記映像情報と異なる階調数で表示するために、前記水平同期信号が入力される際に前記第一走査手段によって選択された水平ラインとは異なる水平ラインを選択する第二走査手段とを有し、
   前記表示制御手段は、
   第一走査手段と第二走査手段で同一水平期間内に選択された各水平ラインの間のライン数に応じて、前記第二走査手段によって選択された水平ラインに対する第二表示処理の前記階調数を制御することを特徴とする請求項１に記載の映像表示装置。
3. 前記第一表示処理は、同一水平ライン中の隣接画素間に対し極性反転したデータ電圧を入力する表示処理であり、
   前記第二表示処理は、水平ラインを構成する各画素間に印加されたデータ電圧を放電させる処理を伴う表示処理であることを特徴とする請求項１又は２のいずれかに記載の映像表示装置。
4. 前記第二表示処理は、各垂直期間内に複数回行われ、
   前記表示制御手段は、前記時間比率に応じて、当該第二表示処理の回数を制御することを特徴とする請求項１乃至３のいずれかに記載の映像表示装置。
5. 前記第二表示処理は、各垂直期間内に複数回行われ、
   前記表示制御手段は、前記時間比率の増加に応じて、当該第二表示処理の回数を減少させることを特徴とする請求項１乃至３のいずれかに記載の映像表示装置。
6. 各水平期間毎に行われる前記第二表示処理における各水平ラインへの放電処理は、同一水平期間中に行われる前記第一表示処理におけるデータ電圧を印加するタイミングに対し異なるタイミングで行われることを特徴とする請求項１乃至５のいずれかに記載の映像表示装置。
7. 各水平期間毎に行われる前記第二表示処理における各水平ラインへの放電処理は、同一水平期間中に行われる前記第一表示処理において水平ライン選択開始時から当該水平ラインに対するデータ電圧入力時までの期間内に行われることを特徴とする請求項１乃至５のいずれかに記載の映像表示装置。

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