KR102282935B1 - 게이트 드라이브 ｉｃ와 이를 포함한 표시장치 - Google Patents

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Abstract

본 발명의 실시예는 크기를 줄일 수 있는 게이트 드라이브 IC와 이를 포함한 표시장치를 제공한다. 본 발명의 실시예에 따른 게이트 드라이브 IC는 순차적으로 출력신호들을 출력하는 쉬프트 레지스터; 및 선택신호에 따라 상기 쉬프트 레지스터의 출력신호들을 복수의 게이트라인 그룹들 중 어느 하나로 출력하는 디먹스부를 구비하고, 상기 게이트라인 그룹들 각각은 복수의 게이트 라인들을 포함한다.

Description

게이트 드라이브 ＩＣ와 이를 포함한 표시장치{GATE DRIVE INTEGRATED CIRCUIT AND DISPLAY DEVICE INCLUDING THE SAME}
본 발명의 실시예는 게이트 드라이브 IC와 이를 포함한 표시장치에 관한 것이다.
최근, 음극선관(Cathode Ray Tube)의 단점인 무게와 부피를 줄일 수 있는 다양한 평판표시장치들(flat display devices)이 개발되고 있다. 이러한 평판표시장치들로는 액정표시장치(Liquid Crystal Display), 전계방출 표시장치(Field Emission Display), 유기발광표시장치(Organic Light Emitting Display) 등이 있다.
평판표시장치는 데이터라인들, 게이트라인들, 데이터라인들과 게이트라인들의 교차부에 형성된 다수의 화소들을 구비하는 표시패널, 게이트라인들에 게이트신호들을 공급하는 게이트 드라이브 집적회로(integrated circuit, 이하 "IC"라 칭함) 및 데이터라인들에 데이터전압들을 공급하는 소스 드라이브 IC를 포함한다. 게이트 드라이브 IC는 순차적으로 신호들을 출력하는 쉬프트 레지스터, 쉬프트 레지스터로부터 출력되는 신호들을 마스킹하여 게이트 신호들을 출력하는 로직회로, 게이트 신호들의 전압 스윙폭을 표시패널에 마련된 트랜지스터의 동작이 가능한 스윙 폭으로 변경하는 레벨 쉬프터, 및 출력 버퍼를 포함한다.
최근에는 UHD(ultra high definition)와 같이 고해상도 평판표시장치가 출시되고 있다. 평판표시장치의 해상도가 증가할수록 화소들의 개수도 많아지며, 이 경우 화소들에 신호들을 공급하기 위한 데이터라인들과 게이트라인들의 개수도 증가하게 된다. 게이트 드라이브 IC 역시 게이트라인들의 개수에 비례하여 커지므로, 평판표시장치의 해상도가 증가할수록 게이트 드라이브 IC의 크기도 커지는 문제가 있다.
본 발명의 실시예는 크기를 줄일 수 있는 게이트 드라이브 IC와 이를 포함한 표시장치를 제공한다.
본 발명의 실시예에 따른 게이트 드라이브 IC는 순차적으로 출력신호들을 출력하는 쉬프트 레지스터; 및 선택신호에 따라 상기 쉬프트 레지스터의 출력신호들을 복수의 게이트라인 그룹들 중 어느 하나로 출력하는 디먹스부를 구비하고, 상기 게이트라인 그룹들 각각은 복수의 게이트 라인들을 포함한다.
상기 쉬프트 레지스터는 복수의 D 플립플롭들을 구비하고, 상기 D 플립플롭들의 개수는 상기 게이트라인 그룹들의 게이트라인들의 개수보다 적다.
게이트 스타트 신호 또는 전단 캐리신호, 및 게이트 피드백 신호를 상기 쉬프트 레지스터로 출력하는 게이트 스타트 신호 출력부; 및 상기 선택신호에 따라 상기 쉬프트 레지스터의 마지막 출력신호를 상기 게이트 피드백 신호 및 캐리신호 중 어느 하나로 출력하는 캐리신호 출력부를 더 구비한다.
상기 게이트 스타트 신호 출력부는, 상기 게이트 스타트 신호 또는 상기 전단 캐리신호와 상기 게이트 피드백 신호를 논리합 연산하는 논리합 게이트 회로를 포함한다.
상기 캐리신호 출력부는, 상기 쉬프트 레지스터의 마지막 출력신호와 상기 선택신호를 논리곱 연산하는 A 논리곱 게이트 회로; 및 상기 쉬프트 레지스터의 마지막 출력신호와 상기 선택신호의 반전신호를 논리곱 연산하는 B 논리곱 게이트 회로를 포함한다.
게이트 출력 인에이블 신호의 반전신호와 상기 디먹스부의 출력신호들 각각을 논리곱 연산하는 로직회로; 및 상기 로직회로의 출력신호들 각각의 전압 스윙 폭을 변경하는 레벨 쉬프터를 더 구비한다.
상기 쉬프트 레지스터와 상기 디먹스부 사이에 배치되어 상기 쉬프트 레지스터의 출력신호들 각각과 게이트 출력 인에이블 신호의 반전신호를 논리곱 연산하는 로직회로; 및 상기 디먹스부의 출력신호들 각각의 전압 스윙 폭을 변경하는 레벨 쉬프터를 더 구비한다.
상기 디먹스부는, 상기 선택신호에 따라 상기 로직회로의 출력신호들을 상기 게이트라인 그룹들 중 어느 하나로 출력한다.
본 발명의 실시예에 따른 표시장치는 데이터라인들, 게이트라인들, 및 상기 데이터라인들과 상기 게이트라인들에 접속된 화소들을 포함하는 표시패널; 상기 데이터라인들에 데이터전압들을 공급하는 소스 드라이브 IC; 상기 게이트라인들을 u(u는 2 이상의 양의 정수) 개의 게이트라인 그룹들로 분할하고, 상기 u 개의 게이트라인 그룹들에 게이트신호들을 공급하는 게이트 드라이브 IC; 및 선택신호를 상기 게이트 드라이브 IC로 출력하는 타이밍 제어회로를 구비하고, 상기 게이트 드라이브 IC는, 순차적으로 출력신호들을 출력하는 쉬프트 레지스터; 및 상기 선택신호에 따라 상기 쉬프트 레지스터의 출력신호들을 상기 u 개의 게이트라인 그룹들 중 어느 하나로 출력하는 디먹스부를 포함한다.
본 발명의 실시예는 어느 한 게이트 드라이브 IC에 접속된 게이트라인들을 u 개의 게이트라인 그룹들로 구분하고, 쉬프트 레지스터의 D 플립플롭들(DFF1~DFFq)이 출력신호들을 u 번 출력하도록 제어하며, 디먹스부를 이용하여 D 플립플롭들의 출력신호들을 u 개의 게이트라인 그룹들로 분배한다. 그 결과, 본 발명의 실시예는 쉬프트 레지스터의 D 플립플롭들의 개수보다 많은 게이트라인들에 게이트신호들을 출력할 수 있다. 그 결과, 본 발명의 실시예는 쉬프트 레지스터의 크기를 줄일 수 있으므로, 게이트 드라이브 IC의 크기를 줄일 수 있다.
도 1은 본 발명의 실시예에 따른 표시장치를 보여주는 블록도.
도 2는 도 1의 화소를 보여주는 일 예시도면.
도 3은 도 1의 화소를 보여주는 또 다른 예시도면.
도 4는 표시장치의 하부기판, 게이트 드라이브 IC들, 게이트 연성필름들, 소스 드라이브 IC들, 소스 연성필름들, 소스 회로보드, 제어 회로보드, 및 타이밍 제어회로를 보여주는 일 예시도면.
도 5는 도 4의 게이트 드라이브 IC들을 보여주는 블록도.
도 6은 제1 게이트 드라이브 IC를 상세히 보여주는 회로도.
도 7은 도 6의 게이트 스타트 신호 출력부를 상세히 보여주는 회로도.
도 8은 도 6의 캐리신호 출력부를 상세히 보여주는 회로도.
도 9는 도 6의 게이트 스타트 신호 또는 전단 캐리신호, 게이트 피드백 신호, 게이트 쉬프트 클럭, 게이트 출력 인에이블 신호, 선택신호, 및 게이트신호들을 보여주는 파형도.
도 10은 제1 게이트 드라이브 IC를 상세히 보여주는 또 다른 회로도.
이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. 이하의 설명에서 사용되는 구성요소 명칭은 명세서 작성의 용이함을 고려하여 선택된 것일 수 있는 것으로서, 실제 제품의 부품 명칭과는 상이할 수 있다.
도 1은 본 발명의 실시예에 따른 표시장치를 보여주는 블록도이다. 도 1을 참조하면, 본 발명의 실시 예에 따른 표시장치는 표시패널(10), 게이트 구동부(20), 데이터 구동부(30), 및 타이밍 제어회로(40)을 구비한다.
본 발명의 실시예에 따른 표시장치는 게이트신호들을 게이트라인들(G1~Gn)에 순차적으로 공급하는 라인 순차 스캐닝으로 픽셀들에 데이터전압들을 공급하는 어떠한 표시장치도 포함될 수 있다. 예를 들어, 본 발명의 실시예에 따른 표시장치는 액정표시장치(Liquid Crystal Display), 유기발광 표시장치(Organic Light Emitting Display), 전계 방출 표시장치(Field Emission Display), 전기영동 표시장치(Electrophoresis display) 중에 어느 하나로 구현될 수도 있다.
표시패널(10)은 상부기판과 하부기판을 포함한다. 하부기판에는 데이터라인들(D1~Dm, m은 2 이상의 양의 정수), 게이트라인들(G1~Gn, n은 2 이상의 양의 정수), 및 화소(P)들을 포함하는 화소 어레이(PA)가 형성된다. 화소(P)는 데이터라인들(D1~Dm) 중 어느 하나와 게이트라인들(G1~Gn) 중 어느 하나에 접속될 수 있다. 이로 인해, 화소(P)는 게이트라인에 게이트신호가 공급될때 데이터라인의 데이터전압을 공급받으며, 공급된 데이터전압에 따라 소정의 밝기로 발광한다.
표시장치가 액정표시장치로 구현되는 경우, 화소(P)들 각각은 도 2와 같이 트랜지스터(T), 화소전극(11), 및 스토리지 커패시터(Cst)를 포함할 수 있다. 트랜지스터(T)는 제k(k는 1≤k≤n을 만족하는 양의 정수) 게이트라인(Gk)의 게이트신호에 응답하여 제j(j는 1≤j≤m을 만족하는 양의 정수) 데이터라인(Dj)의 데이터전압을 화소전극(11)에 공급한다. 이로 인해, 화소(P)들 각각은 화소전극(11)에 공급된 데이터전압과 공통전극(12)에 공급된 공통전압의 전위차에 의해 발생되는 전계에 의해 액정층(13)의 액정을 구동하여 백라이트 유닛으로부터 입사되는 빛의 투과량을 조정할 수 있다. 공통전극(12)은 공통전압라인(VcomL)으로부터 공통전압을 공급받으며, 백라이트 유닛은 표시패널(10)의 아래에 배치되어 표시패널(10)에 균일한 빛을 조사한다. 또한, 스토리지 커패시터(Cst)는 화소전극(11)과 공통전극(12) 사이에 마련되어 화소전극(11)과 공통전극(12) 간의 전압차를 일정하게 유지한다.
표시장치가 유기발광표시장치로 구현되는 경우, 화소(P)들 각각은 도 3과 같이 유기발광다이오드(OLED), 스캔 트랜지스터(ST), 구동 트랜지스터(DT), 및 스토리지 커패시터(Cst)를 포함할 수 있다. 스캔 트랜지스터(ST)는 제k 게이트라인(Gk)의 게이트신호에 응답하여 제j 데이터라인(Dj)의 데이터전압을 구동 트랜지스터(DT)의 게이트전극에 공급한다. 구동 트랜지스터(DT)는 그의 게이트 전극에 공급되는 데이터전압에 따라 고전위전압라인(VDDL)으로부터 유기발광다이오드(OLED)로 흐르는 구동전류를 제어한다. 유기발광다이오드(OLED)는 구동 트랜지스터(DT)와 저전위전압라인(VSSL) 사이에 마련되어, 구동전류에 따라 소정의 밝기로 발광한다. 스토리지 커패시터(Cst)는 구동 트랜지스터(DT)의 게이트 전극의 전압을 일정하게 유지하기 위해, 구동 트랜지스터(DT)의 게이트 전극과 고전위전압라인(VDDL) 사이에 마련될 수 있다.
게이트 구동부(20)는 도 4와 같이 복수의 게이트 드라이브 집적회로(이하 "IC"라 칭함)들(110, 120, 130)을 포함할 수 있다. 게이트 드라이브 IC들(110, 120, 130)은 게이트라인들(G1~Gn)에 접속된다. 게이트 드라이브 IC들(110, 120, 130)은 타이밍 제어회로(40)로부터 게이트 제어신호(GCS)를 입력받고, 게이트 제어신호(GCS)에 따라 게이트신호들을 생성하여 게이트라인들(G1~Gn)에 공급한다.
데이터 구동부(30)는 도 4와 같이 복수의 소스 드라이브 IC(31)들을 포함할 수 있다. 소스 드라이브 IC(31)들은 데이터라인들(D1~Dm)에 접속된다. 소스 드라이브 IC(31)들은 타이밍 제어회로(40)로부터 디지털 비디오 데이터(DATA)와 데이터 제어신호(DCS)를 입력받고, 데이터 제어신호(DCS)에 따라 디지털 비디오 데이터(DATA)를 아날로그 데이터전압들로 변환한다. 소스 드라이브 IC(31)들은 데이터전압들을 데이터라인들(D1~Dm)에 공급한다.
타이밍 제어회로(40)는 외부의 시스템 보드(미도시)로부터 디지털 비디오 데이터(DATA)와 타이밍 신호를 입력받는다. 타이밍 신호는 수직동기신호(vertical sync signal), 수평동기신호(horizontal sync signal), 데이터 인에이블 신호(data enable signal), 및 도트 클럭(dot clock)을 포함할 수 있다. 타이밍 제어회로(40)는 타이밍 신호에 기초하여 게이트 구동부(20)의 동작 타이밍을 제어하기 위한 게이트 제어신호(GCS)와 데이터 구동부(30)의 동작 타이밍을 제어하기 위한 데이터 제어신호(DCS)를 발생한다.
게이트 제어신호(GCS)는 게이트 스타트 신호(gate start signal, GSP), 게이트 쉬프트 클럭(gate shift clock, GSC), 게이트 출력 인에이블 신호(gate output enable signal, GOE), 선택신호(selection signal, SEL) 등을 포함한다. 게이트 스타트 신호(GSP)는 1 프레임 기간의 첫 번째 게이트 펄스의 출력 타이밍을 제어하기 위한 신호이다. 게이트 쉬프트 클럭(GSC)은 게이트 스타트 신호(GSP)를 쉬프트시키기 위한 클럭 신호이다. 게이트 출력 인에이블 신호(GOE)는 게이트신호들 각각의 출력 폭을 제어하기 위한 신호이다. 선택신호(SEL)는 게이트 드라이브 IC의 스타트 피드백 신호와 캐리신호 출력을 제어하기 위한 신호이다.
소스 타이밍 제어신호(DCS)는 소스 스타트 신호(source start signal), 소스 샘플링 클럭(source sampling clock), 소스 출력 인에이블 신호(source output enable signal), 극성제어신호(polarity control signal) 등을 포함한다. 소스 스타트 신호는 데이터 구동부(40)의 데이터 샘플링 시작 시점을 제어하기 위한 신호이다. 소스 샘플링 클럭은 라이징 또는 폴링 에지에 기준하여 데이터 구동부(30)의 샘플링 동작을 제어하기 위한 클럭 신호이다. 극성제어신호는 데이터 구동부(30)로부터 출력되는 데이터 전압들의 극성을 L(L은 자연수) 수평기간 주기로 반전시키기 위한 신호이다. 소스 출력 인에이블 신호는 데이터 구동부(40)의 출력을 제어하기 위한 신호이다.
타이밍 제어부(50)는 디지털 비디오 데이터(DATA)와 소스 제어신호(DCS)를 데이터 구동부(30)에 공급한다. 타이밍 제어부(50)는 게이트 제어신호(GCS)를 게이트 구동부(20)에 공급한다.
도 4는 표시패널의 하부기판, 게이트 드라이브 IC들, 게이트 연성필름들, 소스 드라이브 IC들, 소스 연성필름들, 소스 회로보드, 제어 회로보드, 및 타이밍 제어회로를 보여주는 일 예시도면이다. 도 4에서는 설명의 편의를 위해, 표시패널(10)의 하부기판(11)에 마련되는 데이터라인들, 게이트라인들, 및 화소들을 생략하였다.
도 4를 참조하면, 게이트 드라이브 IC들(110, 120, 130) 각각은 구동 칩(chip)으로 제작될 수 있다. 게이트 드라이브 IC들(110, 120, 130) 각각은 게이트 연성필름(21)상에 실장될 수 있다. 게이트 연성필름(21)들 각각은 테이프 캐리어 패키지(tape carrier package) 또는 칩온 필름(chip on film)으로 구현될 수 있다. 칩온 필름은 폴리이미드(polyimide)와 같은 베이스 필름과 베이스 필름상에 마련된 복수의 도전성 리드선들을 포함할 수 있다. 게이트 연성필름(21)들 각각은 휘어지거나 구부러질 수 있다. 게이트 연성필름(21)들은 이방성 도전 필름(anisotropic conductive flim)을 이용하여 TAB(tape automated bonding) 방식으로 하부기판(15)상에 부착될 수 있으며, 이로 인해 게이트 드라이브 IC들(110, 120, 130)은 게이트라인들(G1~Gn)에 연결될 수 있다.
소스 드라이브 IC(31)들 각각 역시 구동 칩으로 제작될 수 있다. 소스 드라이브 IC(31)들 각각은 소스 연성필름(32)상에 실장될 수 있다. 소스 연성필름(32)들 각각은 테이프 캐리어 패키지 또는 칩온 필름으로 구현될 수 있다. 소스 연성필름(32)들 각각은 휘어지거나 구부러질 수 있다. 소스 연성필름(32)들은 이방성 도전 필름을 이용하여 TAB 방식으로 하부기판(15)상에 부착될 수 있으며, 이로 인해 소스 드라이브 IC(31)들은 데이터라인들(D1~Dm)에 연결될 수 있다.
또한, 소스 연성필름(32)들은 소스 인쇄회로보드(printed circuit board, 50)상에 부착될 수 있다. 소스 인쇄회로보드(50)는 휘어지거나 구부러질 수 있는 연성 인쇄회로보드(flexible printed circuit board)로 구현될 수 있다.
타이밍 제어회로(40)는 제어 인쇄회로보드(41) 상에 실장된다. 제어 인쇄회로보드(41)와 소스 인쇄회로보드(50)는 FFC(flexible flat cable)나 FPC(flexible printed circuit)와 같은 연성회로기판(60)을 통해 연결될 수 있다. 또한, 제어 인쇄회로보드(41)와 연성회로기판(60)은 생략될 수 있으며, 이 경우 타이밍 제어회로(40)는 소스 인쇄회로보드(50)상에 실장될 수 있다.
도 5는 도 4의 게이트 드라이브 IC들을 보여주는 블록도이다. 도 5에서는 표시장치가 종속적으로 접속된 3 개의 게이트 드라이브 IC들(110, 120, 130)을 포함하는 것을 예시하였으나, 이에 한정되지 않음에 주의하여야 한다. 즉, 표시장치는 종속적으로 접속된 s(s는 2 이상의 양의 정수) 개의 게이트 드라이브 IC들을 포함할 수 있다.
도 5를 참조하면, 제1 게이트 드라이브 IC(110)는 게이트 스타트 신호라인(GSPL), 게이트 쉬프트 클럭라인(GSCL), 및 게이트 출력 인에이블 신호라인(GOEL)에 접속된다. 또한, 제1 게이트 드라이브 IC(110)는 제1 내지 제p(p는 2 이상의 양의 정수) 게이트라인들(G1~Gp)에 접속된다. 또한, 제1 게이트 드라이브 IC(110)는 제1 캐리신호라인(CL1)에 접속된다.
제1 게이트 드라이브 IC(110)는 게이트 스타트 신호라인(GSPL)을 통해 입력되는 게이트 스타트 신호, 게이트 쉬프트 클럭라인(GSCL)을 통해 입력되는 게이트 쉬프트 클럭, 및 게이트 출력 인에이블 신호라인(GOEL)을 통해 입력되는 게이트 출력 인에이블 신호에 따라 순차적으로 출력되는 제1 내지 제p 게이트신호들을 생성한다. 제1 게이트 드라이브 IC(110)는 제1 내지 제p 게이트신호들을 제1 내지 제p 게이트라인들(G1~Gp)로 출력한다. 제1 게이트 드라이브 IC(110)는 캐리신호를 제1 캐리신호라인(CL1)으로 출력한다.
제2 게이트 드라이브 IC(120)는 제1 캐리신호라인(CL1), 게이트 쉬프트 클럭라인(GSCL), 및 게이트 출력 인에이블 신호라인(GOEL)에 접속된다. 또한, 제2 게이트 드라이브 IC(120)는 제p+1 내지 제2p 게이트라인들(Gp+1~G2p)에 접속된다. 또한, 제2 게이트 드라이브 IC(120)는 제2 캐리신호라인(CL2)에 접속된다.
제2 게이트 드라이브 IC(120)는 제1 캐리신호라인(CL1)을 통해 입력되는 전단 캐리신호, 게이트 쉬프트 클럭라인(GSCL)을 통해 입력되는 게이트 쉬프트 클럭, 및 게이트 출력 인에이블 신호라인(GOEL)을 통해 입력되는 게이트 출력 인에이블 신호에 따라 순차적으로 출력되는 제p+1 내지 제2p 게이트신호들을 생성한다. 제1 캐리신호라인(CL1)을 통해 입력되는 전단 캐리신호는 제1 게이트 드라이브 IC(110)의 캐리신호를 지시한다. 제2 게이트 드라이브 IC(120)는 제p+1 내지 제2p 게이트신호들을 제p+1 내지 제2p 게이트라인들(Gp+1~G2p)로 출력한다. 제2 게이트 드라이브 IC(120)는 캐리신호를 제2 캐리신호라인(CL2)으로 출력한다.
제3 게이트 드라이브 IC(130)는 제2 캐리신호라인(CL2), 게이트 쉬프트 클럭라인(GSCL), 및 게이트 출력 인에이블 신호라인(GOEL)에 접속된다. 또한, 제3 게이트 드라이브 IC(130)는 제2p+1 내지 제3p 게이트라인들(G2p+1~G3p)에 접속된다.
제3 게이트 드라이브 IC(130)는 제2 캐리신호라인(CL2)을 통해 입력되는 전단 캐리신호, 게이트 쉬프트 클럭라인(GSCL)을 통해 입력되는 게이트 쉬프트 클럭, 및 게이트 출력 인에이블 신호라인(GOEL)을 통해 입력되는 게이트 출력 인에이블 신호에 따라 순차적으로 출력되는 제2p+1 내지 제3p 게이트신호들을 생성한다. 제2 캐리신호라인(CL2)을 통해 입력되는 전단 캐리신호는 제2 게이트 드라이브 IC(120)의 캐리신호를 지시한다. 제3 게이트 드라이브 IC(130)는 제2p+1 내지 제3p 게이트신호들을 제2p+1 내지 제3p 게이트라인들(G2p+1~G3p)로 출력한다.
본 발명의 실시예에서 제r(r은 2≤r≤s를 만족하는 양의 정수) 게이트 드라이브 IC의 전단(前段) 게이트 드라이브 IC들은 제1 내지 제r-1 게이트 드라이브 IC들을 지시한다. 제r 게이트 드라이브 IC의 후단(後段) 게이트 드라이브 IC는 제r+1 내지 제s 게이트 드라이브 IC들을 지시한다. 따라서, 제r 게이트 드라이브 IC에 입력되는 전단 캐리신호는 제r 게이트 드라이브 IC의 전단 게이트 드라이브 IC의 캐리신호를 지시한다. 예를 들어, 제1 캐리신호라인(CL1)을 통해 제2 게이트 드라이브 IC(120)에 입력되는 전단 캐리신호는 제1 게이트 드라이브 IC(110)의 캐리신호를 지시한다.
한편, 게이트 스타트 신호, 게이트 쉬프트 클럭, 게이트 출력 인에이블 신호, 및 전단 캐리신호에 대한 자세한 설명은 도 9를 결부하여 후술한다.
이상에서 살펴본 바와 같이, 제1 내지 제3 게이트 드라이브 IC들(110, 120, 130)은 종속적으로 접속되어 순차적으로 출력을 발생하므로, 제1 내지 제n 게이트 라인들(G1~Gn)에 순차적으로 게이트신호들이 공급될 수 있다. 이하에서는, 도 6을 결부하여 본 발명의 실시예에 따른 게이트 드라이브 IC를 상세히 살펴본다.
도 6은 제1 게이트 드라이브 IC를 상세히 보여주는 회로도이다. 도 6에서는 설명의 편의를 위해 제1 게이트 드라이브 IC(110)만을 예시하였으며, 제2 내지 제s 게이트 드라이브 IC들 각각은 제1 게이트 드라이브 IC(110)와 실질적으로 동일하게 구현될 수 있다.
도 6을 참조하면, 제1 게이트 드라이브 IC(110)는 게이트 스타트 신호 출력부(210), 쉬프트 레지스터(220), 캐리신호 출력부(230), 디먹스부(240), 로직회로(250), 및 레벨 쉬프터(260)를 구비한다.
게이트 스타트 신호 출력부(210)는 게이트 스타트 신호라인(GSPL)에 접속되어 게이트 스타트 신호를 입력받는다. 또한, 게이트 스타트 신호 출력부(210)는 캐리신호 출력부(230)의 스타트 피드백 신호라인(GSFL)에 접속되어 스타트 피드백 신호를 입력받는다. 한편, 제1 게이트 드라이브 IC(110)의 게이트 스타트 신호 출력부(210)는 게이트 스타트 신호라인(GSPL)에 접속되어 게이트 스타트 신호를 입력받는 반면에, 제2 내지 제s 게이트 드라이브 IC들(120, 130) 각각은 캐리신호라인에 접속되어 전단 캐리신호를 입력받음에 주의하여야 한다.
게이트 스타트 신호 출력부(210)는 도 7과 같이 게이트 스타트 신호와 스타트 피드백 신호를 논리합 연산하여 쉬프트 레지스터(220)로 출력한다. 게이트 스타트 신호 출력부(210)에 대한 자세한 설명은 도 7을 결부하여 후술한다.
쉬프트 레지스터(220)는 게이트 스타트 신호 출력부(210)로부터 게이트 스타트 신호 또는 스타트 피드백 신호를 입력받는다. 또한, 쉬프트 레지스터(220)는 게이트 쉬프트 클럭라인(GSCL)에 접속되어 게이트 쉬프트 클럭을 입력받는다.
쉬프트 레지스터(220)는 종속적으로 접속된 q(q는 q는 p보다 작은 양의 정수) 개의 D 플립플롭들(DFF1~DFFq)을 포함한다. 즉, 쉬프트 레지스터(220)의 D 플립플롭들(DFF1~DFFq)의 개수는 제1 게이트 드라이브 IC(110)가 접속된 게이트라인들(G1~G2q)의 개수보다 적다.
q 개의 D 플립플롭들(DFF1~DFFq) 각각은 입력단자(D), 출력단자(Q), 및 클럭단자(CLK)를 포함한다. q 개의 D 플립플롭들(DFF1~DFFq) 각각의 입력단자(D)는 게이트 스타트 신호 출력부(210) 또는 전단 D 플립플롭의 출력단자(Q)에 접속된다. 예를 들어, 도 6과 같이 제1 D 플립플롭(DFF1)의 입력단자(D)는 게이트 스타트 신호 출력부(210)에 접속되고, 제2 내지 제q D 플립플롭들(DFF2~DFFq) 각각의 입력단자(D)는 전단 D 플립플롭의 출력단자(Q)에 접속될 수 있다. q 개의 D 플립플롭들(DFF1~DFFq) 각각의 출력단자(Q)는 후단 D 플립플롭의 입력단자(D) 또는 캐리신호 출력부(230), 출력라인들(OL1~OLq)에 접속된다. 예를 들어, 도 6과 같이 제1 내지 제q-1 D 플립플롭들(DFF1~DFFq-1) 각각의 출력단자(Q)는 후단 D 플립플롭의 입력단자(D)와 출력라인에 접속되고, 제q D 플립플롭(DFFq)의 출력단자(Q)는 캐리신호 출력부(230)와 제q 출력라인(OLq)에 접속될 수 있다. q 개의 D 플립플롭들(DFF1~DFFq) 각각의 클럭단자(CLK)는 게이트 쉬프트 클럭라인(GSCL)에 접속될 수 있다.
한편, 제t(t는 2≤t≤q를 만족하는 양의 정수) D 플립플롭(DFFt)의 전단(前段) D 플립플롭들은 제1 내지 제t-1 D 플립플롭들(DFF1~DFFt-1)을 지시한다. 제t D 플립플롭(DFFt)의 후단(後段) D 플립플롭들은 제t+1 내지 제q D 플립플롭들(DFFt+1~Dq)을 지시한다.
q 개의 D 플립플롭들(DFF1~DFFq) 각각은 입력단자(D)로 입력되는 신호와 중첩되는 게이트 쉬프트 클럭의 라이징 에지를 기준으로 출력신호를 발생한다. 이에 대한 자세한 설명은 도 9를 결부하여 후술한다.
캐리신호 출력부(230)는 쉬프트 레지스터(220)의 제q D 플립플롭(DFFq)의 출력단자(Q)에 접속되어 쉬프트 레지스터(220)의 마지막 출력신호, 즉 제q D 플립플롭(DFFq)의 출력신호를 입력받는다. 또한, 캐리신호 출력부(230)는 선택신호라인(SL)에 접속되어 선택신호를 입력받는다.
캐리신호 출력부(230)는 선택신호에 따라 제q D 플립플롭(DFFq)의 출력신호를 스타트 피드백 신호로서 스타트 피드백 라인(GSFL)에 출력하거나, 캐리신호로서 제1 캐리신호라인(CL1)으로 출력할 수 있다. 예를 들어, 캐리신호 출력부(230)는 제1 로직 레벨 전압을 갖는 선택신호가 입력되는 경우, 제q D 플립플롭(DFFq)의 출력신호를 스타트 피드백 신호로서 스타트 피드백 라인(GSFL)에 출력할 수 있다. 또한, 캐리신호 출력부(230)는 제2 로직 레벨 전압을 갖는 선택신호가 입력되는 경우, 제q D 플립플롭(DFFq)의 출력신호를 캐리신호로서 제1 캐리신호라인(CL1)으로 출력할 수 있다. 캐리신호 출력부(230)에 대한 자세한 설명은 도 8을 결부하여 후술한다.
디먹스부(240)는 쉬프트 레지스터(220)의 출력라인들(OL1~OLq)에 접속되어 출력신호들을 입력받는다. 또한, 디먹스부(240)는 선택신호라인(SL)에 접속되어 선택신호를 입력받는다. 디먹스부(240)는 쉬프트 레지스터(220)의 출력신호들을 선택신호에 따라 복수의 게이트라인 그룹들로 분배한다. 즉, 디먹스부(240)는 선택신호에 따라 쉬프트 레지스터(220)의 출력신호들을 복수의 게이트라인 그룹들 중 어느 하나로 출력한다.
디먹스부(240)는 도 6과 같이 q 개의 디멀티플렉서들(DMUX1~DMUXq)을 포함할 수 있다. q 개의 디멀티플렉서들(DMUX1~DMUXq)은 쉬프트 레지스터(220)의 q 개의 출력라인들(OL1~OLq)에 접속되어 q 개의 D 플립플롭들(DFF1~DFFp)의 출력신호들을 입력받는다. 또한, q 개의 디멀티플렉서들(DMUX1~DMUXq)은 선택신호라인(SL)에 접속되어 선택신호를 입력받는다. q 개의 디멀티플렉서들(DMUX1~DMUXq)은 선택신호에 따라 q 개의 D 플립플롭들(DFF1~DFFp)의 출력신호들을 복수의 게이트라인 그룹들로 분배한다. 즉, q 개의 디멀티플렉서들(DMUX1~DMUXq)은 선택신호에 따라 q 개의 D 플립플롭들(DFF1~DFFp)의 출력신호들을 복수의 게이트라인 그룹들 중 어느 하나로 출력한다.
예를 들어, q 개의 디멀티플렉서들(DMUX1~DMUXq)은 제1 로직 레벨 전압을 갖는 선택신호가 입력되는 경우, q 개의 D 플립플롭들(DFF1~DFFp)의 출력신호들을 제1 내지 제q 게이트라인들(G1~Gq)을 포함하는 제1 게이트라인 그룹(GG1)에 출력할 수 있다. 또한, q 개의 디멀티플렉서들(DMUX1~DMUXq)은 제2 로직 레벨 전압을 갖는 선택신호가 입력되는 경우, q 개의 D 플립플롭들(DFF1~DFFp)의 출력신호들을 제q+1 내지 제2q 게이트라인들(Gq+1~G2q)을 포함하는 제2 게이트라인 그룹(GG2)에 출력할 수 있다.
한편, 도 6에서는 설명의 편의를 위해 복수의 게이트라인 그룹이 제1 내지 제q 게이트라인들(G1~Gq)을 갖는 제1 게이트라인 그룹(GG1)과 제q+1 내지 제2q 게이트라인들(Gq+1~G2q)을 갖는 제2 게이트라인 그룹(GG2)을 포함하는 것으로 예시하였으나, 이에 한정되지 않음에 주의하여야 한다. 즉, 제1 내지 제2q 게이트라인들(G1~G2q)은 u(u는 2 이상의 양의 정수) 개의 게이트라인 그룹들로 구분될 수 있다. 만약 제1 내지 제2q 게이트라인들(G1~G2q)은 3 개 이상의 게이트라인 그룹들로 구분하는 경우, q 개의 디멀티플렉서들(DMUX1~DMUXq)은 선택신호 이외에 또다른 제어신호를 입력받을 수 있으며, 선택신호와 또다른 제어신호에 따라 q 개의 D 플립플롭들(DFF1~DFFp)의 출력신호들을 u 개의 게이트라인 그룹들로 분배할 수 있다.
또한, 캐리신호 출력부(230)는 제1 로직 레벨 전압(L1)을 갖는 선택신호(SEL)가 입력되는 경우 스타트 피드백 신호(GSF)를 출력하므로, 선택신호(SEL)를 제어함으로써 스타트 피드백 신호(GSF)를 게이트 스타트 신호 출력부(210)에 u-1 번 공급하도록 제어될 수 있다. 이로 인해, 쉬프트 레지스터(220)의 q 개의 D 플립플롭들(DFF1~DFFq)은 출력신호들을 u 번 출력하도록 제어될 수 있다.
또한, 본 발명의 실시예는 u 가 커질수록 쉬프트 레지스터(220)의 크기를 더욱 줄일 수 있는 장점이 있다. 쉬프트 레지스터(220)가 제1 내지 제2q 게이트라인들(G1~G2q)을 u 개의 게이트라인 그룹들로 구분하는 경우, 쉬프트 레지스터(220)는 제1 내지 제2q 게이트라인들(G1~G2q)을 게이트라인 그룹들로 구분하지 않는 경우보다 쉬프트 레지스터(220)의 D 플립플롭들의 개수를 1/u 만큼 줄일 수 있기 때문이다.
로직회로(250)는 디먹스부(240)에 접속되어 디먹스부(240)의 출력신호들을 입력받는다. 또한, 로직회로(250)는 게이트 인에이블 신호라인(GOEL)에 접속된 제1 인버터(INV1)에 접속되어 게이트 인에이블 신호의 반전신호를 입력받는다. 로직회로(250)는 게이트 인에이블 신호의 반전신호와 디먹스부(240)의 출력신호들 각각을 논리곱 연산하여 레벨 쉬프터(260)로 출력한다.
로직회로(250)는 도 6과 같이 제1 내지 제2q 논리곱 게이트 회로들(AND1~AND2q)을 포함할 수 있다. 이하에서는 논리곱 게이트 회로를 AND 게이트 회로로 칭한다. 제1 내지 제2q AND 게이트 회로들(AND1~AND2q)은 게이트 인에이블 신호(GOE)의 반전신호와 디먹스부(240)의 q 개의 디멀티플렉서들(DMUX1~DMUXq)의 출력신호들을 논리곱 연산하여 제1 내지 제2q 게이트신호들을 생성할 수 있다. 로직회로(250)는 제1 내지 제2q 게이트신호들을 레벨 쉬프터(260)로 출력한다.
레벨 쉬프터(260)는 로직회로(250)에 접속되어 로직회로(250)의 출력신호들을 입력받는다. 또한, 레벨 쉬프터(260)는 게이트 온 전압라인(VonL)에 접속되어 게이트 온 전압(Von)을 공급받고, 게이트 오프 전압라인(VoffL)에 접속되어 게이트 오프 전압(Voff)을 공급받는다.
레벨 쉬프터(260)는 로직회로(250)의 출력신호들 각각의 전압 스윙 폭을 표시패널(10)에 마련된 트랜지스터들의 동작이 가능한 스윙 폭으로 변경한다. 즉, 레벨 쉬프터(260)는 로직회로(250)의 출력신호들의 전압 스윙 폭을 게이트 오프 전압(Voff)부터 게이트 온 전압(Von)까지의 스윙 폭으로 변경할 수 있다. 게이트 온 전압(Von)은 표시패널(10)에 마련된 트랜지스터들을 턴-온시킬 수 있는 턴-온 전압이고, 게이트 오프 전압(Voff)은 표시패널(10)에 마련된 트랜지스터들을 턴-오프시킬 수 있는 턴-오프 전압에 해당한다. 도 2 및 도 3과 같이 표시패널(10)에 마련된 트랜지스터들이 N 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성되는 경우, 게이트 온 전압(Von)은 게이트 하이 전압(VGH), 게이트 오프 전압(Voff)은 게이트 하이 전압(VGH)보다 낮은 게이트 로우 전압(VGL)으로 설정될 수 있다. 그 결과, 레벨 쉬프터(260)는 도 9와 같이 제1 내지 제2q 게이트라인들(G1~G2q)에 게이트 오프 전압(Voff)과 게이트 온 전압(Von) 사이를 스윙하는 제1 내지 제2q 게이트신호들을 출력할 수 있다.
또한, 제1 게이트 드라이브 IC(110)는 제1 내지 제2q 게이트라인들(G1~G2q)로 출력되는 제1 내지 제2q 게이트신호들을 버퍼링하기 위해 레벨 쉬프터(260)와 제1 내지 제2q 게이트라인들(G1~G2q) 사이에 출력 버퍼를 더 포함할 수 있다.
한편, 본 발명의 실시예에 따른 제1 게이트 드라이브 IC(150)의 구동방법에 대한 자세한 설명은 도 9 및 도 10을 결부하여 후술한다.
이상에서 살펴본 바와 같이, 본 발명의 실시예는 어느 한 게이트 드라이브 IC에 접속된 게이트라인들을 u 개의 게이트라인 그룹들로 구분하고, 쉬프트 레지스터(220)의 D 플립플롭들(DFF1~DFFq)이 출력신호들을 u 번 출력하도록 제어하며, 디먹스부(230)를 이용하여 D 플립플롭들(DFF1~DFFq)의 출력신호들을 u 개의 게이트라인 그룹들로 분배한다. 그 결과, 본 발명의 실시예는 쉬프트 레지스터(220)의 D 플립플롭들(DFF1~DFFq)의 개수보다 많은 게이트라인들(G1~G2q)에 게이트신호들(GOUT1~GOUT2q)을 출력할 수 있다. 그 결과, 본 발명의 실시예는 쉬프트 레지스터(220)의 크기를 줄일 수 있으므로, 게이트 드라이브 IC의 크기를 줄일 수 있다.
한편, 본 발명의 실시예는 쉬프트 레지스터(220)의 크기를 절반 이하로 줄이기 위해 게이트 스타트 신호 출력부(210), 캐리신호 출력부(230), 및 디먹스부(240)를 추가한다. 그러나, 게이트 스타트 신호 출력부(210), 캐리신호 출력부(230), 및 디먹스부(240)의 추가로 인해 증가하는 크기보다 쉬프트 레지스터(220)의 감소로 인해 줄어드는 크기가 더 크기 때문에, 게이트 드라이브 IC의 크기를 줄일 수 있다.
도 7은 도 6의 게이트 스타트 신호 출력부를 상세히 보여주는 회로도이다. 도 7을 참조하면, 게이트 스타트 신호 출력부(210)는 논리합 게이트 회로(OR)를 포함한다.
논리합 게이트 회로(OR)의 입력단자들은 게이트 스타트 신호라인(GSPL)과 스타트 피드백 신호라인(GSFL)에 접속된다. 한편, 제1 게이트 드라이브 IC(110)의 게이트 스타트 신호 출력부(210)는 게이트 스타트 신호라인(GSPL)에 접속되어 게이트 스타트 신호를 입력받는 반면에, 제2 내지 제s 게이트 드라이브 IC들(120, 130) 각각은 캐리신호라인에 접속되어 전단 캐리신호를 입력받기 때문에, 제2 내지 제s 게이트 드라이브 IC들(120, 130) 각각의 논리합 게이트 회로(OR)의 입력단자들은 캐리신호라인과 스타트 피드백 신호라인(GSFL)에 접속될 수 있다.
논리합 게이트 회로(OR)는 게이트 스타트 신호라인(GSPL)을 통해 입력되는 게이트 스타트 신호와 스타트 피드백 신호라인(GSFL)을 통해 입력되는 스타트 피드백 신호를 논리합 연산하여 쉬프트 레지스터(220)의 제1 D 플립플롭(DFF1)으로 출력한다. 즉, 게이트 스타트 신호 출력부(210)는 게이트 스타트 신호라인(GSPL)을 통해 게이트 스타트 신호가 입력되는 경우 게이트 스타트 신호를 쉬프트 레지스터(220)의 제1 D 플립플롭(DFF1)으로로 출력한다. 이 경우, 쉬프트 레지스터(220)의 제1 D 플립플롭(DFF1)의 입력단자(D)에 게이트 스타트 신호가 입력되므로, 쉬프트 레지스터(220)는 출력신호들을 순차적으로 출력라인들(OL1~OLq)로 출력한다. 또한, 게이트 스타트 신호 출력부(210)는 스타트 피드백 신호라인(GSFL)을 통해 스타트 피드백 신호가 입력되는 경우 스타트 피드백 신호를 쉬프트 레지스터(220)의 제1 D 플립플롭(DFF1)으로 출력한다. 이 경우, 쉬프트 레지스터(220)의 제1 D 플립플롭(DFF1)의 입력단자(D)에 스타트 피드백 신호가 입력되므로, 쉬프트 레지스터(220)는 출력신호들을 순차적으로 출력라인들(OL1~OLq)로 출력한다.
한편, 제2 내지 제s 게이트 드라이브 IC들(120, 130) 각각의 게이트 스타트 신호 출력부(210)는 전단 캐리신호라인을 통해 전단 캐리신호가 입력되는 경우 전단 캐리신호를 쉬프트 레지스터(220)로 출력한다. 이 경우, 도 6과 같이 제2 내지 제s 게이트 드라이브 IC들(120, 130) 각각의 쉬프트 레지스터(220)의 제1 D 플립플롭(DFF1)의 입력단자(D)에 전단 캐리신호가 입력되므로, 쉬프트 레지스터(220)는 출력신호들을 순차적으로 출력라인들(OL1~OLq)로 출력한다.
이상에서 살펴본 바와 같이, 본 발명의 실시예는 게이트 스타트 신호와 스타트 피드백 신호를 논리합 연산하여 쉬프트 레지스터(220)로 출력하는 논리합 게이트를 포함한다. 그 결과, 본 발명의 실시예는 게이트 스타트 신호가 공급되는 경우뿐만 아니라, 스타트 피드백 신호가 공급되는 경우에도 쉬프트 레지스터(220)가 순차적으로 출력신호들을 발생하도록 제어할 수 있다. 이로 인해, 본 발명의 실시예는 쉬프트 레지스터(220)가 여러번 순차적으로 출력신호들을 출력하도록 제어할 수 있으므로, 쉬프트 레지스터(220)의 D 플립플롭들의 개수보다 많은 게이트라인들에 게이트신호들을 출력할 수 있다.
도 8은 도 6의 캐리신호 출력부를 상세히 보여주는 회로도이다. 도 8을 참조하면, 캐리신호 출력부(230)는 A 및 B AND 게이트들(AND_A, AND_B)과 제2 인버터(INV2)를 포함한다.
A AND 게이트(AND_A)의 입력단자들은 쉬프트 레지스터(220)의 제q D 플립플롭(DFFq)의 출력단자(Q)와 선택신호라인(SL)에 접속된다. A AND 게이트(AND_A)의 출력단자는 제1 캐리신호라인(CL1)에 접속된다. A AND 게이트(AND_A)는 제q D 플립플롭(DFFq)의 출력단자(Q)의 출력신호와 선택신호라인(SL)을 통해 입력되는 선택신호를 논리곱 연산하여 제1 캐리신호라인(CL1)에 출력한다.
B AND 게이트(AND_B)의 입력단자들은 쉬프트 레지스터(220)의 제q D 플립플롭(DFFq)의 출력단자(Q)와 선택신호라인(SL)에 접속된 제2 인버터(INV2)에 접속된다. B AND 게이트(AND_B)의 출력단자는 스타트 피드백 신호라인(GSFL)에 접속된다. B AND 게이트(AND_B)는 제q D 플립플롭(DFFq)의 출력단자(Q)의 출력신호와 선택신호의 반전신호를 논리곱 연산하여 스타트 피드백 신호라인(GSFL)에 출력한다.
즉, 캐리신호 출력부(230)는 제1 로직 레벨 전압을 갖는 선택신호가 입력되는 경우, 제q D 플립플롭(DFFq)의 출력단자(Q)의 출력신호를 스타트 피드백신호로서 스타트 피드백 신호라인(GSFL)으로 출력한다. 캐리신호 출력부(230)는 제2 로직 레벨 전압을 갖는 선택신호가 입력되는 경우, 제q D 플립플롭(DFFq)의 출력단자(Q)의 출력신호를 캐리신호로서 제1 캐리신호라인(CL1)으로 출력한다.
결국, 본 발명의 실시예는 선택신호를 제어함으로써 스타트 피드백신호와 캐리신호의 출력을 제어할 수 있다. 그러므로, 본 발명의 실시예는 게이트 스타트 신호가 공급되지 않는 경우에도 스타트 피드백신호를 게이트 스타트 신호 출력부(210)로 출력함으로써, 쉬프트 레지스터(220)가 순차적으로 출력신호들을 출력하도록 제어할 수 있다. 이로 인해, 본 발명의 실시예는 쉬프트 레지스터(220)가 여러번 순차적으로 출력신호들을 출력하도록 제어할 수 있으므로, 쉬프트 레지스터(220)의 D 플립플롭들의 개수보다 많은 게이트라인들에 게이트신호들을 출력할 수 있다.
도 9는 도 6의 게이트 스타트 신호, 게이트 피드백 신호, 게이트 쉬프트 클럭, 게이트 출력 인에이블 신호, 선택신호, 및 게이트신호들을 보여주는 파형도이다. 도 9에서는 설명의 편의를 위해 제1 내지 제2q 게이트라인들(G1~G2q)을 2 개의 게이트라인 그룹들(GG1, GG2)로 구분한 경우 게이트 스타트 신호, 게이트 피드백 신호, 게이트 쉬프트 클럭, 게이트 출력 인에이블 신호, 선택신호, 및 게이트신호들을 예시하였다.
도 9에는 제1 내지 제q 게이트라인들(G1~Gq)에 제1 내지 제q 게이트신호들(GOUT1~GOUTq)을 출력하는 제1 기간(t1)과 제q+1 내지 제2q 게이트라인들(Gq+1~G2q)에 제1 내지 제2q 게이트신호들(GOUTq+1~GOUT2q)을 출력하는 제2 기간(t2) 동안 게이트 스타트 신호(GSP), 게이트 피드백 신호(GSF), 게이트 쉬프트 클럭(GSC), 게이트 출력 인에이블 신호(GOE), 선택신호(SEL), 및 게이트신호들(GOUT1~GOUTq)이 나타나 있다. 도 9에서 게이트 스타트 신호(GSP)는 전단 캐리신호로 대체될 수 있다. 도 9에서 게이트신호들(GOUT1~GOUTq)로부터 연장된 점선 파형들은 쉬프트 레지스터(220)의 출력신호들에 해당한다.
게이트 스타트 신호(GSP)는 제1 기간(t1)의 초기에 발생한다. 게이트 쉬프트 클럭(GSC)와 게이트 출력 인에이블 신호(GOE) 각각은 소정의 주기로 반복된다. 소정의 주기는 1 수평기간(1H)일 수 있다. 1 수평기간(1H)은 하나의 게이트라인에 접속된 화소들에 데이터전압들이 공급되는 1 수평라인 스캐닝 기간을 지시한다.
선택신호(SEL)는 제1 기간(t1)의 초기에 제2 로직 레벨 전압(L2)에서 제1 로직 레벨 전압(L1)으로 반전되고, 제2 기간(t2)의 초기에 제1 로직 레벨 전압(L1)에서 제2 로직 레벨 전압(L2)으로 반전된다. 예를 들어, 선택신호(SEL)는 제1 기간(t1)의 초기에 제1 게이트신호(GOUT1)의 출력과 동기화되어 제2 로직 레벨 전압(L2)에서 제1 로직 레벨 전압(L1)으로 반전되고, 제2 기간(t2)의 초기에 제q+1 게이트신호(GOUTq+1)의 출력과 동기화되어 제1 로직 레벨 전압(L1)에서 제2 로직 레벨 전압(L2)으로 반전될 수 있다. 제1 스타트 피드백 신호(GSF)는 제2 기간(t2)의 초기에 발생한다. 캐리신호(CS)는 제2 기간(t2)의 마지막에 발생한다.
이하에서는 도 6 내지 도 9를 결부하여 본 발명의 실시예에 따른 제1 게이트 드라이브 IC(110)의 구동방법을 상세히 살펴본다.
첫 번째로, 제1 기간(t1) 동안 제1 게이트 드라이브 IC(110)의 구동방법을 살펴본다. 제1 기간(t1) 동안 게이트 스타트 신호(GSP)가 게이트 스타트 신호 출력부(210)에 입력된다. 제1 기간(t1) 동안 게이트 스타트 신호 출력부(210)는 게이트 스타트 신호(GSP)를 쉬프트 레지스터(220)로 출력한다.
제1 기간(t1) 동안 쉬프트 레지스터(220)는 게이트 스타트 신호(GSP)와 게이트 쉬프트 클럭(GSC)을 입력받는다. 제1 기간(t1) 동안 쉬프트 레지스터(220)는 게이트 스타트 신호(GSP)를 게이트 쉬프트 클럭(GSC)에 따라 쉬프트시켜 순차적으로 출력신호들을 출력한다. 구체적으로, 쉬프트 레지스터(220)의 q 개의 D 플립플롭들(DFF1~DFFq) 각각은 입력단자(D)로 입력되는 신호와 중첩되는 게이트 쉬프트 클럭(GSC)의 라이징 에지를 기준으로 출력신호를 발생한다. 예를 들어, 제1 D 플립플롭(DFF1)의 출력신호는 제1 D 플립플롭(DFF1)의 입력단자(D)로 입력되는 게이트 스타트 신호(GSP)와 중첩되는 게이트 쉬프트 클럭(GSC)의 라이징 에지(r1)부터 그 다음 라이징 에지(r2)까지 발생할 수 있다. 라이징 에지(rising edge)는 게이트 쉬프트 클럭(GSC)이 로우 레벨 전압(L)에서 하이 로직 레벨(H)로 라이징되는 시점을 지시한다.
캐리신호 출력부(230)는 제1 기간(t1) 동안 제1 로직 레벨 전압(L1)을 갖는 선택신호(SEL)에 따라 쉬프트 레지스터(220)의 마지막 출력신호를 스타트 피드백 신호(GSF)로 게이트 스타트 신호 출력부(210)로 출력한다. 쉬프트 레지스터(220)의 마지막 출력신호는 제q D 플립플롭(DFFq)의 출력신호를 지시한다.
디먹스부(240)는 제1 기간(t1) 동안 제1 로직 레벨 전압(L1)을 갖는 선택신호(SEL)에 따라 쉬프트 레지스터(220)의 출력신호들을 제1 내지 제q 게이트라인들(G1~Gq)을 포함하는 제1 게이트라인 그룹(GG1)으로 출력할 수 있다.
로직회로(250)는 제1 기간(t1) 동안 디먹스부(240)에 의해 제1 내지 제q 게이트라인들(G1~Gq)에 출력된 쉬프트 레지스터(220)의 출력신호들을 게이트 출력 인에이블 신호(GOE)의 반전신호(GOE_INV)와 논리곱 연산하여 출력한다. 그 결과, 쉬프트 레지스터(220)의 출력신호들과 로우 로직 레벨(L)을 갖는 게이트 출력 인에이블 신호(GOE)의 중첩 구간에서 제1 내지 제q 게이트신호들(GOUT1~GOUTq)이 출력된다.
레벨 쉬프터(260)는 제1 기간(t1) 동안 제1 내지 제q 게이트신호들(GOUT1~GOUTq)의 전압 스윙 폭을 게이트 오프 전압(Voff)부터 게이트 온 전압(Von)까지의 스윙 폭으로 변경한다. 레벨 쉬프터(260)는 전압 스윙 폭이 변경된 제1 내지 제q 게이트신호들(GOUT1~GOUTq)을 제1 내지 제q 게이트라인들(G1~Gq)로 출력한다.
두 번째로, 제2 기간(t2) 동안 제1 게이트 드라이브 IC(110)의 구동방법을 살펴본다. 제2 기간(t2) 동안 스타트 피드백 신호(GSF)가 게이트 스타트 신호 출력부(210)에 입력된다. 제2 기간(t2) 동안 게이트 스타트 신호 출력부(210)는 스타트 피드백 신호(GSF)를 쉬프트 레지스터(220)로 출력한다.
제2 기간(t2) 동안 쉬프트 레지스터(220)는 스타트 피드백 신호(GSF)와 게이트 쉬프트 클럭(GSC)을 입력받는다. 제2 기간(t2) 동안 쉬프트 레지스터(220)는 스타트 피드백 신호(GSF)를 게이트 쉬프트 클럭(GSC)에 따라 쉬프트시켜 순차적으로 출력신호들을 출력한다.
캐리신호 출력부(230)는 제2 기간(t2) 동안 제2 로직 레벨 전압(L2)을 갖는 선택신호(SEL)에 따라 쉬프트 레지스터(220)의 마지막 출력신호를 캐리신호(CS)로 제1 캐리신호라인(CL1)으로 출력한다. 쉬프트 레지스터(220)의 마지막 출력신호는 제q D 플립플롭(DFFq)의 출력신호를 지시한다.
디먹스부(240)는 제2 기간(t2) 동안 제2 로직 레벨 전압(L2)을 갖는 선택신호(SEL)에 따라 쉬프트 레지스터(220)의 출력신호들을 제q+1 내지 제2q 게이트라인들(Gq+1~G2q)을 포함하는 제2 게이트라인 그룹(GG2)으로 출력할 수 있다.
로직회로(250)는 제2 기간(t2) 동안 디먹스부(240)에 의해 제q+1 내지 제2q 게이트라인들(Gq+1~G2q)에 출력된 쉬프트 레지스터(220)의 출력신호들을 게이트 출력 인에이블 신호(GOE)의 반전신호(GOE_INV)와 논리곱 연산하여 출력한다. 그 결과, 쉬프트 레지스터(220)의 출력신호들과 로우 로직 레벨(L)을 갖는 게이트 출력 인에이블 신호(GOE)의 중첩 구간에서 제q+1 내지 제2q 게이트신호들(GOUTq+1~GOUT2q)이 출력된다.
레벨 쉬프터(260)는 제2 기간(t2) 동안 제q+1 내지 제2q 게이트신호들(GOUTq+1~GOUT2q)의 전압 스윙 폭을 게이트 오프 전압(Voff)부터 게이트 온 전압(Von)까지의 스윙 폭으로 변경한다. 레벨 쉬프터(260)는 전압 스윙 폭이 변경된 제q+1 내지 제2q 게이트신호들(GOUTq+1~GOUT2q)을 제q+1 내지 제2q 게이트라인들(Gq+1~G2q)로 출력한다.
이상에서 살펴본 바와 같이, 본 발명의 실시예는 어느 한 게이트 드라이브 IC에 접속된 게이트라인들을 u 개의 게이트라인 그룹들로 구분하고, 쉬프트 레지스터(220)의 D 플립플롭들(DFF1~DFFq)이 출력신호들을 u 번 출력하도록 제어하며, 디먹스부(230)를 이용하여 D 플립플롭들(DFF1~DFFq)의 출력신호들을 u 개의 게이트라인 그룹들로 분배한다. 그 결과, 본 발명의 실시예는 쉬프트 레지스터(220)의 D 플립플롭들(DFF1~DFFq)의 개수보다 많은 게이트라인들(G1~G2q)에 게이트신호들(GOUT1~GOUT2q)을 출력할 수 있다. 그 결과, 본 발명의 실시예는 쉬프트 레지스터(220)의 크기를 줄일 수 있으므로, 게이트 드라이브 IC(110)의 크기를 줄일 수 있다.
도 10은 제1 게이트 드라이브 IC를 상세히 보여주는 또 다른 회로도이다. 도 10에서는 설명의 편의를 위해 제1 게이트 드라이브 IC(110)만을 예시하였으며, 제2 내지 제s 게이트 드라이브 IC들 각각은 제1 게이트 드라이브 IC(110)와 실질적으로 동일하게 구현될 수 있다.
도 10을 참조하면, 제1 게이트 드라이브 IC(110)는 게이트 스타트 신호 출력부(310), 쉬프트 레지스터(320), 캐리신호 출력부(330), 로직회로(340), 디먹스부(350), 및 레벨 쉬프터(360)를 구비한다. 도 10에 도시된 제1 게이트 드라이브 IC(110)의 게이트 스타트 신호 출력부(310), 쉬프트 레지스터(320), 캐리신호 출력부(330), 및 레벨 쉬프터(360)는 도 6에 도시된 제1 게이트 드라이브 IC(110)의 게이트 스타트 신호 출력부(210), 쉬프트 레지스터(220), 캐리신호 출력부(230), 및 레벨 쉬프터(260)와 실질적으로 동일하게 구현될 수 있다. 따라서, 제1 게이트 드라이브 IC(110)의 게이트 스타트 신호 출력부(310), 쉬프트 레지스터(320), 캐리신호 출력부(330), 및 레벨 쉬프터(360)에 대한 자세한 설명은 생략한다.
로직회로(340)는 쉬프트 레지스터(320)에 접속되어 쉬프트 레지스터(320)의 출력신호들을 입력받는다. 또한, 로직회로(340)는 게이트 인에이블 신호라인(GOEL)에 접속된 제1 인버터(INV1)에 접속되어 게이트 인에이블 신호의 반전신호를 입력받는다. 로직회로(340)는 쉬프트 레지스터(320)의 출력신호들과 게이트 인에이블 신호의 반전신호를 논리곱 연산하여 디먹스부(350)로 출력한다.
로직회로(340)는 도 10과 같이 제1 내지 제q AND 게이트 회로들(AND1~ANDq)을 포함할 수 있다. 제1 내지 제q AND 게이트 회로들(AND1~ANDq)은 쉬프트 레지스터(320)의 q 개의 D 플립플롭들(DFF1~DFFq)의 출력신호들과 게이트 인에이블 신호의 반전신호를 논리곱 연산하여 디먹스부(350)로 출력한다.
도 10에 도시된 로직회로(340)는 쉬프트 레지스터(320)와 디먹스부(350) 사이에 배치되는 반면에, 도 6에 도시된 로직회로(250)는 디먹스부(240)와 레벨 쉬프터(260) 사이에 배치된다. 배치 위치의 차이로 인하여, 도 10에 도시된 로직회로(340)는 q 개의 AND 게이트 회로들(AND1~ANDq)을 포함하는 반면에, 도 6에 도시된 로직회로(250)는 2q 개의 AND 게이트 회로들(AND1~AND2q)을 포함한다. 즉, 도 10에 도시된 로직회로(340)는 도 6에 도시된 로직회로(250)에 비하여 AND 게이트 회로들의 개수를 줄일 수 있다. 따라서, 도 10에 도시된 게이트 드라이브 IC는 도 6에 도시된 게이트 드라이브 IC에 비하여 크기를 더욱 줄일 수 있다.
디먹스부(350)는 로직회로(340)에 접속되어 로직회로(340)의 출력신호들을 입력받는다. 또한, 디먹스부(350)는 선택신호라인(SL)에 접속되어 선택신호를 입력받는다. 디먹스부(350)는 로직회로(340)의 출력신호들을 선택신호에 따라 복수의 게이트라인 그룹들로 분배한다. 즉, 디먹스부(240)는 선택신호에 따라 쉬프트 레지스터(220)의 출력신호들을 복수의 게이트라인 그룹들 중 어느 하나로 출력한다.
디먹스부(350)는 도 10과 같이 q 개의 디멀티플렉서들(DMUX1~DMUXq)을 포함할 수 있다. q 개의 디멀티플렉서들(DMUX1~DMUXq)은 로직회로(340)의 q 개의 AND 게이트 회로들(AND1~ANDq)에 접속되어 q 개의 AND 게이트 회로들(AND1~ANDq)의 출력신호들을 입력받는다. 또한, q 개의 디멀티플렉서들(DMUX1~DMUXq)은 선택신호라인(SL)에 접속되어 선택신호를 입력받는다. q 개의 디멀티플렉서들(DMUX1~DMUXq)은 선택신호에 따라 q 개의 AND 게이트 회로들(AND1~ANDq)의 출력신호들을 복수의 게이트라인 그룹들로 분배한다. 즉, q 개의 디멀티플렉서들(DMUX1~DMUXq)은 선택신호에 따라 q 개의 AND 게이트 회로들(AND1~ANDq)의 출력신호들을 복수의 게이트라인 그룹들 중 어느 하나로 출력한다.
예를 들어, q 개의 디멀티플렉서들(DMUX1~DMUXq)은 제1 로직 레벨 전압을 갖는 선택신호가 입력되는 경우, q 개의 AND 게이트 회로들(AND1~ANDq)의 출력신호들을 제1 내지 제q 게이트라인들(G1~Gq)을 포함하는 제1 게이트라인 그룹(GG1)에 출력할 수 있다. 또한, q 개의 디멀티플렉서들(DMUX1~DMUXq)은 제2 로직 레벨 전압을 갖는 선택신호가 입력되는 경우, q 개의 AND 게이트 회로들(AND1~ANDq)의 출력신호들을 제q+1 내지 제2q 게이트라인들(Gq+1~G2q)을 포함하는 제2 게이트라인 그룹(GG2)에 출력할 수 있다.
한편, 도 10에서는 설명의 편의를 위해 복수의 게이트라인 그룹이 제1 내지 제q 게이트라인들(G1~Gq)을 갖는 제1 게이트라인 그룹(GG1)과 제q+1 내지 제2q 게이트라인들(Gq+1~G2q)을 갖는 제2 게이트라인 그룹(GG2)을 포함하는 것으로 예시하였으나, 이에 한정되지 않음에 주의하여야 한다. 즉, 제1 내지 제2q 게이트라인들(G1~G2q)은 u 개의 게이트라인 그룹들로 구분될 수 있다. 만약 제1 내지 제2q 게이트라인들(G1~G2q)은 3 개 이상의 게이트라인 그룹들로 구분하는 경우, q 개의 디멀티플렉서들(DMUX1~DMUXq)은 선택신호 이외에 또다른 제어신호를 입력받을 수 있으며, 선택신호와 또다른 제어신호에 따라 q 개의 D 플립플롭들(DFF1~DFFp)의 출력신호들을 u 개의 게이트라인 그룹들로 분배할 수 있다.
또한, 캐리신호 출력부(330)는 제1 로직 레벨 전압(L1)을 갖는 선택신호(SEL)가 입력되는 경우 스타트 피드백 신호(GSF)를 출력하므로, 선택신호(SEL)를 제어함으로써 스타트 피드백 신호(GSF)를 게이트 스타트 신호 출력부(310)에 u-1 번 공급하도록 제어될 수 있다. 이로 인해, 쉬프트 레지스터(320)의 q 개의 D 플립플롭들(DFF1~DFFq)은 출력신호들을 u 번 출력하도록 제어될 수 있다.
또한, 본 발명의 실시예는 u 가 커질수록 쉬프트 레지스터(320)의 크기를 더욱 줄일 수 있는 장점이 있다. 쉬프트 레지스터(320)가 제1 내지 제2q 게이트라인들(G1~G2q)을 u 개의 게이트라인 그룹들로 구분하는 경우, 쉬프트 레지스터(320)는 제1 내지 제2q 게이트라인들(G1~G2q)을 게이트라인 그룹들로 구분하지 않는 경우보다 쉬프트 레지스터(320)의 D 플립플롭들의 개수를 1/u 만큼 줄일 수 있기 때문이다.
이상에서 살펴본 바와 같이, 본 발명의 실시예는 어느 한 게이트 드라이브 IC에 접속된 게이트라인들을 u 개의 게이트라인 그룹들로 구분하고, 쉬프트 레지스터(320)의 D 플립플롭들(DFF1~DFFq)이 출력신호들을 u 번 출력하도록 제어하며, 디먹스부(330)를 이용하여 D 플립플롭들(DFF1~DFFq)의 출력신호들을 u 개의 게이트라인 그룹들로 분배한다. 그 결과, 본 발명의 실시예는 쉬프트 레지스터(320)의 D 플립플롭들(DFF1~DFFq)의 개수보다 많은 게이트라인들(G1~G2q)에 게이트신호들(GOUT1~GOUT2q)을 출력할 수 있다. 그 결과, 본 발명의 실시예는 쉬프트 레지스터(320)의 크기를 줄일 수 있으므로, 게이트 드라이브 IC의 크기를 줄일 수 있다.
한편, 본 발명의 실시예는 쉬프트 레지스터(320)의 크기를 절반 이하로 줄이기 위해 게이트 스타트 신호 출력부(310), 캐리신호 출력부(330), 및 디먹스부(340)를 추가한다. 그러나, 게이트 스타트 신호 출력부(310), 캐리신호 출력부(330), 및 디먹스부(340)의 추가로 인해 증가하는 크기보다 쉬프트 레지스터(320)의 감소로 인해 줄어드는 크기가 더 크기 때문에, 게이트 드라이브 IC의 크기를 줄일 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
10: 표시패널 20: 게이트 구동부
21: 게이트 연성필름 30: 데이터 구동부
31: 소스 드라이브 IC 32: 소스 연성필름
40: 타이밍 제어회로 41: 제어 인쇄회로보드
50: 소스 인쇄회로보드 60: 연성회로기판
110: 제1 게이트 드라이브 IC 120: 제2 게이트 드라이브 IC
130: 제3 게이트 드라이브 IC 210, 310: 게이트 스타트 펄스 출력부
220, 320: 쉬프트 레지스터 230, 330: 캐리신호 출력부
240, 350: 디먹스부 250, 340: 로직회로
260, 360: 레벨 쉬프터

Claims (9)

  1. 순차적으로 출력신호들을 출력하는 쉬프트 레지스터;
    선택신호에 따라 상기 쉬프트 레지스터의 출력신호들을 복수의 게이트라인 그룹들 중 어느 하나로 출력하는 디먹스부;
    게이트 스타트 신호 또는 전단 캐리신호, 및 게이트 피드백 신호를 상기 쉬프트 레지스터로 출력하는 게이트 스타트 신호 출력부; 및
    상기 선택신호에 따라 상기 쉬프트 레지스터의 마지막 출력신호를 상기 게이트 피드백 신호 및 캐리신호 중 어느 하나로 출력하는 캐리신호 출력부를 구비하고,
    상기 게이트라인 그룹들 각각은 복수의 게이트 라인들을 포함하는, 게이트 드라이브 IC.
  2. 제 1 항에 있어서,
    상기 쉬프트 레지스터는 복수의 D 플립플롭들을 구비하고,
    상기 D 플립플롭들의 개수는 상기 게이트라인 그룹들의 게이트라인들의 개수보다 적은, 게이트 드라이브 IC.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 게이트 스타트 신호 출력부는,
    상기 게이트 스타트 신호 또는 상기 전단 캐리신호와 상기 게이트 피드백 신호를 논리합 연산하는 논리합 게이트 회로를 포함하는, 게이트 드라이브 IC.
  5. 제 1 항에 있어서,
    상기 캐리신호 출력부는,
    상기 쉬프트 레지스터의 마지막 출력신호와 상기 선택신호를 논리곱 연산하는 A 논리곱 게이트 회로; 및
    상기 쉬프트 레지스터의 마지막 출력신호와 상기 선택신호의 반전신호를 논리곱 연산하는 B 논리곱 게이트 회로를 포함하는, 게이트 드라이브 IC.
  6. 제 1 항에 있어서,
    게이트 출력 인에이블 신호의 반전신호와 상기 디먹스부의 출력신호들 각각을 논리곱 연산하는 로직회로; 및
    상기 로직회로의 출력신호들 각각의 전압 스윙 폭을 변경하는 레벨 쉬프터를 더 구비하는 게이트 드라이브 IC.
  7. 제 1 항에 있어서,
    상기 쉬프트 레지스터와 상기 디먹스부 사이에 배치되어 상기 쉬프트 레지스터의 출력신호들 각각과 게이트 출력 인에이블 신호의 반전신호를 논리곱 연산하는 로직회로; 및
    상기 디먹스부의 출력신호들 각각의 전압 스윙 폭을 변경하는 레벨 쉬프터를 더 구비하는 게이트 드라이브 IC.
  8. 제 7 항에 있어서,
    상기 디먹스부는,
    상기 선택신호에 따라 상기 로직회로의 출력신호들을 상기 게이트라인 그룹들 중 어느 하나로 출력하는 것을 특징으로 하는 게이트 드라이브 IC.
  9. 데이터라인들, 게이트라인들, 및 상기 데이터라인들과 상기 게이트라인들에 접속된 화소들을 포함하는 표시패널;
    상기 데이터라인들에 데이터전압들을 공급하는 소스 드라이브 IC;
    상기 게이트라인들을 u(u는 2 이상의 양의 정수) 개의 게이트라인 그룹들로 분할하고, 상기 u 개의 게이트라인 그룹들에 게이트신호들을 공급하는 게이트 드라이브 IC; 및
    선택신호를 상기 게이트 드라이브 IC로 출력하는 타이밍 제어회로를 구비하고,
    상기 게이트 드라이브 IC는,
    순차적으로 출력신호들을 출력하는 쉬프트 레지스터;
    상기 선택신호에 따라 상기 쉬프트 레지스터의 출력신호들을 상기 u 개의 게이트라인 그룹들 중 어느 하나로 출력하는 디먹스부;
    게이트 스타트 신호 또는 전단 캐리신호, 및 게이트 피드백 신호를 상기 쉬프트 레지스터로 출력하는 게이트 스타트 신호 출력부; 및
    상기 선택신호에 따라 상기 쉬프트 레지스터의 마지막 출력신호를 상기 게이트 피드백 신호 및 캐리신호 중 어느 하나로 출력하는 캐리신호 출력부를 포함하는, 표시장치.
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