CN106991948B - 栅极驱动电路 - Google Patents

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Abstract

提供了一种栅极驱动电路。根据实施方式的栅极驱动电路包括包含多个级的移位寄存器。多个级中的第n级包括锁存器控制电路，该锁存器控制电路包括连接至QB节点的第一NMOS晶体管、连接至Q节点的第二NMOS晶体管以及具有输入有第一时钟的栅电极并且连接至第一NMOS晶体管和第二NMOS晶体管的第三NMOS晶体管，其中n是正整数。锁存器连接在Q节点与QB节点之间。传输门连接至Q节点和QB节点。在栅极驱动电路中，前一级和后一级的输出信号被控制为与第一时钟同步以抑制毛刺。

Description

栅极驱动电路
相关申请的交叉引用
本申请要求于2015年12月15日提交于韩国知识产权局的韩国专利申请第10-2015-0179281号的优先权，其公开内容通过引用并入本文。
技术领域
本公开内容涉及栅极驱动电路和包括该栅极驱动电路的显示装置，更具体地，涉及能够减少毛刺(glitch)的栅极驱动电路和包括该栅极驱动电路的显示装置。
背景技术
已经在诸如移动电话、平板PC、笔记本计算机的各种电子设备以及电视和监视器中使用了平板显示器(FPD)。近来，例如，已经使用液晶显示装置(下文中，称为“LCD”)和有机发光二极管显示器(下文中，称为“OLED”)作为FPD。这种显示装置包括多个像素、被配置成显示图像并且包括多个像素的像素阵列、以及被配置成控制多个像素中的每个像素以发送或发射光的驱动电路。显示装置的驱动电路包括被配置成将数据信号提供至像素阵列中的数据线的数据驱动电路。此外，驱动电路包括被配置成将与数据信号同步的栅极信号(或扫描信号)顺序地提供至像素阵列中的栅极线(或扫描线)的栅极驱动电路(或扫描驱动电路)。此外，驱动电路包括被配置成控制数据驱动电路和栅极驱动电路的定时控制器。
多个像素中的每个像素可以包括薄膜晶体管，薄膜晶体管被配置成响应于通过栅极线提供的栅极信号将数据线的电压提供至像素电极。栅极信号在栅极高电压(VGH)与栅极低电压(VGL)之间摆动。也就是说，栅极信号具有脉冲形状。VGH被设置为高于显示面板中的薄膜晶体管的阈值电压。VGL被设置为低于薄膜晶体管的阈值电压。像素中的薄膜晶体管响应于VGH而导通。
近年来，随着显示装置被制造得较薄，已经开发了在显示面板中嵌入栅极驱动电路和像素阵列的技术。嵌入在显示面板中的栅极驱动电路被称为“板内栅极(GIP)电路”。本文中，栅极驱动电路包括用于生成栅极信号的移位寄存器。移位寄存器包括彼此依赖地连接的多个级。多个级响应于起始信号产生输出并且根据移位时钟使输出移位。因此，栅极驱动电路可以通过顺序地驱动移位寄存器中的多个级来生成栅极信号。
移位寄存器中的每个级包括用于对栅极线充电的Q节点、用于使栅极线放电的Q杠(QB)节点以及连接至Q节点和QB节点的开关电路。开关电路响应于前一级的起始信号或输出电压对Q节点充电以便升高栅极线的输出电压，然后响应于后一级的输出电压或复位信号使QB节点放电。
因此，每个级被驱动以根据前一级的输出信号和后一级的输出信号输出栅极信号。因此，如果在前一级的输出信号中包括诸如毛刺的噪声信号，则可能响应于前一级的噪声信号对Q节点充电，并且可能在不期望的时间输出栅极信号。此外，如果在后一级的输出信号中包括诸如毛刺的噪声信号，则可能响应于后一级的噪声信号使QB节点放电，并且可能在期望的时间没有输出栅极信号。也就是说，级的输出信号取决于前一级和后一级的输出信号，因而，可能存在由于诸如毛刺的噪声信号引起的栅极信号的稳定性的问题。
因此，需要一种能够通过控制前一级和后一级的输出信号来减少由毛刺引起的问题的栅极驱动电路以及包括该栅极驱动电路的显示装置。
发明内容
本公开内容的发明人解决了如上所述的取决于前一级和后一级的输出信号的栅极信号的不稳定性。为此，本公开内容的发明人发明了包括用于控制前一级和后一级的输出信号的电路的栅极驱动电路的新型结构以及包括该栅极驱动电路的显示装置。
因此，本公开内容要实现的目的是提供一种能够通过控制前一级和后一级的输出信号来减少栅极信号中的毛刺的栅极驱动电路，并且提供包括该栅极驱动电路的显示装置。
此外，本公开内容要实现的另一个目的是提供一种栅极驱动电路，其能够使用用于减少栅极信号中的毛刺的控制电路来使栅极信号关于前一级和后一级的噪声信号的输出稳定性最大化，并且提供包括该栅极驱动电路的显示装置。
本公开内容的目的不限于上述目的，并且从下面的描述中，对于本领域普通技术人员来说，上面没有提到的其他目的将是明显的。
根据本公开内容的一个方面，提供了一种栅极驱动电路。该栅极驱动电路包括包含多个级的移位寄存器。多个级中的第n级包括锁存器控制电路，该锁存器控制电路包括连接至QB节点的第一NMOS晶体管、连接至Q节点的第二NMOS晶体管以及具有输入有第一时钟的栅电极并且连接至第一NMOS晶体管和第二NMOS晶体管的第三NMOS晶体管。锁存器连接在Q节点与QB节点之间。缓冲器包括连接至Q节点和QB节点并且具有输入有第二时钟的源电极的传输门。这里，n是正整数。在根据本公开内容的一个方面的栅极驱动电路中，前一级和后一级的输出信号被控制为与第一时钟同步以抑制毛刺。
根据本公开内容的另一方面，提供了一种栅极驱动电路。该栅极驱动电路包括包含多个级的移位寄存器。多个级中的第n级包括锁存器控制电路，锁存器控制电路被配置成基于第一时钟、从第n-1级接收的第一进位信号和从第n+1级接收的第二进位信号，当第一时钟和第一进位信号具有高电压时控制QB节点具有低电压，以及当第一时钟和第二进位信号具有高电压时控制Q节点具有低电压。锁存器连接在Q节点与QB节点之间。缓冲器在Q节点具有高电压时升高要与第二时钟同步的输出电压，并且在QB节点具有高电压时降低输出电压。这里，n是正整数。根据本公开内容的另一方面的栅极驱动电路可以控制前一级和后一级的输出信号的效果，因而可以减少栅极信号中的毛刺。
其他示例性实施方式的细节将被包括在本公开内容的详细描述和附图中。
根据本公开内容，可以制造包括能够有效地控制前一级和后一级的输出信号的电路的栅极驱动电路以及包括该栅极驱动电路的显示装置。
此外，根据本公开内容，可以制造能够通过控制输入前一级和后一级的输出信号的开关来减少栅极信号中的毛刺的栅极驱动电路，以及包括该栅极驱动电路的显示装置。
本公开内容的效果不限于上述效果，并且各种其他效果包括在本说明书中。
附图说明
结合附图，从下面的详细描述中将更清楚地理解本公开内容的上述和其他方面、特征和其他优点，其中：
图1是示出根据本公开内容的示例性实施方式的显示装置的驱动电路和显示装置的关系的框图；
图2是示出根据本公开内容的示例性实施方式的栅极驱动电路中的多个级与栅极驱动器控制信号之间的关系的框图；
图3是示出根据本公开内容的示例性实施方式的图2所示的多个级中的一个级的结构的电路图；
图4是示出根据本公开内容的示例性实施方式的图3所示的级的输入/输出信号的波形图；以及
图5A至图5C是示出根据本公开内容的示例性实施方式的图4所示的波形图的各个区段期间级内的信号流的电路图。
具体实施方式
将参照附图描述的下面的示例性实施方式，将更清楚地理解本公开内容的优点和特征以及用于实现本公开内容的优点和特征的方法。然而，本公开内容不限于以下示例性实施方式，而是可以以各种不同的形式实现。提供示例性实施方式仅是为了完成本公开内容的公开并且向本领域普通技术人员充分地提供本公开内容涉及公开内容的范畴，并且本公开内容将由所附权利要求限定。
在用于描述本公开内容的示例性实施方式的附图中所公开的形状、尺寸、比例、角度、数目等仅是示例，本公开内容不限于此。此外，在以下的描述中，可以省略对已知相关技术的详细说明以避免不必要地模糊本公开内容的主题。在本文中所使用的术语诸如“包括”、“具有”和由……构成”通常旨在允许添加其他部件，除非该术语与术语“仅”使用。除非另有明确说明，否则对单数形式的任何引用可以包括复数形式。
即使没有明确指出，部件被解释为包括普通误差范围。
当使用术语诸如“上”、“上方”、“下方”和“下一个”对两个部件之间的位置关系进行描述时，一个或更多个部件可以位于两个部件之间，除非该术语与术语“紧邻”或“直接”使用。
当元件或层被称为在另一元件或层“上”时，其可以直接在另一元件或层上，或者可以存在中间元件或层。
尽管术语“第一”、“第二”等用于描述各种部件，但是这些部件不受这些术语限制。这些术语仅用于区分一个部件与其他部件。因此，以下提及的第一部件可以是本公开内容的技术概念中的第二部件。
贯穿整个说明书，相同的附图标记通常表示相同的元件，但是可以应用变型。
由于附图中所示的每个部件的尺寸和厚度是为了方便说明而表示的，本公开内容不必限于所示的每个部件的尺寸和厚度。
本公开内容的各种实施方式的特征可以部分地或全部地彼此结合或组合，并且可以以如本领域普通技术人员可以完全理解的技术上的各种方式互锁和操作，并且实施方式可以彼此独立地或相关联地执行。
在下文中，将参照附图对本公开内容的各种示例性实施方式进行详细描述。
图1是示出根据本公开内容的示例性实施方式的显示装置的驱动电路和显示装置的关系的框图。根据本公开内容的所有实施方式的显示装置的所有部件可操作地耦合和配置。
参照图1，显示装置100包括显示面板PNL和被配置成将输入图像的数据输入至显示面板PNL的像素阵列110中的驱动电路。
显示面板PNL包括多个数据线139、与多个数据线139垂直相交的多个栅极线149。此外，显示面板PNL包括像素阵列110，像素阵列110中以如多个数据线139和多个栅极线149所限定矩阵形式布置有像素。
显示装置100的驱动电路包括被配置成将数据电压提供至多个数据线139的数据驱动电路130。此外，驱动电路包括栅极驱动电路和定时控制器(TCON)120，栅极驱动电路被配置成将与数据电压同步的栅极信号顺序地提供至多个栅极线149。
定时控制器120被配置成将从外部主机系统接收的输入图像的数据传送至数据驱动电路130和栅极驱动电路。定时控制器120被配置成接收与来自外部主机系统的输入图像同步的定时信号，如竖直同步信号、水平同步信号、数据使能信号和点时钟。定时控制器120被配置成基于输入定时信号生成用于控制数据驱动电路130和栅极驱动电路的操作定时的各种控制信号。也就是说，定时控制器120生成用于控制数据驱动电路130的数据驱动器控制信号DDC和用于控制栅极驱动电路的栅极驱动器控制信号GDC。定时控制器120可以被布置在显示面板PNL的外部。具体地，定时控制器120被布置在诸如印刷电路板的盘上。因此，定时控制器120将数据驱动器控制信号DDC发送至数据驱动电路130，并且将栅极驱动器控制信号GDC从显示面板PNL的外部发送至栅极驱动器即GIP电路140。
数据驱动电路130被配置成接收来自定时控制器120的数据驱动器控制信号DDC和输入图像的数据。数据驱动电路130响应于从定时控制器120发送的数据驱动器控制信号DDC，通过将输入图像的数据转换成伽玛补偿电压来生成数据电压。然后，数据驱动电路130将数据电压输出至多个数据线139。数据驱动电路130包括多个源电极驱动器集成电路(IC)。源电极驱动器IC通过玻璃上芯片(COG)工艺或带自动接合(TAB)工艺连接至多个数据线139。
栅极驱动电路包括电平移位器和GIP电路140。这里，电平移位器可以被布置成与GIP电路140物理分离。电平移位器可以被布置在显示面板PNL的外部，或者可以被布置在连接到显示面板PNL的外部电路单元(例如，印刷电路板)中。
从定时控制器120发送的栅极驱动器控制信号GDC的电压电平被电平移位器转换。然后，栅极驱动器控制信号GDC被输入至GIP电路140。
输入至电平移位器中的信号是数字信号，因此不能驱动显示面板PNL中的薄膜晶体管。因此，电平移位器通过使每个栅极驱动器控制信号GDC的电压移位将从定时控制器120发送的每个栅极驱动器控制信号GDC转换为在栅极低电压VGL与栅极高电压VGH之间摆动的信号。VGH被设置为高于显示面板PNL中的薄膜晶体管的阈值电压。VGL被设置为低于薄膜晶体管的阈值电压。
可以根据GIP电路140的驱动方法将栅极驱动电路布置在显示面板PNL的一个边缘或两个边缘上。图1所示的栅极驱动电路是隔行扫描型(interlace-type)GIP电路140并且被布置在显示面板PNL的左边缘和右边缘。也就是说，GIP电路140包括布置在显示面板PNL的左侧的第一GIP电路140L和布置在显示面板PNL的右侧的第二GIP电路140R。显示面板PNL中的栅极驱动电路的位置不限于图1所示的那些位置，并且可以根据示例性实施方式以各种方式实现。在下文中，将基于隔行扫描型GIP电路140对栅极驱动电路的配置和操作进行描述。
栅极驱动电路可以同时形成在像素阵列110和显示面板PNL的基板上。也就是说，栅极驱动电路的GIP电路140可以同时形成在像素阵列110和显示面板PNL的两个边框区域上。
根据本公开内容的示例性实施方式的显示装置100包括定时控制器120、数据驱动电路130和用于驱动像素阵列110的GIP电路140。这里，GIP电路140响应于从定时控制器120发送的栅极驱动器控制信号GDC将栅极信号顺序地提供至栅极线149。具体地，GIP电路140可以接收栅极驱动器控制信号GDC中用于控制将栅极信号提供至栅极线的定时的信号，因而减少由噪声信号引起的栅极信号的可能问题。在下文中，将参照图2对栅极驱动电路的GIP电路140的详细配置进行描述。
图2是示出根据本公开内容的示例性实施方式的栅极驱动电路中的多个级与栅极驱动器控制信号之间的关系的框图。此处与信号和时钟一起表示的“(L)”是用于表示施加至布置在左侧的第一GIP电路140L的信号和时钟的符号。此外，“(R)”是用于表示施加至布置在右侧的第二GIP电路140R的信号和时钟的符号。
参照图2，栅极驱动电路的GIP电路被布置在像素阵列110的两侧。
栅极驱动电路包括被配置成接收栅极驱动器控制信号GDC并且输出栅电极电压的移位寄存器。也就是说，在栅极驱动电路中，移位寄存器响应于栅极驱动器控制信号GDC通过GIP电路140将由电平移位器生成的栅极信号顺序地提供至栅极线149。这里，栅极驱动器控制信号GDC包括栅极起始脉冲(GSP)((VST(L)和VST(R))和栅极移位时钟(GSC)(CLK_A(L)、CLK_A(R)、CLK_B(L)和CLK_B(R))。具体地，第一GIP电路140L包括被配置成将栅极信号顺序地提供至奇数栅极线G1、G3、……、Gn-1的第一移位寄存器，第二GIP电路140R被布置在显示面板PNL的右侧，并且包括被配置成将栅极信号顺序地提供至偶数栅极线G2、G4、……、Gn的第二移位寄存器。
每个移位寄存器包括不产生输出但将第二进位信号Gout_Post提供至另一级的虚拟级。也就是说，第一移位寄存器包括作为最后一级SLn/2的后一级的第一虚拟级EGL，并且第二移位寄存器包括作为最后一级SRn/2的后一级的第二虚拟级EGR。也就是说，虚拟级EGL和EGR分别连接至各自被配置成输出最后的栅极信号的最后级SLn/2和SRn/2。此外，虚拟级EGL和EGR不输出栅极信号，而是将第二进位信号Gout_Post提供至最后级SLn/2和SRn/2。
每个移位寄存器包括多个级。具体地，布置在像素阵列110的左侧的第一移位寄存器包括彼此依赖地连接的多个级SL1至SLn/2。第一移位寄存器中的级SL1至SLn/2响应于栅极起始脉冲VST(L)开始输出栅极信号，并且响应于第二栅极移位时钟CLK_B(L)移位并输出栅极信号。从各个级SL1至SLn/2输出的栅极信号被提供至奇数栅极线G1、G3、……、Gn-1并且同时作为第一进位信号Gout_Pre输入至后一级。
同样地，布置在像素阵列110的右侧的第二移位寄存器包括彼此依赖地连接的多个级SR1至SRn/2。第二移位寄存器中的级SR1至SRn/2响应于栅极起始脉冲VST(R)开始输出栅极信号，并且响应于第二栅极移位时钟CLK_B(R)移位并输出栅极信号。从各级SR1至SRn/2输出的栅极信号被提供至偶数栅极线G2、G4、……、Gn并且同时作为第一进位信号Gout_Pre输入至后一级。
此外，第一栅极移位时钟CLK_A(L)被输入至第一移位寄存器中的级SL1至SLn/2。第一栅极移位时钟CLK_A(L)控制将第一进位信号Gout_Pre和第二进位信号Gout_Post输入至第一移位寄存器的定时。同样地，第一栅极移位时钟CLK_A(R)被输入至第二移位寄存器中的级SR1至SRn/2。第一栅极移位时钟CLK_A(R)控制将第一进位信号Gout_Pre和第二进位信号Gout_Post输入至第二移位寄存器的定时。
第一时钟CLK_A(L)和CLK_A(R)、第二时钟CLK_B(L)和CLK_B(R)、从前一级接收的第一进位信号Gout_Pre或起始脉冲VST(L)、VST(R)、从后一级接收的第二进位信号Gout_Post、栅极高电压VGH和栅极低电压VGL被输入至每个移位寄存器中。
输入至除了第一级SL1和SR1之外的第n级的第一进位信号Gout_Pre是第n-1级的输出Gout。输入至除了最后一级SLn/2和SRn/2之外的第n级的第二进位信号Gout_Post是第n+1级的输出Gout。第一进位信号Gout_Pre没有输入至第一级SL1和SR1，但是起始脉冲VST(L)和VST(R)输入至第一级SL1和SR1。第二进位信号Gout_Post没有输入至最后一级SLn/2和SRn/2，但是复位脉冲从虚拟级输入至最后一级SLn/2和SRn/2。
作为栅极移位时钟的第二时钟CLK_B(L)和CLK_B(R)的相位与第一时钟CLK_A(L)和CLK_A(R)不同。第二时钟CLK_B(L)和CLK_B(R)可以继第一时钟CLK_A之后产生。
根据本公开内容的示例性实施方式的栅极驱动电路包括包含多个级的移位寄存器。各个栅极驱动器控制信号GDC被输入至多个级中的每个级中以使栅极信号移位，并且多个级中的每个级将经移位的栅极信号提供至栅极线。这里，输入至多个级中的每个级的栅极驱动器控制信号GDC包括栅极起始脉冲VST、第一栅极移位时钟CLK_A、第二栅极移位时钟CLK_B等。栅极驱动器控制信号GDC的第一栅极移位时钟CLK_A可以控制输入从前一级输入的第一进位信号Gout_Pre和从后一级输入的第二进位信号Gout_Post的定时。因此，即使在第一进位信号Gout_Pre和第二进位信号Gout_Post中产生诸如毛刺的噪声，多个级中的每个级可以利用第一栅极移位时钟CLK_A在适当的时间将经移位的栅极信号提供至栅极线。在下文中，将参照图3描述级的详细电路配置。
图3是示出根据本公开内容的示例性实施方式的图2所示的多个级中的一个级的结构的电路图。图3所示的电路是第n级电路300(n是正整数)。在图3中，M1、M3和M8被实现为p型MOSFET(下文中，称为“PMOS晶体管”)，M2、M4、M5、M6、M7、M9和M10被实现为n型MOSFET(下文中，称为“NMOS晶体管”)。为了方便说明，还将参照图1和图2。
参照图3，第n级电路300包括控制电路单元310和缓冲器320。
控制电路单元310包括锁存器311和被配置成控制锁存器311的操作的锁存器控制电路312。控制电路单元310包括五个NMOS晶体管M2、M4、M5、M6和M7以及两个PMOS晶体管M1和M3。控制电路单元310包括Q节点和QB节点。Q节点和QB节点分别通过N2节点和N1节点将信号提供至缓冲器320。也就是说，控制电路单元310利用Q节点和QB节点的高电压或低电压来控制缓冲器320的操作。
锁存器311包括两个NMOS晶体管M2和M4以及两个PMOS晶体管M1和M3。此外，锁存器311包括在闭环反馈电路中彼此连接的第一反相器311A和第二反相器311B，并且锁存器311连接在Q节点与QB节点之间。具体地，锁存器311中的第一反相器311A包括一个PMOS晶体管M1和一个NMOS晶体管M2，并且第二反相器311B包括一个PMOS晶体管M3和一个NMOS晶体管M4。第一反相器311A中的PMOS晶体管M1包括连接至Q节点的栅电极、连接至QB节点的漏电极、以及连接至高压电力线VGH的源电极。第一反相器311A中的NMOS晶体管M2包括连接至Q节点的栅电极、连接至QB节点的漏电极、以及连接至低压电力线VGL的源电极。同样地，第二反相器311B中的PMOS晶体管M3包括连接至QB节点的栅电极、连接至Q节点的漏电极、以及连接至高压电力线VGH的源电极。第二反相器311B中的NMOS晶体管M4包括连接至QB节点的栅电极、连接至Q节点的漏电极、以及连接至低压电力线VGL的源电极。
锁存器311通过反转Q节点的电压和QB节点的电压来控制输出电压。锁存器311中的Q节点的电压和QB节点的电压是缓冲器320的输入，并且控制至栅极线的输出电压的提供定时。
锁存器控制电路312包括三个NMOS晶体管M5至M7。具体地，锁存器控制电路312包括第一NMOS晶体管M5，其包括连接至QB节点的漏电极和输入有第一进位信号Gout_Pre的栅电极。此外，锁存器控制电路312包括第二NMOS晶体管M6，其包括连接至Q节点的漏电极和输入有第二Gout_Post的栅电极。此外，锁存器控制电路312包括第三NMOS晶体管M7，其包括连接至第一NMOS晶体管M5的源电极和第二NMOS晶体管M6的源电极的漏电极，以及输入有第一时钟CLK_A的栅电极。这里，第三NMOS晶体管M7的源电极连接至低压电力线VGL。
锁存器控制电路312利用栅极高电压或栅极低电压来控制施加至锁存器311的Q节点和QB节点的电压。具体地，锁存器控制电路312响应于输入至NMOS晶体管M7的栅电极的第一时钟CLK_A控制第一进位信号Gout_Pre以降低QB节点的电压并且控制第二进位信号Gout_Post以降低Q节点的电压。
缓冲器320包括传输门TG和下拉晶体管M10。传输门TG包括一个PMOS晶体管M8和一个NMOS晶体管M9。各个PMOS晶体管M8和NMOS晶体管M9的源电极彼此连接。各个PMOS晶体管M8和NMOS晶体管M9的漏电极彼此连接。也就是说，传输门TG是如下开关元件：其因为NMOS晶体管M9和PMOS晶体管M8彼此并联连接而可以降低导通电阻RON，并且可以在整个电压范围内被驱动。下拉晶体管M10由NMOS晶体管M9形成。
缓冲器320连接至控制电路单元310的Q节点和QB节点。传输门TG中的PMOS晶体管M8包括输入有QB节点的信号的栅电极和连接至下拉晶体管M10的漏电极和输出节点Gout的漏电极。传输门TG中的NMOS晶体管M9包括输入有Q节点的信号的栅电极和连接至下拉晶体管M10的漏电极和输出节点Gout的漏电极。此外，传输门TG包括输入有第二时钟CLK_B的源电极。下拉晶体管M10包括连接至QB节点的栅电极、连接至低压电力线VGL的漏电极、以及连接至传输门TG的漏电极的源电极。
如果Q节点的电压是栅极高电压，则缓冲器320升高与第二时钟CLK_B同步的输出电压。如果QB节点的电压是栅极高电压，则缓冲器320降低输出电压。因此，如果Q节点的电压是栅极高电压，则输出信号与第二时钟CLK_B同步，并且通过缓冲器320的输出节点Gout提供至栅极线。同样地，如果QB节点的电压是栅极高电压，则缓冲器320的输出节点Gout连接至低压电力线VGL，因而输出电压降低。
根据本公开内容的示例性实施方式的第n级电路300包括缓冲器320和由锁存器311和锁存器控制电路312形成的控制电路单元310。锁存器控制电路312利用第一进位信号Gout_Pre和第二进位信号Gout_Post控制锁存器311的Q节点和QB节点的输出电压。具体地，锁存器控制电路312包括被配置成控制输入第一进位信号Gout_Pre和第二进位信号Gout_Post的定时的第三NMOS晶体管M7。此外，锁存器控制电路312利用输入至第三NMOS晶体管M7的栅电极的第一时钟CLK_A来控制第一进位信号Gout_Pre和第二进位信号Gout_Post的输入。这里，第一进位信号Gout_Pre和第二进位信号Gout_Post与第一时钟CLK_A同步。
因此，第一时钟CLK_A控制是否激活第一NMOS晶体管M5和第二NMOS晶体管M6，以便不由于包括在第一进位信号Gout_Pre和第二进位信号Gout_Post中的噪声信号而升高或降低Q节点和QB节点的电压。也就是说，锁存器控制电路312利用第一时钟CLK_A来控制用于控制Q节点和QB节点的电压的第一进位信号Gout_Pre和第二进位信号Gout_Post。因此，锁存器控制电路312能够利用Q节点和QB节点的电压来改善栅极信号输出的稳定性。在下文中，将参照图4至图5C对输入至第n级电路300的各种信号与输出电压之间的详细关系进行描述。
图4是示出根据本公开内容的示例性实施方式的图3所示的级的输入/输出信号的波形图。图5A至图5C是示出根据本公开内容的示例性实施方式的在图4所示的波形图的各个区段期间级内的信号流的电路图。图5A至图5C所示的级电路500示出了由输入至级电路300的信号引起的图3所示的级电路300的激活状态。因此，级电路500基本上与图3中所示的级电路300相同，并且将省略或简化其多余描述。
在图5A至图5C中，交替的长短虚线指示响应于输入至第n级电路300的信号的内部信号的流。此外，虚线指示响应于输入至第n级电路300的信号而未被激活的部分。
参照图4和图5A，在区段①期间，第一时钟CLK_A和第一进位信号Gout_Pre具有栅极高电压VGH。也就是说，如果将具有栅极高电压VGH的第一时钟CLK_A施加至锁存器控制电路312，则M7导通。此外，如果将具有栅极高电压VGH的第一进位信号Gout_Pre施加至锁存器控制电路312，则M5也导通。因此，如果第一时钟CLK_A和与第一时钟CLK_A同步的第一进位信号Gout_Pre具有栅极高电压VGH，则QB节点被控制为具有栅极低电压VGL。当将栅极低电压VGL施加至QB节点时，Q节点通过锁存器311的反相器被控制为具有栅极高电压VGH。
在图4的区段①期间，当控制电路单元310将栅极低电压VGL施加至QB节点并且将栅极高电压VGH施加至Q节点时，连接至QB节点的缓冲器320的M8和连接至Q节点的缓冲器320的M9导通。
根据相关技术，如果第一进位信号Gout_Pre中包括噪声信号，则由于第一进位信号Gout_Pre中的噪声信号，Q节点的电压升高。因此，根据相关技术，由于第一进位信号Gout_Pre中的噪声信号，可能在不期望的时间将栅极信号提供至栅极线。然而，在区段①期间，如果在没有将栅极高电压VGH施加至第一时钟CLK_A时第一进位信号Gout_Pre包括噪声，则第一进位信号Gout_Pre与第一时钟CLK_A同步。因此，可以抑制由包括在第一进位信号Gout_Pre中的噪声信号引起的Q节点的电压的升高。
然后，参照图4和图5B，在区段②期间，第二时钟CLK_B具有栅极高电压VGH。也就是说，第二时钟CLK_B被输入至缓冲器320的传输门TG。
在区段②期间，在区段①期间导通的M8和M9保持在导通状态。因此，缓冲器320的传输门TG的漏电极连接至输出节点Gout。通过传输门TG从输出节点Gout输出第二时钟CLK_B。也就是说，如果Q节点的电压具有栅极高电压VGH，则缓冲器320升高与第二时钟CLK_B同步的输出电压。因此，在区段②期间，时钟CLK_B通过输出节点Gout将栅极信号提供至栅极线。
参照图4和图5C，在区段③期间，第一时钟CLK_A再次具有栅极高电压VGH，并且第二进位信号Gout_Post具有栅极高电压VGH。也就是说，在锁存器控制电路312中，M7由于第一时钟CLK_A而导通。此外，如果施加具有栅极高电压VGH的第二进位信号Gout_Post，则M6也导通。因此，如果第一时钟CLK_A和与第一时钟CLK_A同步的第二进位信号Gout_Post具有栅极高电压VGH，则Q节点被控制为具有栅极低电压VGL。当将栅极低电压VGL施加至Q节点时，QB节点通过锁存器311的反相器被控制为具有栅极高电压VGH。
在区段③期间，在控制电路单元310中，将栅极低电压VGL施加至Q节点并且将栅极高电压VGH施加至QB节点。因此，M8和连接至Q节点的缓冲器320的M9被关断，并且下拉晶体管M10被导通。因此，将栅极低电压施加至输出节点Gout，使得输出节点放电并且输出电压降低。也就是说，如果QB节点的电压是栅极高电压VGH，则缓冲器320降低与第二时钟CLK_B同步的输出电压。
根据相关技术，如果在第二进位信号Gout_Post中包括噪声信号，则由于第二进位信号Gout_Post中的噪声信号，QB节点的电压升高。因此，根据相关技术，由于第二进位信号Gout_Post中的噪声信号，可能在期望的时间没有将栅极信号提供至栅极线。然而，在区段③期间，如果在没有将栅极高电压VGH施加至第一时钟CLK_A时第二进位信号Gout_Post包括噪声，则第二进位信号Gout_Post与第一时钟CLK_A同步。因此，可以抑制由包括在第二进位信号Gout_Post中的噪声信号引起的QB节点的电压降低。
根据本公开内容的示例性实施方式的栅极驱动电路包括用于控制锁存器311的锁存器控制电路312，锁存器311被配置成通过反转Q节点的电压和QB节点的电压来控制输出电压。此外，锁存器控制电路312包括被配置成控制第一NMOS晶体管M5和第二NMOS晶体管M6的第三NMOS晶体管M7。与施加至第一NMOS晶体管M5的栅电极的第一进位信号Gout_Pre和施加至第二NMOS晶体管M6的第二进位信号Gout_Post同步的第一时钟CLK_A被输入至第三NMOS晶体管M7。具体地，仅当由于与第一进位信号Gout_Pre同步的第一时钟CLK_A而使M5和M7两者导通时，QB节点具有栅极低电压VGL并且Q节点具有栅极高电压VGH。此外，仅当由于与第二进位信号Gout_Post同步的第一时钟CLK_A而使M6和M7两者导通时，Q节点具有栅极低电压VGL并且QB节点具有栅极高电压VGH。也就是说，利用第一时钟CLK_A连同第一进位信号Gout_Pre和第二进位信号Gout_Post一起对Q节点和QB节点的电压进行控制。
因此，可以通过添加的晶体管M7来控制锁存器311和缓冲器320的操作，其中晶体管M7被配置成控制是否激活输入有第一进位信号Gout_Pre和第二进位信号Gout_Post的晶体管M5和M6。也就是说，控制第一进位信号Gout_Pre和第二进位信号Gout_Post的输入的第一时钟CLK_A能够抑制由第一进位信号Gout_Pre中的噪声信号和第二进位信号Gout_Post中的噪声信号中的至少一个噪声信号引起的锁存器311和缓冲器320的故障。因此，可以抑制输出电压的噪声。
本公开内容的示例性实施方式还可以描述如下。
根据本公开内容的一个方面，提供了一种栅极驱动电路。该栅极驱动电路包括包含多个级的移位寄存器。多个级的第n级包括锁存器控制电路，该锁存器控制电路包括连接至QB节点的第一NMOS晶体管、连接至Q节点的第二NMOS晶体管和具有输入有第一时钟的栅电极并且连接至第一NMOS晶体管和第二NMOS晶体管的第三NMOS晶体管。锁存器连接在Q节点与QB节点之间。缓冲器包括传输门，该传输门连接至Q节点和QB节点并且其源电极输入有第二时钟。这里，n是正整数。在根据本公开内容的一个方面的栅极驱动电路中，前一级和后一级的输出信号被控制为与第一时钟同步以抑制毛刺。
在锁存器控制电路中，第一NMOS晶体管可以包括输入有第一进位信号的栅电极和连接至QB节点的漏电极，并且第二NMOS晶体管可以包括输入有第二进位信号的栅电极和连接至Q节点的漏电极。
第三NMOS晶体管可以包括连接至低压电力线的源电极和连接至第一NMOS晶体管的源电极和第二NMOS晶体管的源电极的漏电极。
锁存器包括在闭环反馈电路中彼此连接的第一反相器和第二反相器。第一反相器包括第四NMOS晶体管，其具有连接至Q节点的栅电极、连接至QB节点的漏电极、以及连接至低压电力线的源电极；以及第一PMOS晶体管，其具有连接至Q节点的栅电极、连接至QB节点的漏电极、以及连接至高压电力线的源电极。第二反相器包括：第五NMOS晶体管，其具有连接至QB节点的栅电极、连接至Q节点的漏电极、以及连接至低压电力线的源电极；以及第二PMOS晶体管，其具有连接至QB节点的栅电极、连接至Q节点的漏电极、以及连接至高压电力线的源电极。
缓冲器可以包括下拉晶体管，下拉晶体管具有连接至QB节点的栅电极、连接至低压电力线的漏电极、以及连接至传输门的漏电极的源电极。
传输门包括：第六NMOS晶体管，其具有输入有Q节点的信号的栅电极和连接至下拉晶体管的漏电极和输出节点的漏电极；以及第三PMOS晶体管，其具有输入有QB节点的信号的栅电极和连接至下拉晶体管的漏电极和输出节点的漏电极。
根据本公开内容的另一方面，提供了一种栅极驱动电路。该栅极驱动电路包括被配置为多个级的移位寄存器。多个级的第n级包括锁存器控制电路，其被配置成基于第一时钟、从第n-1级接收的第一进位信号和从第n+1级接收的第二进位信号，在第一时钟和第一进位信号具有高电压时控制QB节点具有低电压，以及在第一时钟和第二进位信号具有高电压时控制Q节点具有低电压。锁存器连接在Q节点与QB节点之间。缓冲器在Q节点具有高电压时升高要与第二时钟同步的输出电压，并且在QB节点具有高电压时降低输出电压。这里，n是正整数。根据本公开内容的另一方面的栅极驱动电路可以控制前一级和后一级的输出信号的效果，因而可以减少栅极信号中的毛刺。
锁存器控制电路可以被配置成接收第一时钟并且抑制由第一进位信号中的噪声信号和第二进位信号中的噪声信号中的至少一个噪声信号产生的输出电压的噪声。
锁存器控制电路可以被配置成与第一进位信号同步并且抑制由第一进位信号中的噪声信号引起的Q节点的电压的升高。
锁存器控制电路可以被配置成与第二进位信号同步并且抑制由第二进位信号中的噪声信号引起的QB节点的电压的降低。
锁存器可以通过反转Q节点的电压和QB节点的电压来控制输出电压。
缓冲器可以包括下拉晶体管，下拉晶体管被配置成通过使输出节点放电来降低输出电压以便对应于QB节点的电压。
尽管已经参照附图对本公开内容的示例性实施方式进行了详细描述，但是本公开内容不限于此，并且可以在不脱离本公开内容的技术概念的情况下以许多不同的形式实施。因此，提供本公开内容的示例性实施方式仅是为了说明的目的，而不旨在限制本公开内容的技术概念。本公开内容的技术概念的范围不限于此。本公开内容的保护范围应当基于以下权利要求来理解，并且在其等同范围内的所有技术概念应当被裂解为落入本公开内容的范围内。

Claims (12)

1.一种栅极驱动电路，包括：
移位寄存器，其包括多个级，
其中所述多个级中的第n级包括：
锁存器控制电路，其包括连接至QB节点的第一NMOS晶体管、连接至Q节点的第二NMOS晶体管、以及第三NMOS晶体管，第一时钟被输入至所述第三NMOS晶体管的栅电极，并且所述第三NMOS晶体管连接至所述第一NMOS晶体管和所述第二NMOS晶体管；
锁存器，其连接在所述Q节点与所述QB节点之间；以及
缓冲器，其包括传输门，所述传输门连接至所述Q节点和所述QB节点，并且第二时钟被输入至所述传输门的源电极，并且
其中n是正整数，
其中，在所述锁存器控制电路中，所述第一NMOS晶体管包括被输入来自第n-1级的第一进位信号的栅电极，并且所述第二NMOS晶体管包括被输入来自第n+1级的第二进位信号的栅电极。
2.根据权利要求1所述的栅极驱动电路，其中，在所述锁存器控制电路中，
所述第一NMOS晶体管包括连接至所述QB节点的漏电极，并且
所述第二NMOS晶体管包括连接至所述Q节点的漏电极。
3.根据权利要求1所述的栅极驱动电路，其中，所述第三NMOS晶体管包括：
源电极，其连接至低压电力线，以及
漏电极，其连接至所述第一NMOS晶体管的源电极和所述第二NMOS晶体管的源电极。
4.根据权利要求1所述的栅极驱动电路，其中，所述锁存器包括在闭环反馈电路中彼此连接的第一反相器和第二反相器，
其中，所述第一反相器包括：
第四NMOS晶体管，其具有连接至所述Q节点的栅电极、连接至所述QB节点的漏电极、以及连接至低压电力线的源电极；以及
第一PMOS晶体管，其具有连接至所述Q节点的栅电极、连接至所述QB节点的漏电极、以及连接至高压电力线的源电极，并且
其中，所述第二反相器包括：
第五NMOS晶体管，其具有连接至所述QB节点的栅电极、连接至所述Q节点的漏电极、以及连接至所述低压电力线的源电极；以及
第二PMOS晶体管，其具有连接至所述QB节点的栅电极、连接至所述Q节点的漏电极、以及连接至所述高压电力线的源电极。
5.根据权利要求1所述的栅极驱动电路，其中，所述缓冲器包括：
下拉晶体管，其具有：连接至所述QB节点的栅电极；连接至低压电力线的漏电极；以及源电极，其连接至所述传输门的漏电极。
6.根据权利要求5所述的栅极驱动电路，其中所述传输门包括：
第六NMOS晶体管，所述Q节点的信号被输入至所述第六NMOS晶体管的栅电极，并且所述第六NMOS晶体管的漏电极连接至所述下拉晶体管的所述漏电极以及输出节点；以及
第三PMOS晶体管，所述QB节点的信号被输入至所述第三PMOS晶体管的栅电极，并且所述第三PMOS晶体管的漏电极连接至所述下拉晶体管的所述漏电极以及所述输出节点。
7.一种栅极驱动电路，包括：
移位寄存器，其被配置为多个级，
其中，所述多个级中的第n级包括：
锁存器控制电路，其被配置成基于第一时钟、从第n-1级接收的第一进位信号和从第n+1级接收的第二进位信号，当所述第一时钟和所述第一进位信号具有高电压时控制QB节点具有低电压，以及当所述第一时钟和所述第二进位信号具有高电压时控制Q节点具有低电压；
连接在所述Q节点与所述QB节点之间的锁存器；以及
缓冲器，其被配置成当所述Q节点具有高电压时升高要与第二时钟同步的输出电压，以及当所述QB节点具有高电压时降低所述输出电压，并且
其中，n是正整数。
8.根据权利要求7所述的栅极驱动电路，其中所述锁存器控制电路被配置成接收所述第一时钟，并且抑制由所述第一进位信号中的噪声信号和所述第二进位信号中的噪声信号中的至少之一产生的输出电压的噪声。
9.根据权利要求7所述的栅极驱动电路，其中所述锁存器控制电路被配置成与所述第一进位信号同步，并且抑制由所述第一进位信号中的噪声信号引起的所述Q节点的电压的升高。
10.根据权利要求7所述的栅极驱动电路，其中所述锁存器控制电路被配置成与所述第二进位信号同步，并且抑制由所述第二进位信号中的噪声信号引起的所述QB节点的电压的降低。
11.根据权利要求7所述的栅极驱动电路，其中，所述锁存器通过反转所述Q节点的电压和所述QB节点的电压来控制所述输出电压。
12.根据权利要求7所述的栅极驱动电路，其中，所述缓冲器包括下拉晶体管，所述下拉晶体管被配置成通过使输出节点放电来降低所述输出电压以对应于所述QB节点的电压。
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CN105609076B (zh) * 2016-01-28 2017-09-15 武汉华星光电技术有限公司 一种基于栅极驱动电路及其液晶显示器
CN105761757B (zh) * 2016-05-13 2018-05-18 京东方科技集团股份有限公司 移位寄存器单元、驱动方法、阵列基板、显示面板和装置
CN106098101B (zh) * 2016-06-06 2017-12-29 京东方科技集团股份有限公司 一种移位寄存器、栅极驱动电路及显示装置
CN105976778B (zh) * 2016-07-04 2019-01-11 深圳市华星光电技术有限公司 液晶显示面板的数据驱动系统
US10109240B2 (en) * 2016-09-09 2018-10-23 Apple Inc. Displays with multiple scanning modes
TWI616866B (zh) * 2017-09-12 2018-03-01 友達光電股份有限公司 驅動單元及驅動陣列
KR102575564B1 (ko) * 2018-03-26 2023-09-08 삼성디스플레이 주식회사 주사 구동부
CN109120868B (zh) * 2018-07-26 2020-10-27 西安理工大学 超大面阵图像传感器的自适应同步驱动系统及驱动方法
WO2021102662A1 (zh) * 2019-11-26 2021-06-03 京东方科技集团股份有限公司 触控补偿装置及触控补偿方法、触控屏
US11297275B2 (en) * 2020-02-14 2022-04-05 Innolux Corporation Electronic device
CN111477149B (zh) * 2020-04-22 2023-06-20 京东方科技集团股份有限公司 数据输出电路及数据输出方法、显示装置
CN112397008B (zh) * 2020-11-11 2022-04-26 武汉华星光电半导体显示技术有限公司 Goa电路及显示面板
KR20220069365A (ko) * 2020-11-20 2022-05-27 엘지디스플레이 주식회사 게이트 드라이버 회로 및 그를 포함하는 표시장치
CN115376457A (zh) * 2021-05-18 2022-11-22 厦门天马显示科技有限公司 配置成输出输出信号的电路及移位寄存器
KR20230021809A (ko) * 2021-08-06 2023-02-14 엘지디스플레이 주식회사 디스플레이 장치 및 디스플레이 구동 방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102460971A (zh) * 2009-06-17 2012-05-16 夏普株式会社 触发器、移位寄存器、显示驱动电路、显示装置、显示面板
CN105096853A (zh) * 2015-07-02 2015-11-25 武汉华星光电技术有限公司 一种扫描驱动电路

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2549109B2 (ja) * 1987-03-26 1996-10-30 株式会社東芝 半導体回路
US4914318A (en) * 1988-12-30 1990-04-03 Intel Corporation Latch circuit for a programmable logic device using dual n-type transistors
US5552737A (en) * 1994-07-11 1996-09-03 International Business Machines Corporation Scannable master slave latch actuated by single phase clock
US5508648A (en) * 1994-08-01 1996-04-16 Intel Corporation Differential latch circuit
GB9721082D0 (en) * 1997-10-03 1997-12-03 Cambridge Consultants Integrated circuit
US6580411B1 (en) * 1998-04-28 2003-06-17 Sharp Kabushiki Kaisha Latch circuit, shift register circuit and image display device operated with a low consumption of power
US7196699B1 (en) * 1998-04-28 2007-03-27 Sharp Kabushiki Kaisha Latch circuit, shift register circuit, logical circuit and image display device operated with a low consumption of power
US6232810B1 (en) * 1998-12-08 2001-05-15 Hitachi America, Ltd. Flip-flop
US6642763B2 (en) * 2001-12-19 2003-11-04 Intel Corporation Long setup flip-flop for improved synchronization capabilities
WO2007108177A1 (ja) * 2006-03-23 2007-09-27 Sharp Kabushiki Kaisha 表示装置およびその駆動方法
TWI515707B (zh) * 2011-04-25 2016-01-01 群創光電股份有限公司 影像顯示系統、移位暫存器與移位暫存器控制方法
CN102651187B (zh) * 2011-05-16 2014-09-24 京东方科技集团股份有限公司 移位寄存器单元电路、移位寄存器、阵列基板及液晶显示器
WO2013089071A1 (ja) * 2011-12-16 2013-06-20 シャープ株式会社 シフトレジスタ、走査信号線駆動回路、表示パネル、及び表示装置
CN102708816B (zh) * 2012-03-02 2013-06-12 京东方科技集团股份有限公司 移位寄存器、栅极驱动装置和显示装置
TWI452560B (zh) * 2012-03-26 2014-09-11 Innocom Tech Shenzhen Co Ltd 移位暫存裝置及顯示系統
TWI453718B (zh) * 2012-03-30 2014-09-21 Innocom Tech Shenzhen Co Ltd 影像顯示系統與雙向移位暫存器電路
CN103236272B (zh) * 2013-03-29 2016-03-16 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、栅极驱动装置与显示装置
KR101553658B1 (ko) 2013-05-31 2015-09-16 크루셜칩스 주식회사 클럭신호 전달장치의 잡음 저감회로
CN103345911B (zh) * 2013-06-26 2016-02-17 京东方科技集团股份有限公司 一种移位寄存器单元、栅极驱动电路及显示装置
CN104269132B (zh) * 2014-10-29 2016-08-03 京东方科技集团股份有限公司 一种移位寄存单元、显示面板和显示装置
CN104361875B (zh) * 2014-12-02 2017-01-18 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、栅极驱动电路及显示装置
KR20170072514A (ko) * 2015-12-17 2017-06-27 엘지디스플레이 주식회사 게이트 구동회로와 이를 이용한 표시장치
KR102455054B1 (ko) * 2015-12-17 2022-10-13 엘지디스플레이 주식회사 GIP(Gate In Panel) 구동회로와 이를 이용한 표시장치
CN107516485B (zh) * 2016-06-17 2021-02-12 群创光电股份有限公司 栅极驱动电路

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102460971A (zh) * 2009-06-17 2012-05-16 夏普株式会社 触发器、移位寄存器、显示驱动电路、显示装置、显示面板
CN105096853A (zh) * 2015-07-02 2015-11-25 武汉华星光电技术有限公司 一种扫描驱动电路

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Publication number Publication date
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