JP2549109B2 - 半導体回路 - Google Patents

半導体回路

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JP2549109B2 JP62072103A JP7210387A JP2549109B2 JP 2549109 B2 JP2549109 B2 JP 2549109B2 JP 62072103 A JP62072103 A JP 62072103A JP 7210387 A JP7210387 A JP 7210387A JP 2549109 B2 JP2549109 B2 JP 2549109B2
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Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は半導体回路に関し、特に２つの出力安定状
態を有する半導体回路に関する。
（従来の技術） ２つの出力安定状態を有する半導体回路としては種々
の構成のものが知られているが、その一つとして例えば
第６図に示すような回路がある。この回路は、２個のイ
ンバータI1、I2により構成されるラッチ部と、各ゲート
にセット信号およびリセット信号がそれぞれ供給される
Ｎ型MOSトランジスタQ1およびQ2とを備えたＲ−Ｓフリ
ップフロップ回路である。
第７図にこのフリップフロップ回路の動作特性を示
す。この図において、曲線L1はＱ出力端子の電位を入力
とし出力端子の電位を出力と見た場合のインバータI1
の入出力特性であり、曲線L2はＱ出力端子の電位を入力
とし出力端子の電位を出力と見た場合のインバータI2
の入出力特性である。これらの曲線L1とL2との交点ａ、
ｂおよびｃがそれぞれこのフリップフロップ回路の安定
点となる。交点ａは出力端子が論理“0"レベル（0V）
でＱ出力端子が“1"レベル（電源電圧VCC）となる状態
であり、交点Ｃは出力端子が論理“1"レベル（VCC）
でＱ出力端子が“0"レベル（0V）となる状態であるが、
交点は出力端子、Ｑ出力端子共に論理的に不定の状態
である。この交点ｂの電圧値は、フリップフロップ回路
のしきい値電圧（例えば、VCC/2）の値と等しい。この
ように、フリップフロップ回路においては、論理的に不
定の状態が安定点（交点ｂ）として存在する。
したがって、リセット信号が“0"レベルの状態で第８
図（Ａ）に示すような１“1"レベルのセット信号がトラ
ンジスタQ1のゲートに供給される場合には、第８図
（Ｂ）に示すようにＱ出力端子の電位は“1"レベルとな
るが、ノイズ等の影響で第８図（Ｃ）および（Ｅ）に示
すような“1"レベルにまで達しない電位がトランジスタ
Q1のゲートに供給された場合には、Ｑ出力端子の電位は
それぞれ第８図（Ｄ）および（Ｆ）に示すような論理的
に不定の状態になることがある。
すなわち、第６図のフリップフロップのＱ出力が論理
“0"（0V）に安定している状態で、論理“1"のセット信
号が入力されると、トランジスタQ1がオンし、その時に
論理“1"（VCC）になっているインバータI1の入力（
出力）が論理“0"方向に引き下げられ始める。これによ
り、インバータI1の入力（出力）が、このフリップフ
ロップのしきい値電圧（VCC/2）よりも低くなると、フ
リップフロップ回路の安定状態が反転され、Ｑ出力が論
理“1"（VCC）、出力が論理“0"（0V）となる。しか
し、もし入力される論理“1"のセット信号の電圧値が十
分ではなく、トランジスタQ1の電流駆動能力ではインバ
ータI1の入力（出力）をフリップフロップのしきい値
電圧であるVCC/2よりも低い値にまで引き下げられなか
った場合には、インバータI1の出力（Ｑ出力）はVCC/2
に安定してしまうことがある。
つまり、第７図に示すフリップフロップの入出力特性
において、交点ｃから交点ａまでへの遷移（論理反転）
が引き起こされず、フリップフロップ回路のＱ出力は、
電圧上昇の途中で交点ｂにとどまってしまうことがあ
る。その理由は、交点ｂはフリップフロップの安定点の
１つとして存在しているからである。
フリップフロップ回路の後段に接続されている回路の
しきい値電圧がVCC/2の場合には、フリップフロップ回
路のＱ出力が交点ｂ（VCC/2）になったときに、その後
段の回路の出力の論理が反転されてしまい、それがノイ
ズとして外部に出力されることになる。
このように、ノイズ等の影響によりＱ出力端子の電位
が論理的に不定の状態になってしまった場合には、フリ
ップフロップの後段に設けられる回路の期待しない変動
が生じてこの回路の誤動作を招くことがある。
同様の問題が、Ｑ出力端子が論理１から論理０に変化
する場合においても発生する。
すなわち、第６図のフリップフロップのＱ出力が論理
“1"（VCC）に安定している状態で、論理“1"のリセッ
ト信号が入力されると、トランジスタQ2がオンし、その
時に論理“1"（VCC）になっているインバータI2の入力
（Ｑ出力）が論理０方向に引き下げられ始める。これに
より、インバータI2の入力（Ｑ出力）がVCC/2よりも低
くなると、フリップフロップ回路の安定状態が反転さ
れ、出力が論理“1"（VCC）、Ｑ出力が論理“0"（0
V）となる。
しかし、もし入力される論理“1"のリセット信号の電
圧値が十分ではなく、トランジスタQ2の電流駆動能力で
はインバーI2の入力（Ｑ出力）をフリップフロップの回
路しきい値電圧であるVCC/2よりも低い値にまで引き下
げられなかった場合には、インバータI1の出力（Ｑ出
力）はVCC/2に安定してしまうことがある。
つまり、第７図に示すフリップフロップの入出力特性
において、交点ａから交点ｃにまでへの遷移（論理反
転）が引き起こされず、フリップフロップ回路のＱ出力
は、電圧低下の途中で交点ｂにとどまってしまうことが
ある。その理由は、前述したように、交点ｂはフリップ
フロップの安定点の１つとして存在しているからであ
る。
フリップフロップ回路の後段に接続されている回路の
しきい値電圧がVCC/2の場合には、フリップフロップ回
路のＱ出力が交点ｂ（VCC/2）になったときに、その後
段の回路の出力の論理が反転されてしまい、それがノイ
ズとして外部に出力されることになる。
また、仮にフリップフロップ回路の後段に通常の構成
のシュミットトリガ回路を接続したとしても、フリップ
フロップのＱ出力がVCC/2に安定してしまった時に発生
する前述の問題を解消することはできない。
すなわち、シュミットトリガ回路はヒステリシス特性
を有することが知られているが、通常、半導体回路にお
いては、シュミットトリガ回路をフリップフロップの後
段に接続した場合には、そのシュミットトリガ回路は、
フリップフロップを構成するトランジスタと同一特性の
トランジスタを用いて構成されるのが普通であり、この
場合には、シュミットトリガ回路の立上がり時のしきい
値電圧は例えばVCC/2＋0.3V程度となるが、立下がり時
のしきい値電圧はVCC/2となる。
この場合、フリップフロップのＱ出力が論理“1"（VC
C）からVCC/2に遷移すると、シュミットトリガ回路の出
力も誤って反転してしまい、誤動作が生じることにな
る。
（発明が解決しようとする問題点） この発明は上記のような点に鑑みなされたもので、従
来では、たとえフリップフロップの後段にシュミットト
リガ回路を接続したとしても、ノイズ等の影響でフリッ
プフロップの出力が論理的に不定の状態に安定してしま
うと、これによってシュミットトリガ回路の出力の論理
が反転されることがあった点を改善し、ノイズ等の影響
を受けても次段に設けられる回路にはその影響を伝達す
ることがないようにフリップフロップとシュミットトリ
ガ回路のしきい値電圧関係を設定し、信頼性の高い半導
体回路を提供することを目的とする。
［発明の構成］ （問題点を解決するための手段） この発明による半導体回路にあっては、第１の値の回
路しきい値電圧を有し、その第１の値の回路しきい値電
圧と実質的に同一値で、且つ論理的に不定の安定点を持
つ双安定回路と、この双安定回路の出力端子に入力端子
が接続され、前記第１の値よりも低い第２の回路しきい
値電圧および前記第１の値よりも高い第３の回路しきい
値電圧を有し、前記双安定回路からの出力電位に応じた
電位を出力するシュミットトリガ回路とを具備し、前記
シュミットトリガ回路は、前記シュミットトリガ回路の
回路しきい値電圧が前記双安定回路からの出力電位の立
下がり時には前記第２の回路しきい値電圧、前記双安定
回路からの出力電位の立上がり時には前記第３の回路し
きい値電圧に設定されるように構成されていることを特
徴とする。
したがって、ノイズ等の影響で前記双安定回路の出力
が論理“1"レベルから下降して、その“1"レベルと“0"
レベルとの間の論理的に不定の状態すなわちこの双安定
回路のしきい値電圧に安定される場合、および双安定回
路の出力が論理“0"レベルから上昇して、その双安定回
路のしきい値電圧に安定される場合のどちらにおいて
も、前記シュミットトリガ回路の出力はその電位には影
響されずに前の出力状態を保持するので信頼性の高い出
力を得ることが可能となる。
（実施例） 以下、図面を参照してこの発明の実施例を説明する。
第１図にこの発明の一実施例に係わる半導体回路を示
す。この回路は、インバータI1とI2により構成されるラ
ッチ部と、このラッチ部をセットまたはリセットするた
めのＮ型MOSトランジスタQ1およびQ2とによってＲ−Ｓ
フリップフロップ回路を構成している点は第６図の従来
の回路と同様であるが、そのフリップフロップ回路のＱ
出力端子にシュミットトリガ回路を設けて、このシュミ
ットトリガ回路からの出力電位Voutを出力信号として取
出す構成である。
この場合、フリップフロップ回路の回路しきい値電圧
Vth1と、シュミットトリガ回路の入力信号が立下がる際
のしきい値電圧Vth2と、その立上りにおけるしきい値電
圧Vth3との関係は、 Vth2＜Vth1＜Vth3 となるように設定する。
このシュミットトリガ回路は、電源電位Vcc端子と接
地電位Vss端子との間にＰ型MOSトランジスタQ11と、Ｎ
型MOSトランジスタQ12およびQ13を直列接続し、これら
のトランジスタQ11、Q12およびQ13の各ゲートをＱ出力
端子に共通接続すると共に、トランジスタQ11、Q12の接
続点をインバータI3を介して出力端子Voutに接続し、さ
らにトランジスタQ12のドレインおよびソースに別のＮ
型MOSトランジスタQ14のドレインおよびソースをそれぞ
れ相互接続して、このトランジスタQ14のゲートをイン
バータI3の出力によって制御することによりヒステリシ
ス特性を得る構成である。
次に、第２図を参照してこの半導体回路の動作を説明
する。
リセット信号が“0"レベルの状態で第２図（Ａ）に示
すような“1"レベルのセット信号がトランジスタQ1のゲ
ートに供給される場合には、Ｑ出力端子の電位が“1"レ
ベルとなるので、シュミットトリガ回路の出力電位Vout
は第２図（Ｂ）のように“1"レベルとなる。また、第２
図（Ｃ）および（Ｅ）のようにセット信号の電位が“1"
レベルにまで達しない場合には、その期間において端子
Ｑの電位は前述したように論理的に不定の状態になるこ
とがある。この時のＱ出力端子の電位は、フリップフロ
ップ回路のしきい値電圧Vth1にほぼ等しい。このしきい
値電圧Vth1は、入力の立上りにおけるシュミットトリガ
回路のしきい値電圧Vth3よりも低いため、シュミットト
リガ回路はＱ出力端子の電位が不定状態の際にはその電
位による影響を受けずに前の出力電位を保持した状態、
すなわち第２図（Ｄ）および（Ｆ）に示すように“0"レ
ベルが維持される。
また、セット信号が“0"レベルの状態で“1"レベルに
まで達しない信号がリセット信号として供給された場合
には、Ｑ出力端子の電位は“1"レベルから低下してフリ
ップフロップ回路のしきい値電圧Vth1に止まることがあ
るが、入力の立下がりにおけるシュミットトリガ回路の
しきい値電圧Vth2はVth1よりも低く設定されているの
で、シュミットトリガ回路はその不定状態の電位に影響
されることなく前の出力状態を維持する。
したがって、この半導体回路にあっては、セット入力
端子となるトランジスタQ1のゲート、またはリセット入
力端子となるトランジスタQ2のゲートのフリップフロッ
プ回路を不定状態にするようなノイズが入力されても、
そのノイズに影響されてシュミットトリガ回路の出力電
位が変化されることはない。
第３図および第４図はそれぞれこの発明の他の実施例
に係わる半導体回路を示すもので、第３図の回路は２個
のノアゲート11および12でＲ−Ｓフリップフロップ回路
を構成した例であり、第４図は２個のナンドゲート13お
よび14でＲ−Ｓフリップフロップ回路を構成した例であ
る。これらの半導体回路にあっても、フリップフロップ
回路の回路しきい値電圧Vth1と、シュミットトリガ回路
の入力の立下がりにおけるしきい値電圧Vth2と、その立
上がりにおけるしきい値電圧Vth3とを、 Vth2＜Vth1＜Vth3 の関係に設定すれば、第１図の回路と同様の効果が得ら
れる。
第５図はシュミットトリガ回路の他の例を示すもので
ある。このシュミットトリガ回路は、電源電位Vcc端子
と出力端子T2との間にＰ型MOSトランジスタQ22を負荷と
して挿入すると共に、各々のゲートが入力端子T1に共通
接続されるＮ型MOSトランジスタQ23およびQ24を出力端
子T2と接地電位Vss端子との間に直列接続し、出力端子T
2の電位によって導通制御されるＮ型MOSトランジスタQ2
5によってその直列接続点の電位を変化させてヒステリ
シス特性を得る構成である。
このような構成のシュミットトリガ回路を用いても、
前述したようなしきい値電圧の関係を満たすならば同様
の効果を得ることができる。
尚、上記実施例ではＲ−Ｓフリップフロップ回路を用
いた場合のみ説明したが、本発明はＪ−Ｋフリップフロ
ップや、Ｔフリップフロップ等の回路にも適用すること
ができる。
［発明の効果］ 以上のようにこの発明によれば、シュミットトリガ回
路の立下がり時のしきい値電圧をフリップフロップのし
きい値電圧よりも低く設定し、またシュミットトリガ回
路の立上り時のしきい値電圧をフリップフロップのしき
い値電圧よりも高く設定したので、フリップフロップ回
路の出力がその立上がりおよび立下がりのどちらかにお
いて論理的に不定になる場合でも、その不定状態には影
響されず前の出力状態を保持できるので、ノイズの影響
を除去し次段の回路の誤動作を防ぐことができるように
なり、信頼性の高い半導体回路が得られる。
【図面の簡単な説明】
第１図はこの発明の一実施例に係わる半導体回路を説明
する回路図、第２図は第１図の半導体回路の動作を説明
する図、第３図および第４図はそれぞれこの発明の他の
実施例に係わる半導体回路を説明する回路図、第５図は
前記半導体回路に設けられるシュミットトリガ回路の他
の例を説明する回路図、第６図は従来の半導体回路を説
明する回路図、第７図および第８図はそれぞれ第６図に
示した半導体回路の動作を説明するための図である。 I1〜I3……インバータ、Q1,Q2,Q12〜Q14……Ｎ型MOSト
ランジスタ、Q11……Ｐ型MOSトランジスタ。

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】第１の値の回路しきい値電圧を有し、その
    第１の値の回路しきい値電圧と実質的に同一値で、且つ
    論理的に不定の安定点を持つ双安定回路と、 この双安定回路の出力端子に入力端子が接続され、前記
    第１の値よりも低い第２の回路しきい値電圧および前記
    第１の値よりも高い第３の回路しきい値電圧を有し、前
    記双安定回路からの出力電位に応じた電位を出力するシ
    ュミットトリガ回路とを具備し、 前記シュミットトリガ回路は、前記シュミットトリガ回
    路の回路しきい値電圧が前記双安定回路からの出力電位
    の立下がり時には前記第２の回路しきい値電圧、前記双
    安定回路からの出力電位の立上がり時には前記第３の回
    路しきい値電圧に設定されるように構成されていること
    を特徴とする半導体回路。
  2. 【請求項２】前記双安定回路はセット入力端子とリセッ
    ト入力端子とを有するＲ−Ｓフリップフロップ回路であ
    る特許請求の範囲第１項記載の半導体回路。
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