JPH0793557B2 - 半導体回路 - Google Patents
半導体回路Info
- Publication number
- JPH0793557B2 JPH0793557B2 JP63291332A JP29133288A JPH0793557B2 JP H0793557 B2 JPH0793557 B2 JP H0793557B2 JP 63291332 A JP63291332 A JP 63291332A JP 29133288 A JP29133288 A JP 29133288A JP H0793557 B2 JPH0793557 B2 JP H0793557B2
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- JP
- Japan
- Prior art keywords
- circuit
- input
- signal
- output
- output terminal
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- Manipulation Of Pulses (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体回路に係り、特に外部入力信号を受けそ
の後の内部動作を決定づける初段回路に関する。
の後の内部動作を決定づける初段回路に関する。
従来、この種の初段回路は、第３図に示すように互に相
補なMOSトランジスタ1,2からなるCMOSインバータにより
構成されていた。第４図に示すように、本回路は、入力
端子３の外部入力信号φINの変化に対して、出力端子４
において逆相の出力信号φOUTが発生する。
補なMOSトランジスタ1,2からなるCMOSインバータにより
構成されていた。第４図に示すように、本回路は、入力
端子３の外部入力信号φINの変化に対して、出力端子４
において逆相の出力信号φOUTが発生する。
前述した従来の初段回路は、単一のCMOSインバータとな
っているので、回路的には極めて単純構成であるが、実
際上、次のような問題がある。
っているので、回路的には極めて単純構成であるが、実
際上、次のような問題がある。
ここでは、入力信号φINが低（Low）レベルから高（Hig
h）レベルへ変化する場合について述べる。
h）レベルへ変化する場合について述べる。
まず、入力信号φINが時刻t0にLowからHighに変化し、
それに伴って出力信号φOUTがHighからLowへ変化する。
ところがこのとき入力信号φINの変化がトリガーとなっ
て、内部動作が起こり、そのとき電源−グランド間に電
流が流れるため、デバイス内部のグランド（GND）５の
電位が時刻t1から浮き上がり始める。上記内部動作と浮
き上がり現象を詳しく説明する。初段回路の出力端子４
の信号の変化にともない、後続する（図示していない）
多くの論理回路の論理レベルが、当然低レベルから高レ
ベルまたはこの逆に変位することになる。一般にこのよ
うな論理回路に流れる電源電流は、この変位する時にピ
ーク値を有することが知られている。特に出力段の論理
回路では、このピーク値の電流が大きい。多くの論理回
路がこのような変位動作をする期間は、大部分時刻t1か
らt2までの間である。このような大電流の流れる期間
は、グランド（GND）を低電位とみなすことができず、
各グランド間等に等価的に抵抗を介在させた回路として
考えなければならない。
それに伴って出力信号φOUTがHighからLowへ変化する。
ところがこのとき入力信号φINの変化がトリガーとなっ
て、内部動作が起こり、そのとき電源−グランド間に電
流が流れるため、デバイス内部のグランド（GND）５の
電位が時刻t1から浮き上がり始める。上記内部動作と浮
き上がり現象を詳しく説明する。初段回路の出力端子４
の信号の変化にともない、後続する（図示していない）
多くの論理回路の論理レベルが、当然低レベルから高レ
ベルまたはこの逆に変位することになる。一般にこのよ
うな論理回路に流れる電源電流は、この変位する時にピ
ーク値を有することが知られている。特に出力段の論理
回路では、このピーク値の電流が大きい。多くの論理回
路がこのような変位動作をする期間は、大部分時刻t1か
らt2までの間である。このような大電流の流れる期間
は、グランド（GND）を低電位とみなすことができず、
各グランド間等に等価的に抵抗を介在させた回路として
考えなければならない。
この大電流の流れる期間に、この等価的抵抗に流れて生
じる電位差分のうちには、トランジスタ２のグランド５
の電位を上昇させてしまうものがあり、これを「浮き上
がり」と称している。この場合に、問題となる誤動作を
引き起こす現象が以下に説明するように、時刻t2からt4
までの期間に生じる。
じる電位差分のうちには、トランジスタ２のグランド５
の電位を上昇させてしまうものがあり、これを「浮き上
がり」と称している。この場合に、問題となる誤動作を
引き起こす現象が以下に説明するように、時刻t2からt4
までの期間に生じる。
MOSデバイスの入力信号φINレベルは、ほとんどがTTLレ
ベル仕様であり、VIHmin（入力Highレベル最小値）＝2.
4V,VILmax（入力Lowレベル最大値）＝0.8Vであるため、
グランド電位の浮き上がりレベルが一定の臨界レベル
（初段CMOSインバータはレシオ回路になっているので構
成要素であるＰチャネル型MOSトランジスタとＮチャネ
ル型MOSトランジスタとのしきい値電圧VTやトランジス
タサイズ等によって規定される）を超えると、入力信号
HighレベルがLowレベルに誤判定され、出力信号がLowか
らHighに反転する（時刻t2）。その後、電源−グランド
間を流れる電流がおさまり、デバイス内部のグランド電
位が正しいグランドレベルに戻ると（時刻t3）、初段イ
ンバータの判定は再び正しい判定を回復する（時刻
t4）。以上を詳細に説明する。入力信号ΦINは、上記TT
L（トランジスタ・トランジスタ・ロジック）レベル仕
様の出力信号である。この出力信号のうち最も悪い状態
では、Lowレベルが0.8V,Highレベルが2.4Vである。仮り
に電源電位を5.0Vとすると、入力信号ΦINがHighレベル
の2.4Vの場合には、トランジスタ１はゲート・ソース間
電圧VGS（＝−2.6V）のバイアスがかかっており、通常
のしきい値電圧が0.6V程度であるので、このトランジス
タ１は導通（ON）状態である。トランジスタ２も、当然
VGS＝2.4Vであるため、ON状態となっている。即ち、入
力信号ΦINがHighレベルの際には、トランジスタ1,2もO
N状態となっているが、それぞれのトランジスタ1.2のチ
ャネルのON抵抗比で、出力ΦOUTが十分Lowレベルになる
ように、あらかじめデバイス設計されている。これが、
上記レシオ回路である。従って、時刻t1乃至t3の期間で
グランド５の電位が浮いた場合、トランジスタ２のゲー
ト・ソース間電圧VGSが小さくなって（トランジスタ１
のVGSは大きくなり）、トランジスタ２のチャネルのON
抵抗が大きくなるため、出力信号ΦOUTは、安定したLow
レベルから上昇してしまい、もはやLowレベルを維持で
きなくなる。
ベル仕様であり、VIHmin（入力Highレベル最小値）＝2.
4V,VILmax（入力Lowレベル最大値）＝0.8Vであるため、
グランド電位の浮き上がりレベルが一定の臨界レベル
（初段CMOSインバータはレシオ回路になっているので構
成要素であるＰチャネル型MOSトランジスタとＮチャネ
ル型MOSトランジスタとのしきい値電圧VTやトランジス
タサイズ等によって規定される）を超えると、入力信号
HighレベルがLowレベルに誤判定され、出力信号がLowか
らHighに反転する（時刻t2）。その後、電源−グランド
間を流れる電流がおさまり、デバイス内部のグランド電
位が正しいグランドレベルに戻ると（時刻t3）、初段イ
ンバータの判定は再び正しい判定を回復する（時刻
t4）。以上を詳細に説明する。入力信号ΦINは、上記TT
L（トランジスタ・トランジスタ・ロジック）レベル仕
様の出力信号である。この出力信号のうち最も悪い状態
では、Lowレベルが0.8V,Highレベルが2.4Vである。仮り
に電源電位を5.0Vとすると、入力信号ΦINがHighレベル
の2.4Vの場合には、トランジスタ１はゲート・ソース間
電圧VGS（＝−2.6V）のバイアスがかかっており、通常
のしきい値電圧が0.6V程度であるので、このトランジス
タ１は導通（ON）状態である。トランジスタ２も、当然
VGS＝2.4Vであるため、ON状態となっている。即ち、入
力信号ΦINがHighレベルの際には、トランジスタ1,2もO
N状態となっているが、それぞれのトランジスタ1.2のチ
ャネルのON抵抗比で、出力ΦOUTが十分Lowレベルになる
ように、あらかじめデバイス設計されている。これが、
上記レシオ回路である。従って、時刻t1乃至t3の期間で
グランド５の電位が浮いた場合、トランジスタ２のゲー
ト・ソース間電圧VGSが小さくなって（トランジスタ１
のVGSは大きくなり）、トランジスタ２のチャネルのON
抵抗が大きくなるため、出力信号ΦOUTは、安定したLow
レベルから上昇してしまい、もはやLowレベルを維持で
きなくなる。
以上のように、初段回路が反転するような現象が発生す
ると、アクセス遅れや誤動作等の原因となり、重大な欠
点である。
ると、アクセス遅れや誤動作等の原因となり、重大な欠
点である。
本発明の目的は、前記欠点を解決し、入力信号が変化し
たとき、一時的に初段回路を不活性にすることにより、
デバイス内部のノイズで電源・グランド電位が変動して
も、初段のHigh−Low判定が反転することなく、正常に
動作するようにした半導体回路を提供することにある。
たとき、一時的に初段回路を不活性にすることにより、
デバイス内部のノイズで電源・グランド電位が変動して
も、初段のHigh−Low判定が反転することなく、正常に
動作するようにした半導体回路を提供することにある。
本発明の構成は、外部入力信号が印加される入力端子を
有し、前記入力端子に印加された信号を逆相にして、こ
の逆相の信号を出力信号に出力する初段回路を、電源と
グランドとの間に備え、前記初段回路が相補なる第1,第
２の電解効果トランジスタからなるレシオ回路となって
いる半導体回路において、前記出力端子が入力として接
続されており、かつ前記出力端子の出力の電位変動でワ
ンショット・パルス信号が発生する回路手段を設け、前
記回路手段のワンショット・パルス信号をゲート入力と
し、このパルス信号のパルス接続期間に前記出力端子の
出力レベルを維持するように、前記初段回路への電源供
給を断つ第３の電界効果トランジスタを設け、前記第３
の電界効果トランジスタのソース・ドレインが、前記電
源と前記グランドとの間で、前記初段回路と直列に接続
されていることを特徴とする。
有し、前記入力端子に印加された信号を逆相にして、こ
の逆相の信号を出力信号に出力する初段回路を、電源と
グランドとの間に備え、前記初段回路が相補なる第1,第
２の電解効果トランジスタからなるレシオ回路となって
いる半導体回路において、前記出力端子が入力として接
続されており、かつ前記出力端子の出力の電位変動でワ
ンショット・パルス信号が発生する回路手段を設け、前
記回路手段のワンショット・パルス信号をゲート入力と
し、このパルス信号のパルス接続期間に前記出力端子の
出力レベルを維持するように、前記初段回路への電源供
給を断つ第３の電界効果トランジスタを設け、前記第３
の電界効果トランジスタのソース・ドレインが、前記電
源と前記グランドとの間で、前記初段回路と直列に接続
されていることを特徴とする。
次に図面を参照しながら本発明を説明する。
第１図は本発明の一実施例の半導体回路を示す回路ブロ
ック図である。第１図において、本実施例の半導体回路
は、互いに相補なＰチャネル型MOSトランジスタ1,Nチャ
ネル型MOSトランジスタ２と、入力端子3,出力端子４
と、Ｐチャネル型MOSトランジスタ６と、NOR回路７と、
三段のインバータ8,9,10からなる遅延回路とを含み、構
成される。ここで、トランジスタ1,2のゲートは共通接
続されて入力端子３に接続し、トランジスタ1,2の直列
接続回路の共通接続点を出力端子４に接続し、三段のイ
ンバータ8,9,10とこの出力を入力とするNORゲート７と
でワンショット・パルス信号を発生する回路を構成し、
NORゲート７の他方の入力とインバータ10の入力とに出
力端子４を入力として接続し、制御手段としてトランジ
スタ６を設け、このゲートをNORゲート７の出力に接続
し、そのソース・ドレインをトランジスタ1,2の直列接
続回路と直列に接続している。
ック図である。第１図において、本実施例の半導体回路
は、互いに相補なＰチャネル型MOSトランジスタ1,Nチャ
ネル型MOSトランジスタ２と、入力端子3,出力端子４
と、Ｐチャネル型MOSトランジスタ６と、NOR回路７と、
三段のインバータ8,9,10からなる遅延回路とを含み、構
成される。ここで、トランジスタ1,2のゲートは共通接
続されて入力端子３に接続し、トランジスタ1,2の直列
接続回路の共通接続点を出力端子４に接続し、三段のイ
ンバータ8,9,10とこの出力を入力とするNORゲート７と
でワンショット・パルス信号を発生する回路を構成し、
NORゲート７の他方の入力とインバータ10の入力とに出
力端子４を入力として接続し、制御手段としてトランジ
スタ６を設け、このゲートをNORゲート７の出力に接続
し、そのソース・ドレインをトランジスタ1,2の直列接
続回路と直列に接続している。
第２図は第１図の動作を示す波形図である。本実施例で
は、入力端子３の入力信号φINがLowレベルからHighレ
ベルに変化したときに、その後の内部動作によってデバ
イス内部のグランド５の電位が浮き上がる場合について
述べる。
は、入力端子３の入力信号φINがLowレベルからHighレ
ベルに変化したときに、その後の内部動作によってデバ
イス内部のグランド５の電位が浮き上がる場合について
述べる。
まず、時刻t0に入力信号φINがLowからHighへ変化し、
それに伴い出力端子４の出力信号φOUTがHighからLowへ
と変化すると、これに合わせてNOR回路７の出力節点11
がHighレベルになり、Ｐチャネル型トランジスタ６を非
導通（OFF）状態にする。内部動作によるノイズによ
り、その後時刻t1にデバイス内部のグランド（GND）電
位が浮き上がり、Ｎチャネル型トランジスタ２がOFF状
態に近くなる状態になっても、トランジスタ６により電
源からの電流の供給が断たれているので、トランジスタ
１のON抵抗によるバイアスが出力端子４に印加されるこ
とはなく、これがため、このバイアスされていない分だ
け低電位となり、初段回路のインバータ出力は、後続の
論理回路が誤動作するように変化することはない。節点
11の波形は、インバータ8,9,10の遅延時間によって決定
されるパルス接続時間まで続き、この時間内に内部ノイ
ズがおさまる。時刻t3にグランド（GND）が正しいレベ
ルに戻った後、遅延回路となるインバータ8,9,10を通し
て、出力節点12がLowからHighになり、節点11をLowレベ
ルに戻して、トランジスタ６を導通（ON）状態に回復す
る。尚、この実施例は、入力信号ΦINがLowからHighレ
ベルに変化する時に、ワンショット・パルス信号が発生
するように構成された一実施例である。
それに伴い出力端子４の出力信号φOUTがHighからLowへ
と変化すると、これに合わせてNOR回路７の出力節点11
がHighレベルになり、Ｐチャネル型トランジスタ６を非
導通（OFF）状態にする。内部動作によるノイズによ
り、その後時刻t1にデバイス内部のグランド（GND）電
位が浮き上がり、Ｎチャネル型トランジスタ２がOFF状
態に近くなる状態になっても、トランジスタ６により電
源からの電流の供給が断たれているので、トランジスタ
１のON抵抗によるバイアスが出力端子４に印加されるこ
とはなく、これがため、このバイアスされていない分だ
け低電位となり、初段回路のインバータ出力は、後続の
論理回路が誤動作するように変化することはない。節点
11の波形は、インバータ8,9,10の遅延時間によって決定
されるパルス接続時間まで続き、この時間内に内部ノイ
ズがおさまる。時刻t3にグランド（GND）が正しいレベ
ルに戻った後、遅延回路となるインバータ8,9,10を通し
て、出力節点12がLowからHighになり、節点11をLowレベ
ルに戻して、トランジスタ６を導通（ON）状態に回復す
る。尚、この実施例は、入力信号ΦINがLowからHighレ
ベルに変化する時に、ワンショット・パルス信号が発生
するように構成された一実施例である。
以上説明したように、本発明は、外部入力信号により電
位変動を起こす節点の変位変動を検知し、ワンショット
・パルス信号を発生する回路と、そのワンショット・パ
ルス信号により外部入力信号を受ける初段回路を不活性
にする回路とを有することにより、入力信号が特にTTL
レベル入力（VIH/VIL＝2.4V/0.8V）で入力された場合
に、内部ノイズによりデバイス内部の電源・グランド電
位が変動して初段入力レベル判定を誤るという現象を防
ぐことができる効果がある。
位変動を起こす節点の変位変動を検知し、ワンショット
・パルス信号を発生する回路と、そのワンショット・パ
ルス信号により外部入力信号を受ける初段回路を不活性
にする回路とを有することにより、入力信号が特にTTL
レベル入力（VIH/VIL＝2.4V/0.8V）で入力された場合
に、内部ノイズによりデバイス内部の電源・グランド電
位が変動して初段入力レベル判定を誤るという現象を防
ぐことができる効果がある。
第１図は本発明の一実施例の半導体回路を示す回路ブロ
ック図、第２図は第１図の動作を表す内部波形図、第３
図は従来の半導体回路を示す回路図、第４図は第３図の
内部動作波形図である。 1,2,6……MOSトランジスタ、３……入力端子、４……出
力端子、５……グランド、７……NOR回路、8,9,10……
インバータ。
ック図、第２図は第１図の動作を表す内部波形図、第３
図は従来の半導体回路を示す回路図、第４図は第３図の
内部動作波形図である。 1,2,6……MOSトランジスタ、３……入力端子、４……出
力端子、５……グランド、７……NOR回路、8,9,10……
インバータ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/0948 8839−5Ｊ Ｈ０３Ｋ 19/094 Ｂ
Claims (1)
- 【請求項１】外部入力信号が印加される入力端子を有
し、前記入力端子に印加された信号を逆相にして、この
逆相の信号を出力端子に出力する初段回路を、電源とグ
ランドとの間に備え、前記初段回路が相補なる第1,第２
の電解効果トランジスタからなるレシオ回路となってい
る半導体回路において、前記出力端子が入力として接続
されており、かつ前記出力端子の出力の電位変動でワン
ショット・パルス信号が発生する回路手段を設け、前記
回路手段のワンショット・パルス信号をゲート入力と
し、このパルス信号のパルス接続期間に前記出力端子の
出力レベルを維持するように、前記初段回路への電源供
給を断つ第３の電解効果トランジスタを設け、前記第３
の電解効果トランジスタのソース・ドレインが、前記電
源と前記クランドとの間で、前記初段回路と直列に接続
されていることを特徴とする半導体回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63291332A JPH0793557B2 (ja) | 1988-11-17 | 1988-11-17 | 半導体回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63291332A JPH0793557B2 (ja) | 1988-11-17 | 1988-11-17 | 半導体回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02135915A JPH02135915A (ja) | 1990-05-24 |
| JPH0793557B2 true JPH0793557B2 (ja) | 1995-10-09 |
Family
ID=17767545
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63291332A Expired - Lifetime JPH0793557B2 (ja) | 1988-11-17 | 1988-11-17 | 半導体回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0793557B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE59205707D1 (de) * | 1992-09-18 | 1996-04-18 | Siemens Ag | Integrierte Pufferschaltung |
| JP3730381B2 (ja) * | 1997-10-21 | 2006-01-05 | 株式会社東芝 | 半導体記憶装置 |
| JP5262531B2 (ja) * | 2008-09-30 | 2013-08-14 | ヤマハ株式会社 | レベルシフト回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56109040A (en) * | 1980-02-04 | 1981-08-29 | Nippon Telegr & Teleph Corp <Ntt> | Level conversion circuit |
| US4656373A (en) * | 1984-11-26 | 1987-04-07 | Rca Corporation | High-speed voltage level shift circuit |
-
1988
- 1988-11-17 JP JP63291332A patent/JPH0793557B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02135915A (ja) | 1990-05-24 |
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