JPH02135915A - 半導体回路 - Google Patents
半導体回路Info
- Publication number
- JPH02135915A JPH02135915A JP63291332A JP29133288A JPH02135915A JP H02135915 A JPH02135915 A JP H02135915A JP 63291332 A JP63291332 A JP 63291332A JP 29133288 A JP29133288 A JP 29133288A JP H02135915 A JPH02135915 A JP H02135915A
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- JP
- Japan
- Prior art keywords
- circuit
- input signal
- signal
- potential
- external input
- Prior art date
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- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 11
- 230000000415 inactivating effect Effects 0.000 claims 1
- 230000007257 malfunction Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 6
- 230000000295 complement effect Effects 0.000 description 2
- 230000001934 delay Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Dram (AREA)
- Static Random-Access Memory (AREA)
- Manipulation Of Pulses (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体回路に係シ、特に外部入力信号を受けそ
の後の内部動作を決定づける初段回路に関する。
の後の内部動作を決定づける初段回路に関する。
従来、この種の初段回路は、第３図に示すような互に相
補なＭＯＳ）ランジスタ１．２からなるＣＭＯＳインバ
ータにより構成されていた。第４図に示すように、本回
路は、入力端子３の外部入力信号φＩＮの変化に対して
、出力端子４において逆相の出力信号φ。ＵＴが発生す
る。
補なＭＯＳ）ランジスタ１．２からなるＣＭＯＳインバ
ータにより構成されていた。第４図に示すように、本回
路は、入力端子３の外部入力信号φＩＮの変化に対して
、出力端子４において逆相の出力信号φ。ＵＴが発生す
る。
前述した従来の初段回路は、単一のＣＭＯＳインバータ
となっているので、回路的には極めて単純構成であるが
、実際上、次のような問題がある。
となっているので、回路的には極めて単純構成であるが
、実際上、次のような問題がある。
ここでは、入力信号φＩＮが高（Ｌ ｏ ｗ ）レベル
から高（Ｈｉｇｈ）レベルへ変化する場合について述べ
る。
から高（Ｈｉｇｈ）レベルへ変化する場合について述べ
る。
まず、入力信号φ１Ｎが時刻ｔｏにＬｏｗからＨｉｇｈ
に変化し、それに伴って出力信号φ。ＵＴがＨｉｇｈか
らＬｏｗへ変化する。ところがこのとき入力信号φ１Ｎ
の変化がトリガーとなって、内部動作が起こシ、そのと
き電源−グランド間に電流が流れるため、デバイス内部
のグランド（ＧＮＤ）５の電位が時刻１１から浮き上が
シ始める。
に変化し、それに伴って出力信号φ。ＵＴがＨｉｇｈか
らＬｏｗへ変化する。ところがこのとき入力信号φ１Ｎ
の変化がトリガーとなって、内部動作が起こシ、そのと
き電源−グランド間に電流が流れるため、デバイス内部
のグランド（ＧＮＤ）５の電位が時刻１１から浮き上が
シ始める。
ＭＯＳデバイスの入力信号φ１Ｎレベルは、はとんどが
ＴＴＬレベル仕様であ’） ｓ Ｖｎｉｍｉｎ （入力
Ｈｉｇｈレベル最小値） ＝ ２．．４ Ｖ ＋ Ｖｒ
ｔ、ｍａｘ （入力Ｌｏｗレベル最大値） ＝ ｏ、
ｓ Ｖであるため、グランド電位の浮き上がりレベルが
一定の臨界レベル（初段ＣＭＯＳインバータはレシオ回
路になっているので構成要素であるＰチャネル型ＭＯＳ
トランジスタとＮチャネル型ＭＯＳトランジスタとのし
きい値電圧■１やトランジスタサイズ等によって規定さ
れる）を超えると、入力信号ＨｉｇｈレベルがＬｏｗレ
ベルに誤判定され、出力信号がＬｏｗからＨｉｇｈに反
転する（時刻ｈ）。その後、電源−グランド間を流れる
電流がおさまシ、デバイス内部のグランド電位が正しい
グランドレベルに戻ると（時刻ｔ３）、初段インバータ
の判定は再び正しい判定を回復する（時刻ｔ４）。
ＴＴＬレベル仕様であ’） ｓ Ｖｎｉｍｉｎ （入力
Ｈｉｇｈレベル最小値） ＝ ２．．４ Ｖ ＋ Ｖｒ
ｔ、ｍａｘ （入力Ｌｏｗレベル最大値） ＝ ｏ、
ｓ Ｖであるため、グランド電位の浮き上がりレベルが
一定の臨界レベル（初段ＣＭＯＳインバータはレシオ回
路になっているので構成要素であるＰチャネル型ＭＯＳ
トランジスタとＮチャネル型ＭＯＳトランジスタとのし
きい値電圧■１やトランジスタサイズ等によって規定さ
れる）を超えると、入力信号ＨｉｇｈレベルがＬｏｗレ
ベルに誤判定され、出力信号がＬｏｗからＨｉｇｈに反
転する（時刻ｈ）。その後、電源−グランド間を流れる
電流がおさまシ、デバイス内部のグランド電位が正しい
グランドレベルに戻ると（時刻ｔ３）、初段インバータ
の判定は再び正しい判定を回復する（時刻ｔ４）。
以上のように、初段判定が反転するような現象が発生す
ると、アクセス遅れや誤動作等の原因となシ、重大な欠
点である。
ると、アクセス遅れや誤動作等の原因となシ、重大な欠
点である。
本発明の目的は、前記欠点を解決し、入力信号が変化し
たとき、−時的に初段回路を不活性にすることにより、
デバイス内部のノイズで電源・グランド電位が変動して
も、初段のＨｉｇｈ −Ｌｏｗ判定が反転することなく
、正常に動作するようにした半導体回路を提供すること
にある。
たとき、−時的に初段回路を不活性にすることにより、
デバイス内部のノイズで電源・グランド電位が変動して
も、初段のＨｉｇｈ −Ｌｏｗ判定が反転することなく
、正常に動作するようにした半導体回路を提供すること
にある。
本発明の構成は、外部入力信号の変化に対して、逆相の
出力信号を出力する初段回路を備えた半導体回路におい
て、前記外部入力信号によりミ位置流を起こす節点の電
位変動を検知し、ワンショット・パルス信号を発生する
回路と、前記ワンショット・パルス信号により前記外部
入力信号を受ける前記初段回路を不活性にする回路とを
備えたことを特徴とする。
出力信号を出力する初段回路を備えた半導体回路におい
て、前記外部入力信号によりミ位置流を起こす節点の電
位変動を検知し、ワンショット・パルス信号を発生する
回路と、前記ワンショット・パルス信号により前記外部
入力信号を受ける前記初段回路を不活性にする回路とを
備えたことを特徴とする。
次に図面を参照しながら本発明を説明する。
第１図は本発明の一実施例の半導体回路を示す回路ブロ
ック図である。第１図において、本実施例の半導体回路
は、互いに相補なＰチャネル型ＭＯＳトランジスタ１．
Ｎチャネル型ＭＯＳトランジスタ２と、入力端子３．出
力端子４と、Ｐチャネル型ＭＯＳトランジスタロと、Ｎ
ＯＲ，回路７と、三段のインバータからなる遅延回路８
，９．１０とを含み、構成される。
ック図である。第１図において、本実施例の半導体回路
は、互いに相補なＰチャネル型ＭＯＳトランジスタ１．
Ｎチャネル型ＭＯＳトランジスタ２と、入力端子３．出
力端子４と、Ｐチャネル型ＭＯＳトランジスタロと、Ｎ
ＯＲ，回路７と、三段のインバータからなる遅延回路８
，９．１０とを含み、構成される。
第２図は第１図の動作を示す波形図である。本実施例で
は、入力端子３の入力信号φ□、がＬｏｗレベルからＨ
ｉｇｈレベルに変化したときに、その後の内部動作によ
ってデバイス内部のグランド５の電位が浮き上がる場合
について述べる。
は、入力端子３の入力信号φ□、がＬｏｗレベルからＨ
ｉｇｈレベルに変化したときに、その後の内部動作によ
ってデバイス内部のグランド５の電位が浮き上がる場合
について述べる。
まず、時刻ｉｏに入力信号φＩＮがＬｏｗからＨｉｇｈ
へ変化し、それに伴い出力端子４の出力信号φ。ＵＴが
ＨｉｇｈからＬｏｗへと変化すると、これに合わせてＮ
ＯＲ回路７の出力節点１１がＨｉｇｈレベルになり、Ｐ
チャネル型トランジスタ６を非導通（ＯＦＦ）状態にす
る。内部動作によるノイズにより、その後時刻１．にデ
バイス内部のグランド（ＧＮＤ）電位が浮き上がシ、Ｎ
チャネル型トランジスタ２がＯＦＦ状態になるような事
態になったとしても、トランジスタ６によりミ源からの
電荷の供給が断たれているので、初段インバータ出力４
は変化することはない。その後、内部ノイズがおさまシ
、時刻ｔ３にグランド（ＧＮＤ）が正しいレベルに戻っ
た後、遅延回路８，９．１０を通して出力節点１２がＬ
ｏｗからＨｉｇｈになシ、節点１１をＬｏｗレベルに戻
して、トランジスタ６を導通（ＯＮ）状態に回復する。
へ変化し、それに伴い出力端子４の出力信号φ。ＵＴが
ＨｉｇｈからＬｏｗへと変化すると、これに合わせてＮ
ＯＲ回路７の出力節点１１がＨｉｇｈレベルになり、Ｐ
チャネル型トランジスタ６を非導通（ＯＦＦ）状態にす
る。内部動作によるノイズにより、その後時刻１．にデ
バイス内部のグランド（ＧＮＤ）電位が浮き上がシ、Ｎ
チャネル型トランジスタ２がＯＦＦ状態になるような事
態になったとしても、トランジスタ６によりミ源からの
電荷の供給が断たれているので、初段インバータ出力４
は変化することはない。その後、内部ノイズがおさまシ
、時刻ｔ３にグランド（ＧＮＤ）が正しいレベルに戻っ
た後、遅延回路８，９．１０を通して出力節点１２がＬ
ｏｗからＨｉｇｈになシ、節点１１をＬｏｗレベルに戻
して、トランジスタ６を導通（ＯＮ）状態に回復する。
〔発明の効果〕
以上説明したように、本発明は、外部入力信号によりミ
位変動を起こす節点の電位変動を検知し、ワンショット
・パルス信号を発生する回路と、そのワンショット・パ
ルス信号により外部入力信号を受ける初段回路を不活性
にする回路とを有することにより、入力信号が特にＴＴ
Ｌレベル入力（■□□／■工、＝１４Ｖ１０．８Ｖ）で
入力された場合に、内部ノイズによりブバイス内部の電
源・グランド電位が変動して初段入力レベル判定を誤る
という現象を防ぐことができる効果がある。
位変動を起こす節点の電位変動を検知し、ワンショット
・パルス信号を発生する回路と、そのワンショット・パ
ルス信号により外部入力信号を受ける初段回路を不活性
にする回路とを有することにより、入力信号が特にＴＴ
Ｌレベル入力（■□□／■工、＝１４Ｖ１０．８Ｖ）で
入力された場合に、内部ノイズによりブバイス内部の電
源・グランド電位が変動して初段入力レベル判定を誤る
という現象を防ぐことができる効果がある。
第１図は本発明の一実施例の半導体回路を示す回路ブロ
ック図、第２図は第１図の動作を表す内部波形図、第３
図は従来の半導体回路を示す回路図、第４図は第３図の
内部動作波形図である。 １．２．６・・・ＭＯＳ）ランジスタ、３・・・入力端
子、４・・・出力端子、５・・・グランド、７・・・Ｎ
ＯＲ回路、８，９．１０・・・遅延回路。 第７図 ２図 ど２ と３
ック図、第２図は第１図の動作を表す内部波形図、第３
図は従来の半導体回路を示す回路図、第４図は第３図の
内部動作波形図である。 １．２．６・・・ＭＯＳ）ランジスタ、３・・・入力端
子、４・・・出力端子、５・・・グランド、７・・・Ｎ
ＯＲ回路、８，９．１０・・・遅延回路。 第７図 ２図 ど２ と３
Claims (2)
- （１）外部入力信号の変化に対して、逆相の出力信号を
出力する初段回路を備えた半導体回路において、前記外
部入力信号により電位変動を起こす節点の電位変動を検
知し、ワンショット・パルス信号を発生する回路と、前
記ワンショット・パルス信号により前記外部入力信号を
受ける前記初段回路を不活性にする回路とを備えたこと
を特徴とする半導体回路。 - （２）初段回路がＣＭＯＳインバータであり、前記初段
回路を不活性にする回路が、前記ＣＭＯＳインバータと
電源電位との間に設けられ、かつワンシット・パルス信
号により制御されるゲートを有するＰチャネル型ＭＯＳ
トランジスタを有する請求項（１）記載の半導体回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63291332A JPH0793557B2 (ja) | 1988-11-17 | 1988-11-17 | 半導体回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63291332A JPH0793557B2 (ja) | 1988-11-17 | 1988-11-17 | 半導体回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02135915A true JPH02135915A (ja) | 1990-05-24 |
| JPH0793557B2 JPH0793557B2 (ja) | 1995-10-09 |
Family
ID=17767545
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63291332A Expired - Lifetime JPH0793557B2 (ja) | 1988-11-17 | 1988-11-17 | 半導体回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0793557B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5455527A (en) * | 1992-09-18 | 1995-10-03 | Siemens Aktiengesellschaft | CMOS buffer circuit with controlled current source |
| US6088281A (en) * | 1997-10-21 | 2000-07-11 | Kabushki Kaisha Toshiba | Semiconductor memory device |
| JP2010087812A (ja) * | 2008-09-30 | 2010-04-15 | Yamaha Corp | レベルシフト回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56109040A (en) * | 1980-02-04 | 1981-08-29 | Nippon Telegr & Teleph Corp <Ntt> | Level conversion circuit |
| JPS61136316A (ja) * | 1984-11-26 | 1986-06-24 | ゼネラル・エレクトリック・カンパニイ | レベル移動回路 |
-
1988
- 1988-11-17 JP JP63291332A patent/JPH0793557B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56109040A (en) * | 1980-02-04 | 1981-08-29 | Nippon Telegr & Teleph Corp <Ntt> | Level conversion circuit |
| JPS61136316A (ja) * | 1984-11-26 | 1986-06-24 | ゼネラル・エレクトリック・カンパニイ | レベル移動回路 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5455527A (en) * | 1992-09-18 | 1995-10-03 | Siemens Aktiengesellschaft | CMOS buffer circuit with controlled current source |
| US6088281A (en) * | 1997-10-21 | 2000-07-11 | Kabushki Kaisha Toshiba | Semiconductor memory device |
| JP2010087812A (ja) * | 2008-09-30 | 2010-04-15 | Yamaha Corp | レベルシフト回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0793557B2 (ja) | 1995-10-09 |
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