JPH0472912A - パワーオンリセット回路 - Google Patents
パワーオンリセット回路Info
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- JPH0472912A JPH0472912A JP18580190A JP18580190A JPH0472912A JP H0472912 A JPH0472912 A JP H0472912A JP 18580190 A JP18580190 A JP 18580190A JP 18580190 A JP18580190 A JP 18580190A JP H0472912 A JPH0472912 A JP H0472912A
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- 238000007493 shaping process Methods 0.000 claims abstract description 6
- 230000001934 delay Effects 0.000 claims description 4
- 239000003990 capacitor Substances 0.000 abstract description 10
- 230000003111 delayed effect Effects 0.000 abstract description 3
- 230000000630 rising effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 7
- 239000004065 semiconductor Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、パワーオンリセット回路、特に半導体集積回
路などの電子機器を初期化するためのパルス発生のため
のパワーオンリセット回路に関する。
路などの電子機器を初期化するためのパルス発生のため
のパワーオンリセット回路に関する。
一般にパワーオンリセット回路は、電源投入時の回路の
誤動作を防ぐために初期化を行うことを必要とする半導
体集積回路などの電子機器にリセットパルスを与えるも
のである。
誤動作を防ぐために初期化を行うことを必要とする半導
体集積回路などの電子機器にリセットパルスを与えるも
のである。
第４図は従来のパワーオンリセットパルス発生回路を示
す図である。同図において、シュミットトリガ回路２３
の入力に抵抗２２の一端とキャパシタ２１の一端とが接
続されている節点Ｎ２０に接続され抵抗２２の他端は電
源端子１２に接続され、キャパシタ２１の他端はＧＮＤ
端子１３に接続されている。シュミットトリガ回路２３
の出力はインバータ２４の入力に接続され、インバータ
２４の出力はインバータ２５の入力に接続されている。
す図である。同図において、シュミットトリガ回路２３
の入力に抵抗２２の一端とキャパシタ２１の一端とが接
続されている節点Ｎ２０に接続され抵抗２２の他端は電
源端子１２に接続され、キャパシタ２１の他端はＧＮＤ
端子１３に接続されている。シュミットトリガ回路２３
の出力はインバータ２４の入力に接続され、インバータ
２４の出力はインバータ２５の入力に接続されている。
次に動作について第５図に示す各部の電圧波形を参照し
ながら説明する。電源投入以前の状態は第５図（ａ）、
（ｂ）に示すように、Ｖ ｃｃ＝ ＯＶで、節点Ｎ２０
の電位もＯＶに放電されている。
ながら説明する。電源投入以前の状態は第５図（ａ）、
（ｂ）に示すように、Ｖ ｃｃ＝ ＯＶで、節点Ｎ２０
の電位もＯＶに放電されている。
次に時間ｔ３において電源が投入されると節点Ｎ２０の
電位は抵抗２２及びキャパシタ２１による時定数により
上昇し始める。節点Ｎ２０の電位がシュミットトリガ回
路２３のしきい値Ｖ７Ｈをこえるまでは第５図（ｄ）に
示すように、出力Ｎ２２はｒＨ」レベルにある。次に時
間ｔ４において、接点Ｎ２０の電位がシュミットトリガ
回路のしきい値ＶＴＨをこえると出力Ｎ２２は「Ｌ」レ
ベルになる。
電位は抵抗２２及びキャパシタ２１による時定数により
上昇し始める。節点Ｎ２０の電位がシュミットトリガ回
路２３のしきい値Ｖ７Ｈをこえるまでは第５図（ｄ）に
示すように、出力Ｎ２２はｒＨ」レベルにある。次に時
間ｔ４において、接点Ｎ２０の電位がシュミットトリガ
回路のしきい値ＶＴＨをこえると出力Ｎ２２は「Ｌ」レ
ベルになる。
このように、第５図の回路を用いれば抵抗２２とキャパ
シタ２１による時定数で決定された第５図（ｄ）に示す
ようなパルス幅のパワーオンリセットパルスを発生させ
ることができる。
シタ２１による時定数で決定された第５図（ｄ）に示す
ようなパルス幅のパワーオンリセットパルスを発生させ
ることができる。
従来のパワーオンリセットパルス発生回路は以上のよう
に構成されているので、電源電圧が極めてゆっくりと上
昇した場合、パワーオンリセットパルスのレベルが十分
に得られないといった問題があった。これを第６図に示
す波形図を参照にしながら説明する。
に構成されているので、電源電圧が極めてゆっくりと上
昇した場合、パワーオンリセットパルスのレベルが十分
に得られないといった問題があった。これを第６図に示
す波形図を参照にしながら説明する。
時間ｔ５から電源電圧ＶＣＣがゆっくりと立ち上がると
、第６図（ｂ）に示すように、節点Ｎ２０の電位も電源
電圧ＶＣＣに対応してゆっくりと上昇する。もし電源電
圧の立ち上りの時定数がパワーオンリセットパルスのパ
ルス幅を決定する時定数よりも大きいと、ＶＣＣがシュ
ミツトドリカ回路２３のしきい値Ｖ。Ｈを越えた時点か
ら第６図（ｃ）に示すように節点Ｎ２１の電位は降下を
始め、時間ｔ６においてインバータ２４の論理しきい値
Ｖ７Ｈより低くなり第６図（ｄ）に示すように、リセッ
トパルスＮ２２は「Ｌ」レベルとなる。このときリセッ
トパルスＮ２２は時間ｔ６までｒＨ。
、第６図（ｂ）に示すように、節点Ｎ２０の電位も電源
電圧ＶＣＣに対応してゆっくりと上昇する。もし電源電
圧の立ち上りの時定数がパワーオンリセットパルスのパ
ルス幅を決定する時定数よりも大きいと、ＶＣＣがシュ
ミツトドリカ回路２３のしきい値Ｖ。Ｈを越えた時点か
ら第６図（ｃ）に示すように節点Ｎ２１の電位は降下を
始め、時間ｔ６においてインバータ２４の論理しきい値
Ｖ７Ｈより低くなり第６図（ｄ）に示すように、リセッ
トパルスＮ２２は「Ｌ」レベルとなる。このときリセッ
トパルスＮ２２は時間ｔ６までｒＨ。
レベルを保つか、リセットパルス２２の［Ｈ］レベルの
電位は電源電位とほぼ同電位であるので、時間ｔ６にお
いて■ｃｃが十分に上昇していない場合には、リセット
パルスＮ２２の「Ｈ」レベルも低く、他の回路の初期化
するなめに必要なパルスが得られない可能性がある。
電位は電源電位とほぼ同電位であるので、時間ｔ６にお
いて■ｃｃが十分に上昇していない場合には、リセット
パルスＮ２２の「Ｈ」レベルも低く、他の回路の初期化
するなめに必要なパルスが得られない可能性がある。
本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは電源電圧の立上がりの速度に無関
係に安定したパワーオンリセットパルスを発生する回路
を得ることにある。
の目的とするところは電源電圧の立上がりの速度に無関
係に安定したパワーオンリセットパルスを発生する回路
を得ることにある。
本発明のパワーオンリセット回路は、電源電圧が所定の
電圧に上昇したことを検出する電源電圧検出回路と、前
記電源電圧検出回路の出力の遅延を行う遅延回路と、前
記遅延回路の出力波形を整形する波形整形回路とを有し
ている。
電圧に上昇したことを検出する電源電圧検出回路と、前
記電源電圧検出回路の出力の遅延を行う遅延回路と、前
記遅延回路の出力波形を整形する波形整形回路とを有し
ている。
以下本発明につき図面を参照して説明する。第１図は本
発明の一実施例を示す回路である。電源電圧検出回路１
５は、Ｐ型ＭＯ８）ランジスタロとＮ型ＭＯＳノンドー
プトランジスタ７で構成されたインバータｌｌａと、Ｎ
型ＭＯＳトランジスタ４のトレインとゲートを接続され
ることによって得られる。Ｎ型ＭＯＳタイオードと電源
端子１２とＧＮＤ端子］３を電圧分割する抵抗とを備え
ている。
発明の一実施例を示す回路である。電源電圧検出回路１
５は、Ｐ型ＭＯ８）ランジスタロとＮ型ＭＯＳノンドー
プトランジスタ７で構成されたインバータｌｌａと、Ｎ
型ＭＯＳトランジスタ４のトレインとゲートを接続され
ることによって得られる。Ｎ型ＭＯＳタイオードと電源
端子１２とＧＮＤ端子］３を電圧分割する抵抗とを備え
ている。
遅延回路１７はゲート入力が電源端子１２に接続された
Ｎ型ＭＯＳノンドープトランジスタ８と、Ｎ型ＭＯＳノ
ンドープ）・ランジスタ８のトレインに接続されたキャ
パシタ１０とを備えている。キャパシタ１０の一端はＧ
ＮＤ端子１３に接続されＮ型ＭＯＳノンドープトランジ
スタ８のソースはインバータｌｌａの出力に接続されて
いる。
Ｎ型ＭＯＳノンドープトランジスタ８と、Ｎ型ＭＯＳノ
ンドープ）・ランジスタ８のトレインに接続されたキャ
パシタ１０とを備えている。キャパシタ１０の一端はＧ
ＮＤ端子１３に接続されＮ型ＭＯＳノンドープトランジ
スタ８のソースはインバータｌｌａの出力に接続されて
いる。
波形整形回路１８は、ＭＯＳノンドープトランジスタ８
のトレインを入力とするインバータ１１ｂとその出力を
ゲート入力とするＰ型ＭＯＳ）ランジスタ９とを備えＰ
型ＭＯ３）ランジスタ９のトレインはインバータｌｌｂ
の入力に、ソースは電源端子１２に接続される。
のトレインを入力とするインバータ１１ｂとその出力を
ゲート入力とするＰ型ＭＯＳ）ランジスタ９とを備えＰ
型ＭＯ３）ランジスタ９のトレインはインバータｌｌｂ
の入力に、ソースは電源端子１２に接続される。
電源電圧検出回路１５は電源電圧が所定の電圧に上昇し
たことを検出してインバータｌｌａの出力を反転させる
回路で遅延回路１７はインバータ１１ａの出力を遅延す
る回路で波形整形回路１８は遅延回路１７によって遅延
された出力を波形整形するものである。
たことを検出してインバータｌｌａの出力を反転させる
回路で遅延回路１７はインバータ１１ａの出力を遅延す
る回路で波形整形回路１８は遅延回路１７によって遅延
された出力を波形整形するものである。
次に動作について第２図、第３図に示す波形を参照しな
がら説明する。まず第２図（ａ＞に示すように、時間ｔ
１において電源が投入される。電源投入後、節点ＮＩＯ
の電位はＮ型ＭＯＳダイオード４のしきい値ＶＴＨまで
上昇し、その後はＶＴＲでクランプされる。この節点Ｎ
ＩＯの電位を抵抗Ｒ２，Ｒ３により抵抗分割した節点Ｎ
１１の電圧をインバータｌｌａのゲート入力電圧とする
。さらに、電源電圧が上昇すると、インバータｌｌａの
Ｐ型ＭＯ３）−ランジスタロのソース電圧が上昇し、イ
ンバータｌｌａのしきい値を越えると、第２図（ｄ）に
示すように、インバータｌｌａの出力はｒ）（Ｊレベル
となる。
がら説明する。まず第２図（ａ＞に示すように、時間ｔ
１において電源が投入される。電源投入後、節点ＮＩＯ
の電位はＮ型ＭＯＳダイオード４のしきい値ＶＴＨまで
上昇し、その後はＶＴＲでクランプされる。この節点Ｎ
ＩＯの電位を抵抗Ｒ２，Ｒ３により抵抗分割した節点Ｎ
１１の電圧をインバータｌｌａのゲート入力電圧とする
。さらに、電源電圧が上昇すると、インバータｌｌａの
Ｐ型ＭＯ３）−ランジスタロのソース電圧が上昇し、イ
ンバータｌｌａのしきい値を越えると、第２図（ｄ）に
示すように、インバータｌｌａの出力はｒ）（Ｊレベル
となる。
インバータｌｌａの出力をＮ型ＭｏＳトランジスタ５の
ゲート入力電圧とし、ソースをＧＮＤ端子１３に接続し
ドレインをインバータｌｌａの入力に帰還してインバー
タｌｌａの入力を「Ｌ」レベルにすることによりヒステ
リシスをもたせ、電源変動に強くしている。
ゲート入力電圧とし、ソースをＧＮＤ端子１３に接続し
ドレインをインバータｌｌａの入力に帰還してインバー
タｌｌａの入力を「Ｌ」レベルにすることによりヒステ
リシスをもたせ、電源変動に強くしている。
インバータｌｌａの出力は第２図（ｅ）に示すように、
Ｎ型ＭＯＳノンドープトランジスタ８及びキャパシタ１
０の時定数によって遅延され、インバータｌｌｂの入力
となる。節点Ｎ１３の電位がインバータｌｌｂのしきい
値をこえると第２図（ｆ＞に示すように、インバータｌ
ｌｂの出力は「Ｌ」レベルとなる。又、インバータｌｌ
ｂの出力をＰ型ＭＯ８）ランジスタ９のゲート入力電圧
とし、ソースを電源端子１２に接続し、ドレインをイン
バータｌｌｂの入力に帰還して第２図（ｅ）に示すよう
にキャパシタ１０を電源電圧まで充電する。リセットパ
ルスの幅はＮ型ＭＯＳノンドープトランジスタ８とキャ
パシタ１０の時定数によって決定される。
Ｎ型ＭＯＳノンドープトランジスタ８及びキャパシタ１
０の時定数によって遅延され、インバータｌｌｂの入力
となる。節点Ｎ１３の電位がインバータｌｌｂのしきい
値をこえると第２図（ｆ＞に示すように、インバータｌ
ｌｂの出力は「Ｌ」レベルとなる。又、インバータｌｌ
ｂの出力をＰ型ＭＯ８）ランジスタ９のゲート入力電圧
とし、ソースを電源端子１２に接続し、ドレインをイン
バータｌｌｂの入力に帰還して第２図（ｅ）に示すよう
にキャパシタ１０を電源電圧まで充電する。リセットパ
ルスの幅はＮ型ＭＯＳノンドープトランジスタ８とキャ
パシタ１０の時定数によって決定される。
第３図は電源電圧の立ち上がりが極めて遅い場合の動作
波形図である。まず第３図（ａ）に示すように、時間ｔ
２において電源が投入される。電源投入後節点ＮＩＯの
電位はＮ型ＭＯＳダイオード４のしきい値ＶＴＮまで上
昇し、その後はＶＴＮでクランプされる。この接点ＮＩ
Ｏの電位を抵抗Ｒ２、Ｒ３により抵抗分割し、第３図（
ｂ）に示すように、インバータｌｌａのゲート入力電圧
とする。そしてさらに電圧が上昇すると、第３図（ｄ）
に示すように、インバータｌｌａにふくまれるＰ型ＭＯ
３）ランジスタロのソースが上昇し、インバータｌｌａ
のしきい値ＶＴＨＩをこえることによりインバータｌｌ
ａの出力はｒ）（Ｊレベルとなる。節点Ｎ１３の電位は
、第３図（ｅ）に示すように、Ｎ１２の電圧と同様の波
形となる。
波形図である。まず第３図（ａ）に示すように、時間ｔ
２において電源が投入される。電源投入後節点ＮＩＯの
電位はＮ型ＭＯＳダイオード４のしきい値ＶＴＮまで上
昇し、その後はＶＴＮでクランプされる。この接点ＮＩ
Ｏの電位を抵抗Ｒ２、Ｒ３により抵抗分割し、第３図（
ｂ）に示すように、インバータｌｌａのゲート入力電圧
とする。そしてさらに電圧が上昇すると、第３図（ｄ）
に示すように、インバータｌｌａにふくまれるＰ型ＭＯ
３）ランジスタロのソースが上昇し、インバータｌｌａ
のしきい値ＶＴＨＩをこえることによりインバータｌｌ
ａの出力はｒ）（Ｊレベルとなる。節点Ｎ１３の電位は
、第３図（ｅ）に示すように、Ｎ１２の電圧と同様の波
形となる。
そして、節点Ｎ１３の電位がインバータｌｌｂのしきい
値をこえると、出力はｒｌＪレベルとなる。この場合第
３図（ｆ）に示すように、リセッいは抵抗２，３の値を
変化させることにより、自在に「Ｈ」レベルを設定する
ことが可能である。
値をこえると、出力はｒｌＪレベルとなる。この場合第
３図（ｆ）に示すように、リセッいは抵抗２，３の値を
変化させることにより、自在に「Ｈ」レベルを設定する
ことが可能である。
以上説明したように本発明は電源電圧が所定の電圧に上
昇したことを検出する電源電圧検出回路と前記電源電圧
検出回路の出力の遅延を行う遅延回路と前記遅延回路の
出力波形を整形する波形整形回路とを備え、この出力を
半導体集積回路などの電子機器を初期化するためのパワ
ーオンリセットパルスを得ることにより、パワーオンリ
セットパルスの「Ｈ」レベルを電源電圧検出回路を構成
するＭＯＳダイオードと、抵抗により自在に「Ｈ」レベ
ルを設定することができ、電源変動に対しても、電源電
圧検出回路に含まれるＮ型ＭＯ３）ランジスタ波形整形
回路に含まれるＰ型ＭＯ３）ランジスタによりそれぞれ
の入力に帰還することによりヒステリシスをもたせ、安
定な動作を保障でき電源電圧の立ち上がりとは無関係に
常に安定なリセットパルスを得ることができる。
昇したことを検出する電源電圧検出回路と前記電源電圧
検出回路の出力の遅延を行う遅延回路と前記遅延回路の
出力波形を整形する波形整形回路とを備え、この出力を
半導体集積回路などの電子機器を初期化するためのパワ
ーオンリセットパルスを得ることにより、パワーオンリ
セットパルスの「Ｈ」レベルを電源電圧検出回路を構成
するＭＯＳダイオードと、抵抗により自在に「Ｈ」レベ
ルを設定することができ、電源変動に対しても、電源電
圧検出回路に含まれるＮ型ＭＯ３）ランジスタ波形整形
回路に含まれるＰ型ＭＯ３）ランジスタによりそれぞれ
の入力に帰還することによりヒステリシスをもたせ、安
定な動作を保障でき電源電圧の立ち上がりとは無関係に
常に安定なリセットパルスを得ることができる。
第１図は本発明の一実施例を示す回路図、第２図及び第
３図は第１図のパワーオンリセットパルス回路の動作波
形図、第４図は従来のパワーオンリセットパルス回路を
示す回路図、第５図及び第６図は第４図に示す回路の動
作波形図である。 ＝１０ Ｒ１−Ｒ３・・・抵抗、４・・・Ｎ型ＭＯＳダイオード
、５・・・Ｎ型ＭＯＳトランジスタ、６，９・・・Ｐ型
ＭＯ３）−ランジスタ、７，８・・・Ｎ型ＭＯＳノンド
ープトランジスタ、１０・・・キャパシタ、１１ａ。 １１ｂ・・・インバータ、１２・・・電源端子、１３・
・・ＧＮＤ端子、１４・・・出力端子。
３図は第１図のパワーオンリセットパルス回路の動作波
形図、第４図は従来のパワーオンリセットパルス回路を
示す回路図、第５図及び第６図は第４図に示す回路の動
作波形図である。 ＝１０ Ｒ１−Ｒ３・・・抵抗、４・・・Ｎ型ＭＯＳダイオード
、５・・・Ｎ型ＭＯＳトランジスタ、６，９・・・Ｐ型
ＭＯ３）−ランジスタ、７，８・・・Ｎ型ＭＯＳノンド
ープトランジスタ、１０・・・キャパシタ、１１ａ。 １１ｂ・・・インバータ、１２・・・電源端子、１３・
・・ＧＮＤ端子、１４・・・出力端子。
Claims (1)
- 電源電圧が所定の電圧に上昇したことを検出する電源
電圧検出回路と、前記電源電圧検出回路の出力の遅延を
行う遅延回路と、前記遅延回路の出力波形を整形する波
形整形回路とを備えることを特徴とするパワーオンリセ
ット回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18580190A JPH0472912A (ja) | 1990-07-13 | 1990-07-13 | パワーオンリセット回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18580190A JPH0472912A (ja) | 1990-07-13 | 1990-07-13 | パワーオンリセット回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0472912A true JPH0472912A (ja) | 1992-03-06 |
Family
ID=16177127
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18580190A Pending JPH0472912A (ja) | 1990-07-13 | 1990-07-13 | パワーオンリセット回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0472912A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5523709A (en) * | 1994-11-30 | 1996-06-04 | Sgs-Thomson Microelectronics, Inc. | Power-on reset circuit and method |
| WO1996025797A1 (en) * | 1995-02-13 | 1996-08-22 | Advanced Micro Devices, Inc. | Cmos power on reset circuit |
| US5930129A (en) * | 1997-08-08 | 1999-07-27 | Oki Electric Industry Co., Ltd. | Power on reset circuit |
| JP2002261595A (ja) * | 2001-03-01 | 2002-09-13 | Nippon Precision Circuits Inc | パワーオンリセット回路 |
| JP2002298594A (ja) * | 2001-03-30 | 2002-10-11 | Fujitsu Ltd | アドレス発生回路 |
| US6469477B2 (en) | 2001-01-30 | 2002-10-22 | Oki Electric Industry Co., Ltd. | Power-on reset circuit |
| CN102761322A (zh) * | 2011-04-28 | 2012-10-31 | 飞兆半导体公司 | 上电复位电路及其复位方法 |
-
1990
- 1990-07-13 JP JP18580190A patent/JPH0472912A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5523709A (en) * | 1994-11-30 | 1996-06-04 | Sgs-Thomson Microelectronics, Inc. | Power-on reset circuit and method |
| WO1996025797A1 (en) * | 1995-02-13 | 1996-08-22 | Advanced Micro Devices, Inc. | Cmos power on reset circuit |
| US5930129A (en) * | 1997-08-08 | 1999-07-27 | Oki Electric Industry Co., Ltd. | Power on reset circuit |
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| CN102761322A (zh) * | 2011-04-28 | 2012-10-31 | 飞兆半导体公司 | 上电复位电路及其复位方法 |
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