JP3647302B2 - パワーオンリセット回路及び、これを備えた集積回路装置 - Google Patents
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【０００１】
【発明の属する技術分野】
本発明は、パワーオンリセット回路及び、これを備えた集積回路装置に関する。特に、デジタル／アナログ混在集積回路装置において、電源投入時にデジタル回路を初期状態に設定するリセット信号を発生するパワーオンリセット回路に関する。
【０００２】
【従来の技術】
フリップフロップ等のデジタル回路は電源が投入されて動作を開始する前にリセットしておき、その後、そのリセットされている状態から動作を開始させるのが一般的である。
【０００３】
したがって、デジタル回路を集積回路装置（ＩＣ）内に構成すると、リセット信号を外部より与える方式ではそのための端子ピンが１つ必要となり、ＩＣの小型化に不利となる。
【０００４】
このために電源投入時にＩＣ内部でリセット信号を発生させるパワーオンリセット回路が用いられる。
【０００５】
図１４は、従来のパワーオンリセット回路の一例を示す図である。図１４において、抵抗１１の一端は電源電圧Vddに接続され、他端は容量１２を通して接地されている。この抵抗１１と容量１２との接続点Ａはインバータ回路１３を通して出力端子Ｂに接続されている。
【０００６】
このように構成されたパワーオンリセット回路では、電源電圧Ｖｄｄが投入され立ち上がると共に容量１２が充電される。接続点Ａの電位となる充電電圧Ｖ２は抵抗１１と容量１２の値で決まる時定数で上昇する。
【０００７】
一方、インバータ回路１３には充電電圧Ｖ２が入力されているため、電源電圧Ｖｄｄが投入した直後では、インバータ回路１３の閾値Ｖｔｈ以下であるので、出力端子は“Ｈ”レベルとなる。
【０００８】
やがて、容量１２に電荷が充電され、充電電圧Ｖ２がインバータ回路１３の閾値電圧を越えると出力端子Ｂ］は“Ｌ”レベルとなる。
【０００９】
このような電源電圧投入時のインバータ回路の出力端子Ｂの出力電圧がパワーオンリセット信号としてデジタル回路１４のクリア端子ＣＬに供給され、デジタル回路１４の誤動作を回避していた。
【００１０】
図１６は、更に別の従来のパワーオンリセット回路の構成例である。図１６は、インバータ回路１３の代わりにコンパレータ回路１５を用いたパワーオンリセット回路である。
【００１１】
コンパレータ回路１５のプラス入力には抵抗、ダイオード等の直列接続もしくは図示しない基準電圧発生回路（ＢＧＲ）等による基準電圧Ｃが入力され、マイナス入力には抵抗３１及び容量３２の接続点Ａの充電電圧が接続されている。
【００１２】
この従来回路例も図１４に示した従来例と同様に、電源電圧Ｖｄｄが投入され、立ち上がると共に容量３１は充電され、マイナス入力には抵抗３１及び容量３２の値で決まる時定数で上昇する。そして、マイナス入力電圧がプラス入力電圧より大きくなると、コンパレータ回路１５の出力は“Ｈ”レベルから“Ｌ”レベルに変化する。このコンパレータ出力をパワーオンリセット信号として、デジタル回路１４のクリア端子ＣＬに供給し、誤動作を回避していた。
【００１３】
【発明が解決しようとする課題】
上記の図１４に示すパワーオンリセット回路の電源電圧投入時の動作波形を図１５に示す。
【００１４】
上述した従来のパワーオンリセット回路では、抵抗１１及び容量１２によるＲＣ時定数と、電源電圧ＶｄｄのＶｄｄ立ち上がり時定数によってリセット時間が決定する。
【００１５】
図１５Ａは、電源電圧Ｖｄｄの立ち上がりの時定数が、抵抗１１及び容量１２によるＲＣ時定数よりも小さい時であり、インバータ回路１３の閾値レベルに充電電圧が達する時、電源電圧Ｖｄｄは十分に立ち上がっているので、大きなインバータ回路１３の出力が得られる。
【００１６】
しかし、図１５Ｂに示すように、電源電圧Ｖｄｄの立ち上がりの時定数が、抵抗１１及び容量１２によるＲＣ時定数よりも大きな値になった時は、電源電圧Ｖｄｄがまだ十分に上昇していないため、後段のデジタル回路が正常動作を行うことができない電源電圧レベルの期間でリセットを解除する可能性がる。
【００１７】
このためデジタル回路１４の誤動作を引き起こす可能性がある。もしくは、パワーオンリセット信号の振幅が不十分であるため、後段のデジタル回路１４がリセットを行わない等の異常動作が生じる可能性がある。
【００１８】
抵抗１１及び容量１２によるＲＣ時定数を電源電圧Ｖｄｄの立ち上がり時定数よりも十分大きくして対応する方法もあるが、ＩＣ内で生成可能な容量値には限界がある。このためＩＣ外付けで対応しなければならないため、外付け部品の増加によるコストアップ等の問題が生じてしまう。
【００１９】
一方、図１６に示すパワーオンリセット回路においても、上記図１４に示したパワーオンリセット回路と同様に、電源電圧Vddの立ち上がり時定数が大きい場合に必要なパワーオンリセット信号を生成することができず、後段デジタル回路１４の誤動作を引き起こす恐れがある。
【００２０】
また、コンパレータ回路を使用するため、回路規模が大きくなってしまうという問題点が存在する。
【００２１】
したがって、本発明の目的は、上記従来のパワーオンリセット回路における電源電圧Vddの立ち上がり時定が、ＲＣ時定数より大きくなる時の問題点を解決するパワーオンリセット回路及びこれを備えた集積回路装置を提供する。
【００２２】
【課題を解決するための手段】
上記の本発明の課題を達成するパワーオンリセット回路の基本構成は、電源電圧が設定電圧になる時、出力の極性を変化するリセット電圧設定部と、このリセット電圧設定部の出力の変化時点から所定の時間後にリセット信号を生成するリセット時間設定部と、このリセット時間設定部により生成されたリセット信号をラッチするラッチ回路を備えることを特徴とする。
【００２３】
さらに、一構成として前記リセット時間設定部により生成されたリセット信号をラッチするラッチ回路を有する。
【００２４】
本発明の更なる特徴は以下の図面を参照して説明される発明の実施の形態から明らかになる。
【００２５】
【発明の実施の形態】
以下本発明の実施の形態を図面を参照して説明する。なお、図において、同一又は類似のものには同一の参照番号又は参照記号を付して説明する。
【００２６】
図１は、本発明のパワーオンリセット回路の基本構成ブロックを示す図である。本発明のパワーオンリセット回路は、リセット電圧設定部１、リセット時間設定部２及びＳＲラッチ回路３を備えて構成される。
なお、図１において、パワーオンリセット信号が供給されるデジタル回路は図示省略されている。
【００２７】
上述のリセット電圧設定部１は電源電圧Ｖｄｄのレベルを監視し、電源電圧Ｖｄｄが設定レベル（リセット電圧）になると、出力の極性を変化させる。リセット時間設定部２はリセット電圧設定部１の出力が“Ｈ”レベルになり、電源電圧Ｖｄｄがリセット電圧以上になると、所定時間（リセット時間）をもって出力が切り替わる。
【００２８】
ＳＲラッチ回路３はリセット時間設定部２の出力信号を保持するもので、パワーオンリセット信号がノイズ等により中間電位になるのを防ぎ、信号の安定性を保証している。
【００２９】
パワーオンリセット回路をこのように構成することにより、後段の図示しないデジタル回路を十分に正常動作させることができる電源電圧レベルに達してから、更に所定時間をおいて、パワーオンリセット信号が発生する。このため電源電圧Ｖｄｄの立ち上がり時間に依存せず、常に安定した状態の十分なレベルを有するパワーオンリセット信号を作成し、供給することが可能である。
【００３０】
図２は、図１の基本構成を実現する本発明の実施例である。図３及び図４は、図２の実施例の各ノードの電位を示すタイムチャートであり、夫々、電源電圧Ｖｄｄの立ち上がりが遅い場合と、速い場合を示している。
【００３１】
図２の実施例構成は、図１に示した基本構成に対応し、リセット電圧設定部１、リセット時間設定部２及びＳＲラッチ回路３により構成される。リセット電圧設定部１は抵抗５１及びＮＭＯＳＦＥＴ５２、ＰＭＯＳＦＥＴ５３からなる整流器、負荷抵抗５４と閾値回路であるインバータ５５によって構成されている。
【００３２】
電源電圧Ｖｄｄが投入され、ＮＭＯＳＦＥＴ５２の閾値電圧以上になると、点（ａ）の電位が下がり始める。更に、点（ａ）が下がりＰＭＯＳ５３の閾値電圧に達すると、ＰＭＯＳＦＥＴ５３がＯＮし、点（ｂ）の電位が上昇する。次いで、点（ｂ）の電位がインバータ５５の閾値に達すると、インバータ５５之出力は“Ｈ”レベル→“Ｌ”レベルに極性が変化する。
【００３３】
このリセット電圧設定部１の抵抗５１、５４の定数及びＮＭＯＳＦＥＴ５２、ＰＭＯＳＦＥＴ５３のトランジスタ・サイズ等を任意に設定することにより、電源電圧Ｖｄｄが所望のリセット電圧になった時に出力点（ｂ'）の極性を変化させる回路を実現することが可能となる。
【００３４】
次にリセット時間設定部２は抵抗５６及びカレントミラー回路であるＰＭＯＳＦＥＴ５７とＰＭＯＳＦＥＴ５８、パワーダウン用であるＮＭＯＳＦＥＴ５９、ＰＭＯＳＦＥＴ５１０、ＰＭＯＳＦＥＴ５１１、容量５１２、インバータ５１３及びＮＯＲゲート５１４によって構成されている。
【００３５】
前述のリセット電圧設定部１の出力（ｂ'）が“Ｈ”レベルの状態（電源電圧がリセット電圧に達していない状態では、ＮＭＯＳＦＥＴ５９がＯＮ、ＰＭＯＳＦＥＴ５１０がＯＦＦ、ＰＭＯＳＦＥＴ５１１がＯＮになっている。
【００３６】
したがって、カレントミラー回路はパワーダウン状態で充電電流Ｉ１は流れず、点（ｃ）は“Ｌ”レベルである。その後、電源電圧Ｖｄｄが上昇し、リセット電圧に達するとリセット電圧設定部１の出力は“Ｌ”レベルになり、カレントミラー回路のパワーダウン状態が解除され、容量５１２に充電電流Ｉ１を流し始める。
【００３７】
その後、容量５１２と充電電流Ｉ１で決まる時定数で点（ｃ）の電圧が上昇し、インバータ５１３の閾値電圧を越えると、インバータ５１３の出力電圧（ｃ'）は“Ｈ”レベル→“Ｌ”レベルになる。それに伴い、ＮＯＲゲート５１４の出力は“Ｌ”レベル→“Ｈ”レベルになる。
【００３８】
すなわち、電源電圧Ｖｄｄがリセット電圧に達し、リセット電圧設定部１の出力極性が変化した後に、容量への充電によるリセット時間をカウントするため、リセット電圧を図示しない後段デジタル回路が正常動作を行うことができる電圧レベルに設定しておくことにより、確実なパワーオンリセット信号を生成し供給することが可能となる。
【００３９】
本実施例ではリセット時間設定部２の後にＳＲラッチ回路３を付加しているが、ノイズ等により、パワーオンリセット信号が中間電位になり、後段デジタル回路が誤動作することを防止している。
【００４０】
後段のデジタル回路が回路動作上、特に重要である場合、パワーオンリセット信号の安定性を保証することができ、有効である。尚、ＳＲラッチ回路３を付加しない場合においても、上述した、確実なパワーオンリセット信号を生成・供給できることは言うまでもない。
【００４１】
また、図２の実施例において、リセット電圧設定部１及びリセット時間設定部２の回路はＮＭＯＳＦＥＴとＰＭＯＳＦＥＴを夫々反転させた回路によっても実現可能である。さらにＭＯＳＦＥＴをバイポーラトランジスタに置き換えても実現できることは言うまでもない。
【００４２】
図５は、リセット電圧設定部１の実施例（その１）を示す図である。
【００４３】
ＮＭＯＳＦＥＴ７１、カレントミラー回路を構成するＰＭＯＳＦＥＴ７２とＰＭＳＯＦＥＴ７３、抵抗７４及び、インバータ７５によって構成されている。電源電圧Ｖｄｄが投入され、ＮＭＯＳＦＥＴ７１及びＰＭＯＳＦＥＴ７２の閾値電圧以上になるとカレントミラー回路が動作を始め、電流Ｉ２が増加する。それに伴い点（ｄ）が上昇し、インバータ７５の閾値電圧に達すると、“Ｈ”レベル→“Ｌ”レベルに極性が変化する。
【００４４】
このリセット電圧設定部１のＮＭＯＳＦＥＴ７１、ＰＭＯＳＦＥＴ７２及び、ＰＭＯＳＦＥＴ７３のトランジスタ・サイズ及び抵抗７４の定数を任意に設定することにより、電源電圧Ｖｄｄが所望のリセット電圧になった時に点（ｄ）の極性を変化させる回路を実現することが可能になる。
【００４５】
この図５に示す実施例を用いた場合にも、回路動作及び効果は図２の実施例と同様であり、確実にリセット信号を出力するパワーオンリセット回路を実現することができる。
【００４６】
図６にリセット電圧設定部１の他の実施例（その２）を示す。この実施例は図２に示した実施例のＮＭＯＳＦＥＴ５２をダイオード８０で構成したものである。回路動作及び効果は図２の実施例と同様であり、ダイオード８０を複数段用い、ダイオード順方向電圧降下により生じる電圧を調整することにより任意のリセット電圧に設定することが可能である。
【００４７】
図７は、別のリセット電圧設定部１の実施例（その３）を示す図である。この実施例は、図５に示した実施例のＮＭＯＳ７１を、図６と同様の考えに基づきダイオード８０で構成したものである。
【００４８】
回路動作及び効果は図５の実施例と同様であり、ダイオード８０を複数段用い、ダイオード順方向電圧降下により生じる電圧を調整することにより任意のリセット電圧に設定することが可能である。
【００４９】
図８は、更に別のリセット電圧設定部１の実施例（その４）を示す図である。ゲートを電源電圧Ｖｄｄに接続したＮＭＯＳＦＥＴ１０１、抵抗１０２及び、インバータ１０３で構成したものである。
【００５０】
電源電圧Ｖｄｄが投入され、ＮＭＯＳＦＥＴ１０２の閾値電圧以上になると、点（ｅ）の電位が上がり始める。電源電圧Ｖｄｄの上昇と共に点（ｅ）の電位が上昇し、インバータ１０３の閾値に達すると、“Ｈ”レベル→“Ｌ”レベルに極性が変化する。
【００５１】
このリセット電圧設定部１のＮＭＯＳＦＥＴ１０１のトランジスタ・サイズ及び抵抗１０２の定数等を任意に設定することにより、電源電圧が所望のリセット電圧になった時に点（ｅ）の極性を変化させる回路を実現することが可能になる。
【００５２】
図８に示す実施例によっても回路動作及び効果は図２の実施例と同様であり、確実にリセット信号を出力するパワーオンリセット回路を実現することができる。
【００５３】
尚、図９に示す図８の変形例（その５）では、ゲートをグランドに接続したＰＭＯＳＦＥＴ１０１をＮＭＯＳＦＥＴ１０１の代わりに用いることにより図８と同様の回路動作及び効果を得ることができる。
【００５４】
これまで述べたリセット電圧設定部１の図５乃至図９に示す実施例回路は、図２の実施例に関して述べたと同様に、ＰＭＯＳとＮＭＯＳを反転させた回路によっても実現可能である。さらにＭＯＳＦＥＴをバイポーラトランジスタに置き換えても実現できることは言うまでもない。
【００５５】
図１０にリセット時間設定部２の実施例（その１）を示す。この実施例では、複数個のインバータ回路ＩＮＶ１〜ＩＮＶｎを直列接続することによって、遅延時間を発生させている。リセット電圧設定部１の出力極性変化後（リセット電圧）に、リセット時間を発生させるものである。
【００５６】
尚、１個のインバータ回路ＩＮＶは、ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴを複数個カスコード接続した回路構成により得られる。この回路においても図２に示したリセット時間設定部２と同様に電源電圧Ｖｄｄがリセット電圧に達し、リセット電圧設定１の出力極性が変化した後に、遅延時間を発生させることができる。
【００５７】
このため、リセット電圧を後段デジタル回路が正常動作を行うことができる電圧レベルに設定しておくことにより、確実なパワーオンリセット信号を生成・供給することが可能となる。
【００５８】
図１１は、リセット時間設定部２の他の実施例（その２）を示す図である。この実施例は、フリップ・フロップ回路ＦＦ１〜ＦＦｎを複数個直列接続することによって、タイマ回路を形成し、リセット時間を発生させるものである。
【００５９】
この実施例回路においても図２に示したリセット時間設定部２と同様に電源電圧Ｖｄｄがリセット電圧に達し、リセット電圧設定１の出力極性が変化した後に、遅延時間を発生させる。これによりリセット電圧を後段デジタル回路が正常動作を行うことができる電圧レベルに設定可能であり、確実なパワーオンリセット信号を生成し、供給することが可能となる。
【００６０】
図１２、１３は本発明の実施例回路の計算機によるシュミレーション結果を示す図である。図１２は電源立ち上げ速度が１μｓの時、図１３は電源立ち上げ速度が１００μｓの時の結果である。図１２との比較において、電源立ち上げが遅い図１３の場合であってもリセット時間設定部２によりリセット時間を確保しているので、十分な大きさのパワーオンリセット信号を得ることができる。
【００６１】
【発明の効果】
以上実施の形態を図面に従い説明したように、本発明によれば電源電圧の立ち上がり時間に依存せず安定したパワーオンリセット信号を供給することができる。また、低電圧動作が可能な回路構成であり、電源電圧の変動にも耐力がある。すなわち、電源電圧の条件に係わらず、確実に安定したリセット信号を生成・供給することができるパワーオンリセット回路を提供することができる。
尚、本発明のパワーオンリセット回路はＩＣ内部の小さな面積で構成可能であるため、外付け部品の増大・チップ面積の増大等がなく、低コストに実現することが可能である。
【図面の簡単な説明】
【図１】本発明のパワーオンリセット回路の基本構成ブロックを示す図である。
【図２】図１の基本構成を実現する本発明の実施例である。
【図３】図２の実施例の各ノードの電位を示すタイムチャートであり、電源電圧Ｖｄｄの立ち上がりが遅い場合を示している。
【図４】図２の実施例の各ノードの電位を示すタイムチャートであり、電源電圧Ｖｄｄの立ち上がりが速い場合を示している。
【図５】リセット電圧設定部１の実施例（その１）を示す図である。
【図６】リセット電圧設定部１の実施例（その２）を示す図である。
【図７】リセット電圧設定部１の実施例（その３）を示す図である。
【図８】リセット電圧設定部１の実施例（その４）を示す図である。
【図９】リセット電圧設定部１の実施例（その５）を示す図である。
【図１０】リセット時間設定部２の実施例（その１）を示す図である。
【図１１】リセット時間設定部２の実施例（その２）を示す図である。
【図１２】本発明の実施例回路の計算機によるシュミレーション結果を示す図であり、電源立ち上げ時間が１μｓの場合である。
【図１３】本発明の実施例回路の計算機によるシュミレーション結果を示す図であり、電源立ち上げ時間が１００μｓの場合である。
【図１４】従来のパワーオンリセット回路の一例を示す図である。
【図１５】図１４に示すパワーオンリセット回路の電源電圧投入時の動作波形を示す図である。
【図１６】更に別の従来のパワーオンリセット回路の構成例である。
【符号の説明】
１ リセット電圧設定部
２ リセット時間設定部
３ ＳＲラッチ回路
１４ デジタル回路
【発明の属する技術分野】
本発明は、パワーオンリセット回路及び、これを備えた集積回路装置に関する。特に、デジタル／アナログ混在集積回路装置において、電源投入時にデジタル回路を初期状態に設定するリセット信号を発生するパワーオンリセット回路に関する。
【０００２】
【従来の技術】
フリップフロップ等のデジタル回路は電源が投入されて動作を開始する前にリセットしておき、その後、そのリセットされている状態から動作を開始させるのが一般的である。
【０００３】
したがって、デジタル回路を集積回路装置（ＩＣ）内に構成すると、リセット信号を外部より与える方式ではそのための端子ピンが１つ必要となり、ＩＣの小型化に不利となる。
【０００４】
このために電源投入時にＩＣ内部でリセット信号を発生させるパワーオンリセット回路が用いられる。
【０００５】
図１４は、従来のパワーオンリセット回路の一例を示す図である。図１４において、抵抗１１の一端は電源電圧Vddに接続され、他端は容量１２を通して接地されている。この抵抗１１と容量１２との接続点Ａはインバータ回路１３を通して出力端子Ｂに接続されている。
【０００６】
このように構成されたパワーオンリセット回路では、電源電圧Ｖｄｄが投入され立ち上がると共に容量１２が充電される。接続点Ａの電位となる充電電圧Ｖ２は抵抗１１と容量１２の値で決まる時定数で上昇する。
【０００７】
一方、インバータ回路１３には充電電圧Ｖ２が入力されているため、電源電圧Ｖｄｄが投入した直後では、インバータ回路１３の閾値Ｖｔｈ以下であるので、出力端子は“Ｈ”レベルとなる。
【０００８】
やがて、容量１２に電荷が充電され、充電電圧Ｖ２がインバータ回路１３の閾値電圧を越えると出力端子Ｂ］は“Ｌ”レベルとなる。
【０００９】
このような電源電圧投入時のインバータ回路の出力端子Ｂの出力電圧がパワーオンリセット信号としてデジタル回路１４のクリア端子ＣＬに供給され、デジタル回路１４の誤動作を回避していた。
【００１０】
図１６は、更に別の従来のパワーオンリセット回路の構成例である。図１６は、インバータ回路１３の代わりにコンパレータ回路１５を用いたパワーオンリセット回路である。
【００１１】
コンパレータ回路１５のプラス入力には抵抗、ダイオード等の直列接続もしくは図示しない基準電圧発生回路（ＢＧＲ）等による基準電圧Ｃが入力され、マイナス入力には抵抗３１及び容量３２の接続点Ａの充電電圧が接続されている。
【００１２】
この従来回路例も図１４に示した従来例と同様に、電源電圧Ｖｄｄが投入され、立ち上がると共に容量３１は充電され、マイナス入力には抵抗３１及び容量３２の値で決まる時定数で上昇する。そして、マイナス入力電圧がプラス入力電圧より大きくなると、コンパレータ回路１５の出力は“Ｈ”レベルから“Ｌ”レベルに変化する。このコンパレータ出力をパワーオンリセット信号として、デジタル回路１４のクリア端子ＣＬに供給し、誤動作を回避していた。
【００１３】
【発明が解決しようとする課題】
上記の図１４に示すパワーオンリセット回路の電源電圧投入時の動作波形を図１５に示す。
【００１４】
上述した従来のパワーオンリセット回路では、抵抗１１及び容量１２によるＲＣ時定数と、電源電圧ＶｄｄのＶｄｄ立ち上がり時定数によってリセット時間が決定する。
【００１５】
図１５Ａは、電源電圧Ｖｄｄの立ち上がりの時定数が、抵抗１１及び容量１２によるＲＣ時定数よりも小さい時であり、インバータ回路１３の閾値レベルに充電電圧が達する時、電源電圧Ｖｄｄは十分に立ち上がっているので、大きなインバータ回路１３の出力が得られる。
【００１６】
しかし、図１５Ｂに示すように、電源電圧Ｖｄｄの立ち上がりの時定数が、抵抗１１及び容量１２によるＲＣ時定数よりも大きな値になった時は、電源電圧Ｖｄｄがまだ十分に上昇していないため、後段のデジタル回路が正常動作を行うことができない電源電圧レベルの期間でリセットを解除する可能性がる。
【００１７】
このためデジタル回路１４の誤動作を引き起こす可能性がある。もしくは、パワーオンリセット信号の振幅が不十分であるため、後段のデジタル回路１４がリセットを行わない等の異常動作が生じる可能性がある。
【００１８】
抵抗１１及び容量１２によるＲＣ時定数を電源電圧Ｖｄｄの立ち上がり時定数よりも十分大きくして対応する方法もあるが、ＩＣ内で生成可能な容量値には限界がある。このためＩＣ外付けで対応しなければならないため、外付け部品の増加によるコストアップ等の問題が生じてしまう。
【００１９】
一方、図１６に示すパワーオンリセット回路においても、上記図１４に示したパワーオンリセット回路と同様に、電源電圧Vddの立ち上がり時定数が大きい場合に必要なパワーオンリセット信号を生成することができず、後段デジタル回路１４の誤動作を引き起こす恐れがある。
【００２０】
また、コンパレータ回路を使用するため、回路規模が大きくなってしまうという問題点が存在する。
【００２１】
したがって、本発明の目的は、上記従来のパワーオンリセット回路における電源電圧Vddの立ち上がり時定が、ＲＣ時定数より大きくなる時の問題点を解決するパワーオンリセット回路及びこれを備えた集積回路装置を提供する。
【００２２】
【課題を解決するための手段】
上記の本発明の課題を達成するパワーオンリセット回路の基本構成は、電源電圧が設定電圧になる時、出力の極性を変化するリセット電圧設定部と、このリセット電圧設定部の出力の変化時点から所定の時間後にリセット信号を生成するリセット時間設定部と、このリセット時間設定部により生成されたリセット信号をラッチするラッチ回路を備えることを特徴とする。
【００２３】
さらに、一構成として前記リセット時間設定部により生成されたリセット信号をラッチするラッチ回路を有する。
【００２４】
本発明の更なる特徴は以下の図面を参照して説明される発明の実施の形態から明らかになる。
【００２５】
【発明の実施の形態】
以下本発明の実施の形態を図面を参照して説明する。なお、図において、同一又は類似のものには同一の参照番号又は参照記号を付して説明する。
【００２６】
図１は、本発明のパワーオンリセット回路の基本構成ブロックを示す図である。本発明のパワーオンリセット回路は、リセット電圧設定部１、リセット時間設定部２及びＳＲラッチ回路３を備えて構成される。
なお、図１において、パワーオンリセット信号が供給されるデジタル回路は図示省略されている。
【００２７】
上述のリセット電圧設定部１は電源電圧Ｖｄｄのレベルを監視し、電源電圧Ｖｄｄが設定レベル（リセット電圧）になると、出力の極性を変化させる。リセット時間設定部２はリセット電圧設定部１の出力が“Ｈ”レベルになり、電源電圧Ｖｄｄがリセット電圧以上になると、所定時間（リセット時間）をもって出力が切り替わる。
【００２８】
ＳＲラッチ回路３はリセット時間設定部２の出力信号を保持するもので、パワーオンリセット信号がノイズ等により中間電位になるのを防ぎ、信号の安定性を保証している。
【００２９】
パワーオンリセット回路をこのように構成することにより、後段の図示しないデジタル回路を十分に正常動作させることができる電源電圧レベルに達してから、更に所定時間をおいて、パワーオンリセット信号が発生する。このため電源電圧Ｖｄｄの立ち上がり時間に依存せず、常に安定した状態の十分なレベルを有するパワーオンリセット信号を作成し、供給することが可能である。
【００３０】
図２は、図１の基本構成を実現する本発明の実施例である。図３及び図４は、図２の実施例の各ノードの電位を示すタイムチャートであり、夫々、電源電圧Ｖｄｄの立ち上がりが遅い場合と、速い場合を示している。
【００３１】
図２の実施例構成は、図１に示した基本構成に対応し、リセット電圧設定部１、リセット時間設定部２及びＳＲラッチ回路３により構成される。リセット電圧設定部１は抵抗５１及びＮＭＯＳＦＥＴ５２、ＰＭＯＳＦＥＴ５３からなる整流器、負荷抵抗５４と閾値回路であるインバータ５５によって構成されている。
【００３２】
電源電圧Ｖｄｄが投入され、ＮＭＯＳＦＥＴ５２の閾値電圧以上になると、点（ａ）の電位が下がり始める。更に、点（ａ）が下がりＰＭＯＳ５３の閾値電圧に達すると、ＰＭＯＳＦＥＴ５３がＯＮし、点（ｂ）の電位が上昇する。次いで、点（ｂ）の電位がインバータ５５の閾値に達すると、インバータ５５之出力は“Ｈ”レベル→“Ｌ”レベルに極性が変化する。
【００３３】
このリセット電圧設定部１の抵抗５１、５４の定数及びＮＭＯＳＦＥＴ５２、ＰＭＯＳＦＥＴ５３のトランジスタ・サイズ等を任意に設定することにより、電源電圧Ｖｄｄが所望のリセット電圧になった時に出力点（ｂ'）の極性を変化させる回路を実現することが可能となる。
【００３４】
次にリセット時間設定部２は抵抗５６及びカレントミラー回路であるＰＭＯＳＦＥＴ５７とＰＭＯＳＦＥＴ５８、パワーダウン用であるＮＭＯＳＦＥＴ５９、ＰＭＯＳＦＥＴ５１０、ＰＭＯＳＦＥＴ５１１、容量５１２、インバータ５１３及びＮＯＲゲート５１４によって構成されている。
【００３５】
前述のリセット電圧設定部１の出力（ｂ'）が“Ｈ”レベルの状態（電源電圧がリセット電圧に達していない状態では、ＮＭＯＳＦＥＴ５９がＯＮ、ＰＭＯＳＦＥＴ５１０がＯＦＦ、ＰＭＯＳＦＥＴ５１１がＯＮになっている。
【００３６】
したがって、カレントミラー回路はパワーダウン状態で充電電流Ｉ１は流れず、点（ｃ）は“Ｌ”レベルである。その後、電源電圧Ｖｄｄが上昇し、リセット電圧に達するとリセット電圧設定部１の出力は“Ｌ”レベルになり、カレントミラー回路のパワーダウン状態が解除され、容量５１２に充電電流Ｉ１を流し始める。
【００３７】
その後、容量５１２と充電電流Ｉ１で決まる時定数で点（ｃ）の電圧が上昇し、インバータ５１３の閾値電圧を越えると、インバータ５１３の出力電圧（ｃ'）は“Ｈ”レベル→“Ｌ”レベルになる。それに伴い、ＮＯＲゲート５１４の出力は“Ｌ”レベル→“Ｈ”レベルになる。
【００３８】
すなわち、電源電圧Ｖｄｄがリセット電圧に達し、リセット電圧設定部１の出力極性が変化した後に、容量への充電によるリセット時間をカウントするため、リセット電圧を図示しない後段デジタル回路が正常動作を行うことができる電圧レベルに設定しておくことにより、確実なパワーオンリセット信号を生成し供給することが可能となる。
【００３９】
本実施例ではリセット時間設定部２の後にＳＲラッチ回路３を付加しているが、ノイズ等により、パワーオンリセット信号が中間電位になり、後段デジタル回路が誤動作することを防止している。
【００４０】
後段のデジタル回路が回路動作上、特に重要である場合、パワーオンリセット信号の安定性を保証することができ、有効である。尚、ＳＲラッチ回路３を付加しない場合においても、上述した、確実なパワーオンリセット信号を生成・供給できることは言うまでもない。
【００４１】
また、図２の実施例において、リセット電圧設定部１及びリセット時間設定部２の回路はＮＭＯＳＦＥＴとＰＭＯＳＦＥＴを夫々反転させた回路によっても実現可能である。さらにＭＯＳＦＥＴをバイポーラトランジスタに置き換えても実現できることは言うまでもない。
【００４２】
図５は、リセット電圧設定部１の実施例（その１）を示す図である。
【００４３】
ＮＭＯＳＦＥＴ７１、カレントミラー回路を構成するＰＭＯＳＦＥＴ７２とＰＭＳＯＦＥＴ７３、抵抗７４及び、インバータ７５によって構成されている。電源電圧Ｖｄｄが投入され、ＮＭＯＳＦＥＴ７１及びＰＭＯＳＦＥＴ７２の閾値電圧以上になるとカレントミラー回路が動作を始め、電流Ｉ２が増加する。それに伴い点（ｄ）が上昇し、インバータ７５の閾値電圧に達すると、“Ｈ”レベル→“Ｌ”レベルに極性が変化する。
【００４４】
このリセット電圧設定部１のＮＭＯＳＦＥＴ７１、ＰＭＯＳＦＥＴ７２及び、ＰＭＯＳＦＥＴ７３のトランジスタ・サイズ及び抵抗７４の定数を任意に設定することにより、電源電圧Ｖｄｄが所望のリセット電圧になった時に点（ｄ）の極性を変化させる回路を実現することが可能になる。
【００４５】
この図５に示す実施例を用いた場合にも、回路動作及び効果は図２の実施例と同様であり、確実にリセット信号を出力するパワーオンリセット回路を実現することができる。
【００４６】
図６にリセット電圧設定部１の他の実施例（その２）を示す。この実施例は図２に示した実施例のＮＭＯＳＦＥＴ５２をダイオード８０で構成したものである。回路動作及び効果は図２の実施例と同様であり、ダイオード８０を複数段用い、ダイオード順方向電圧降下により生じる電圧を調整することにより任意のリセット電圧に設定することが可能である。
【００４７】
図７は、別のリセット電圧設定部１の実施例（その３）を示す図である。この実施例は、図５に示した実施例のＮＭＯＳ７１を、図６と同様の考えに基づきダイオード８０で構成したものである。
【００４８】
回路動作及び効果は図５の実施例と同様であり、ダイオード８０を複数段用い、ダイオード順方向電圧降下により生じる電圧を調整することにより任意のリセット電圧に設定することが可能である。
【００４９】
図８は、更に別のリセット電圧設定部１の実施例（その４）を示す図である。ゲートを電源電圧Ｖｄｄに接続したＮＭＯＳＦＥＴ１０１、抵抗１０２及び、インバータ１０３で構成したものである。
【００５０】
電源電圧Ｖｄｄが投入され、ＮＭＯＳＦＥＴ１０２の閾値電圧以上になると、点（ｅ）の電位が上がり始める。電源電圧Ｖｄｄの上昇と共に点（ｅ）の電位が上昇し、インバータ１０３の閾値に達すると、“Ｈ”レベル→“Ｌ”レベルに極性が変化する。
【００５１】
このリセット電圧設定部１のＮＭＯＳＦＥＴ１０１のトランジスタ・サイズ及び抵抗１０２の定数等を任意に設定することにより、電源電圧が所望のリセット電圧になった時に点（ｅ）の極性を変化させる回路を実現することが可能になる。
【００５２】
図８に示す実施例によっても回路動作及び効果は図２の実施例と同様であり、確実にリセット信号を出力するパワーオンリセット回路を実現することができる。
【００５３】
尚、図９に示す図８の変形例（その５）では、ゲートをグランドに接続したＰＭＯＳＦＥＴ１０１をＮＭＯＳＦＥＴ１０１の代わりに用いることにより図８と同様の回路動作及び効果を得ることができる。
【００５４】
これまで述べたリセット電圧設定部１の図５乃至図９に示す実施例回路は、図２の実施例に関して述べたと同様に、ＰＭＯＳとＮＭＯＳを反転させた回路によっても実現可能である。さらにＭＯＳＦＥＴをバイポーラトランジスタに置き換えても実現できることは言うまでもない。
【００５５】
図１０にリセット時間設定部２の実施例（その１）を示す。この実施例では、複数個のインバータ回路ＩＮＶ１〜ＩＮＶｎを直列接続することによって、遅延時間を発生させている。リセット電圧設定部１の出力極性変化後（リセット電圧）に、リセット時間を発生させるものである。
【００５６】
尚、１個のインバータ回路ＩＮＶは、ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴを複数個カスコード接続した回路構成により得られる。この回路においても図２に示したリセット時間設定部２と同様に電源電圧Ｖｄｄがリセット電圧に達し、リセット電圧設定１の出力極性が変化した後に、遅延時間を発生させることができる。
【００５７】
このため、リセット電圧を後段デジタル回路が正常動作を行うことができる電圧レベルに設定しておくことにより、確実なパワーオンリセット信号を生成・供給することが可能となる。
【００５８】
図１１は、リセット時間設定部２の他の実施例（その２）を示す図である。この実施例は、フリップ・フロップ回路ＦＦ１〜ＦＦｎを複数個直列接続することによって、タイマ回路を形成し、リセット時間を発生させるものである。
【００５９】
この実施例回路においても図２に示したリセット時間設定部２と同様に電源電圧Ｖｄｄがリセット電圧に達し、リセット電圧設定１の出力極性が変化した後に、遅延時間を発生させる。これによりリセット電圧を後段デジタル回路が正常動作を行うことができる電圧レベルに設定可能であり、確実なパワーオンリセット信号を生成し、供給することが可能となる。
【００６０】
図１２、１３は本発明の実施例回路の計算機によるシュミレーション結果を示す図である。図１２は電源立ち上げ速度が１μｓの時、図１３は電源立ち上げ速度が１００μｓの時の結果である。図１２との比較において、電源立ち上げが遅い図１３の場合であってもリセット時間設定部２によりリセット時間を確保しているので、十分な大きさのパワーオンリセット信号を得ることができる。
【００６１】
【発明の効果】
以上実施の形態を図面に従い説明したように、本発明によれば電源電圧の立ち上がり時間に依存せず安定したパワーオンリセット信号を供給することができる。また、低電圧動作が可能な回路構成であり、電源電圧の変動にも耐力がある。すなわち、電源電圧の条件に係わらず、確実に安定したリセット信号を生成・供給することができるパワーオンリセット回路を提供することができる。
尚、本発明のパワーオンリセット回路はＩＣ内部の小さな面積で構成可能であるため、外付け部品の増大・チップ面積の増大等がなく、低コストに実現することが可能である。
【図面の簡単な説明】
【図１】本発明のパワーオンリセット回路の基本構成ブロックを示す図である。
【図２】図１の基本構成を実現する本発明の実施例である。
【図３】図２の実施例の各ノードの電位を示すタイムチャートであり、電源電圧Ｖｄｄの立ち上がりが遅い場合を示している。
【図４】図２の実施例の各ノードの電位を示すタイムチャートであり、電源電圧Ｖｄｄの立ち上がりが速い場合を示している。
【図５】リセット電圧設定部１の実施例（その１）を示す図である。
【図６】リセット電圧設定部１の実施例（その２）を示す図である。
【図７】リセット電圧設定部１の実施例（その３）を示す図である。
【図８】リセット電圧設定部１の実施例（その４）を示す図である。
【図９】リセット電圧設定部１の実施例（その５）を示す図である。
【図１０】リセット時間設定部２の実施例（その１）を示す図である。
【図１１】リセット時間設定部２の実施例（その２）を示す図である。
【図１２】本発明の実施例回路の計算機によるシュミレーション結果を示す図であり、電源立ち上げ時間が１μｓの場合である。
【図１３】本発明の実施例回路の計算機によるシュミレーション結果を示す図であり、電源立ち上げ時間が１００μｓの場合である。
【図１４】従来のパワーオンリセット回路の一例を示す図である。
【図１５】図１４に示すパワーオンリセット回路の電源電圧投入時の動作波形を示す図である。
【図１６】更に別の従来のパワーオンリセット回路の構成例である。
【符号の説明】
１ リセット電圧設定部
２ リセット時間設定部
３ ＳＲラッチ回路
１４ デジタル回路
Claims (7)
- 電源電圧が設定電圧になる時、出力の極性を変化するリセット電圧設定部と、
該リセット電圧設定部の出力の変化時点から所定の時間後にリセット信号を生成するリセット時間設定部と
該リセット時間設定部により生成されたリセット信号をラッチするセット及びリセット端子を有するラッチ回路を備え，
前記リセット電圧設定部は、カレントミラー回路を構成する第１及び第２のＭＯＳＦＥＴと、
該第１のＭＯＳＦＥＴに直列に接続される，閾値電圧を設定するダイオード接続された第３のＭＯＳＦＥＴと、
前記第２のＭＯＳＦＥＴに直列に接続される抵抗と、前記第２のＭＯＳＦＥＴと前記抵抗の直列接続点の電圧を反転するインバータ回路を有し，
前記リセット時間設定部の出力と，前記リセット電圧設定部の出力を，それぞれ前記ラッチ回路のセット及びリセット端子に入力するように構成される
ことを特徴とするパワーオンリセット回路。 - 請求項１において，
前記第１のＭＯＳＦＥＴに直列に接続されるダイオード接続された第３のＭＯＳＦＥＴに代え，前記第１のＭＯＳＦＥＴに閾値電圧を設定するダイオードを接続したことを特徴とするパワーオンリセット回路。 - 電源電圧が設定電圧になる時、出力の極性を変化するリセット電圧設定部と、
該リセット電圧設定部の出力の変化時点から所定の時間後にリセット信号を生成するリセット時間設定部と
該リセット時間設定部により生成されたリセット信号をラッチするセット及びリセット端子を有するラッチ回路を備え，
前記リセット時間設定部は、カレントミラー回路を構成する第１、第２のＭＯＳＦＥＴと、該第１のＭＯＳＦＥＴに直列接続される抵抗と、該第２のＭＯＳＦＥＴに直列接続される容量と、該第２のＭＯＳＦＥＴと容量の直列接続点電圧を反転するインバータを有し，
前記リセット時間設定部の出力と，前記リセット電圧設定部の出力を，それぞれ前記ラッチ回路のセット及びリセット端子に入力するように構成される
ことを特徴とするパワーオンリセット回路。 - 請求項１又は２において、
前記リセット時間設定部は複数個のインバータ回路を直列接続して構成されることを特徴とするパワーオンリセット回路。 - 請求項１又は２において、
前記リセット時間設定部は複数個のフリップ・フロップ回路を直列接続して構成されることを特徴とするパワーオンリセット回路。 - カレントミラー回路を構成する第１及び第２のＭＯＳＦＥＴと、該第１のＭＯＳＦＥＴに直列に接続される，閾値電圧を設定するダイオード接続された第３のＭＯＳＦＥＴと、前記第２のＭＯＳＦＥＴに直列に接続される抵抗と、前記第２のＭＯＳＦＥＴと前記抵抗の直列接続点の電圧を反転するインバータ回路を有し，電源電圧が設定電圧になる時、前記インバータ回路の出力の極性を変化するリセット電圧設定部と、
カレントミラー回路を構成する第４、第５のＭＯＳＦＥＴと、該第４のＭＯＳＦＥＴに直列接続される抵抗と、該第５のＭＯＳＦＥＴに直列接続される容量と、該第５のＭＯＳＦＥＴと容量の直列接続点電圧を反転するインバータ回路を有するリセット時間設定部と，
前記リセット時間設定部のインバータ回路の出力と，前記リセット電圧設定部のインバータ回路の出力をノア回路を通してセット端子に，更に前記リセット電圧設定部のインバータ回路の出力をリセット端子に入力するラッチ回路を
有して構成されることを特徴とするパワーオンリセット回路。 - 請求項１乃至６のいずれかに記載のパワーオンリセット回路と、該パワーオンリセット回路からのリセット信号により回路がリセットされるデジタル回路を一体に集積化して構成される集積回路装置。
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