JP5501320B2

JP5501320B2 - 電子回路

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Publication number: JP5501320B2
Application number: JP2011216033A
Authority: JP
Inventors: 嘉浩長田
Original assignee: Kyocera Document Solutions Inc
Current assignee: Kyocera Document Solutions Inc
Priority date: 2011-09-30
Filing date: 2011-09-30
Publication date: 2014-05-21
Anticipated expiration: 2031-09-30
Also published as: CN103036545A; JP2013077939A; EP2575256A1; US20130082750A1; EP2575256B1; US8729934B2; CN103036545B

Description

本発明は、電子回路に関するものである。

電源投入時のディジタル回路の初期化は、通常、パワーオンリセットで行われる（例えば特許文献１参照）。パワーオンリセットでは、例えば電子機器の電源が投入されたときに、電源投入から遅延をもってリセット信号をディジタル回路に供給して初期化する。

特開２０００−２６９７８８号公報

図３は、パワーオンリセットでディジタル回路を非同期リセットする電子回路の一例を示す回路図である。図４は、図３に示す電子回路におけるクロック信号、パワーオンリセット信号、および出力端子の状態の一例を示すタイミングチャートである。

図３に示す電子回路では、集積回路（ＩＣ：Integrated Circuit）チップ１０１にクロック発生回路２とパワーオンリセット回路３が接続されている。クロック発生回路２からＩＣチップ１０１のＣＬＫ端子にクロック信号ＣＬＫが入力され、パワーオンリセット回路３からＩＣチップ１０１のＰＯＲ端子にパワーオンリセット信号ＰＯＲ＿Ｎが入力される。

ＩＣチップ１０１は、ディジタル回路１１１を有し、ディジタル回路１１１の出力信号が出力バッファー１１２を介して出力端子ＴＡＲに印加される。

ノイズの多い環境では、このパワーオンリセット信号をそのまま非同期リセットの信号として使用すると、ノイズで誤ってディジタル回路１１１がリセットされてしまうため、ノイズ除去回路１１３によってパワーオンリセット信号のノイズ除去が行われる。

ノイズ除去回路１１３には、入力バッファー１１４を介してクロック信号ＣＬＫが供給されるとともに、入力バッファー１１５を介してパワーオンリセット信号ＰＯＲ＿Ｎが供給され、ノイズ除去後の信号（リセット信号ＲＳＴ）がディジタル回路１１１の非同期リセットに使用される。ノイズ除去回路１１３は、パワーオンリセット信号を所定クロック遅延させ、遅延させたパワーオンリセット信号とその時点のパワーオンリセット信号との論理演算を行ってパワーオンリセット信号のノイズを除去し、その論理演算により得られるノイズ除去後のリセット信号ＲＳＴを出力する。これにより、図４に示すように、パワーオンリセット信号にノイズが発生しても、ディジタル回路１１１はリセットされない。

しかしながら、このようにしてディジタル回路１１１の初期化を行う場合、パワーオンリセット信号によるリセット状態が解除されリセット信号ＲＳＴがディジタル回路１１１に供給されるまでの遅延期間（図４における電源投入のタイミングＴｏから時刻Ｔ１までの期間）がノイズ除去回路１１３での遅延以上の長さに設定されるため、その遅延期間におけるディジタル回路１１１の出力信号の値は無効（不定）となってしまう。このため、その期間中、出力端子ＴＡＲに接続された回路や機器が誤動作する可能性がある。

例えばモーターの制御信号が出力端子ＴＡＲから出力される場合、電源投入後、ディジタル回路１１１の出力信号の値が無効（不定）である期間に、制御信号の値が意図せぬ値となり、モーターが意図せぬ動きをする可能性がある。

本発明は、上記の問題に鑑みてなされたものであり、リセットに起因するディジタル回路の初期化時の誤動作の発生を減らす電子回路を得ることを目的とする。

上記の課題を解決するために、本発明では以下のようにした。

本発明に係る電子回路は、ＩＣチップを備える。そのＩＣチップは、リセット信号の入力端子と、リセット信号のノイズ除去を行うノイズ除去回路と、ノイズ除去回路によるノイズ除去後の信号でリセットされるディジタル回路と、回路または機器が接続され、その回路または機器に制御信号を出力する出力端子と、出力端子に接続された出力バッファーと、ディジタル回路と出力バッファーとの間に設けられ、リセット信号によるリセット状態が解除されるまでの期間、出力バッファーに入力されるディジタル回路の出力信号を所定の値に固定することで指定されるレベルの信号を出力バッファーから出力端子に印加させる早期有効化回路とを有する。

これにより、パワーオンリセット信号などによるリセット状態が解除されるまでの期間、ディジタル回路の出力信号の値が不定にならずに済むため、リセットによるディジタル回路の初期化時の誤動作の発生が減る。

また、本発明に係る電子回路は、上記の電子回路に加え、次のようにしてもよい。この場合、上述のリセット信号は、パワーオンリセット信号である。

また、本発明に係る電子回路は、上記の電子回路のいずれかに加え、次のようにしてもよい。この場合、早期有効化回路は、上述のディジタル回路の出力信号とパワーオンリセット信号との論理演算を行い、その論理演算の結果を出力する。

また、本発明に係る電子回路は、上記の電子回路のいずれかに加え、次のようにしてもよい。この場合、上述のディジタル回路は、順序回路であり、ノイズ除去回路は、上述のノイズ除去後の信号で順序回路を非同期リセットする。

また、本発明に係る電子回路は、上記の電子回路のいずれかに加え、次のようにしてもよい。この場合、ノイズ除去回路は、パワーオンリセット信号を所定クロック遅延させ、遅延させたパワーオンリセット信号とその時点のパワーオンリセット信号との論理演算を行ってパワーオンリセット信号のノイズを除去し、その論理演算により得られるノイズ除去後の信号を出力する。

本発明によれば、電子回路において、リセットによるディジタル回路の初期化時の誤動作の発生を減らすことができる。

図１は、本発明の実施の形態に係る電子回路の構成を示す回路図である。図２は、図１に示す電子回路におけるクロック信号、パワーオンリセット信号、および出力端子の状態の一例を示すタイミングチャートである。図３は、パワーオンリセットでディジタル回路を非同期リセットする電子回路の一例を示す回路図である。図４は、図３に示す電子回路におけるクロック信号、パワーオンリセット信号、および出力端子の状態の一例を示すタイミングチャートである。

以下、図に基づいて本発明の実施の形態を説明する。

図１は、本発明の実施の形態に係る電子回路の構成を示す回路図である。

図１に示す電子回路は、ＩＣチップ１にクロック発生回路２とパワーオンリセット回路３が接続されている。クロック発生回路２からＩＣチップ１のＣＬＫ端子にクロック信号ＣＬＫが入力され、パワーオンリセット回路３からＩＣチップ１のＰＯＲ端子にパワーオンリセット信号ＰＯＲ＿Ｎが入力される。また、ＩＣチップ１の出力端子ＴＡＲには、図示せぬ回路や機器が接続される。

ＩＣチップ１は、ディジタル回路１１、出力バッファー１２、ノイズ除去回路１３、入力バッファー１４，１５、および早期有効化回路１６を有する。

ディジタル回路１１は、フリップフロップ２１，２２を有する順序回路である。なお、図１において、ディジタル回路１１内の、フリップフロップ２１，２２以外の素子の図示は省略している。

ノイズ除去回路１３には、入力バッファー１４を介してクロック信号ＣＬＫが供給されるとともに、入力バッファー１５を介してパワーオンリセット信号ＰＯＲ＿Ｎが供給され、ノイズ除去後の信号（リセット信号ＲＳＴ）がディジタル回路１１の非同期リセットに使用される。ノイズ除去回路１３は、パワーオンリセット信号を所定クロック遅延させ、遅延させたパワーオンリセット信号とその時点のパワーオンリセット信号との論理演算を行ってパワーオンリセット信号のノイズを除去し、その論理演算により得られるノイズ除去後のリセット信号ＲＳＴをディジタル回路１１へ出力する。このため、パワーオンリセット信号によるリセットが継続する期間は、ノイズ除去回路１３での遅延以上の長さに設定される。

早期有効化回路１６は、ディジタル回路１１と出力端子ＴＡＲに接続されている出力バッファー１２との間に設けられており、パワーオンリセット信号によるリセット状態が解除されるまでの期間、ディジタル回路１１の出力信号を、所定の値に固定し、パワーオンリセット信号によるリセット状態が解除されると、ディジタル回路１１の出力信号をそのまま出力バッファー１２へ供給する。

この実施の形態では、ディジタル回路１１は、フリップフロップ２１，２２から２つの出力信号を出力している。早期有効化回路１６は、２つのＯＲ演算回路３１，３２を有し、ディジタル回路１１の２つの出力信号とパワーオンリセット信号との論理演算をそれぞれ行い、その論理演算の結果を出力する。

この実施の形態では、パワーオンリセット信号の値は、リセット状態が解除されるとＨ（ハイ）レベルになるので、パワーオンリセット信号が、これらのＯＲ演算回路３１，３２の一方の入力として反転入力されている。パワーオンリセット信号によるリセット状態が解除されるまでの期間において出力すべき固定値に応じて、ＯＲ演算回路３１の他方の入力および出力の両方が反転または非反転とされるとともに、ＯＲ演算回路３２の他方の入力および出力の両方が反転または非反転とされる。

なお、ＯＲ演算回路３１，３２の代わりにＡＮＤ演算回路を使用してもよい。その場合も同様にして、ＡＮＤ演算回路の２入力および１出力について反転か非反転かが適宜設定される。

出力バッファー１２は、スリーステートバッファーであり、ＯＲ演算回路３１から入力信号を供給され、ＯＲ演算回路３２から制御信号を供給される。

次に、上記電子回路の動作について説明する。

図２は、図１に示す電子回路におけるクロック信号、パワーオンリセット信号、および出力端子の状態の一例を示すタイミングチャートである。

当該電子回路を内蔵している電気機器の電源が投入されると（時刻Ｔｏ）、当該電子回路の各部が起動を開始する。

図２に示すように、クロック発生回路２は、電源投入（時刻Ｔｏ）から遅延してクロック信号ＣＬＫの出力を開始する。

同様に、パワーオンリセット回路３は、電源投入（時刻Ｔｏ）から遅延して、パワーオンリセット信号ＰＯＲ＿Ｎによるリセット状態を解除する（この実施の形態では、パワーオンリセット信号ＰＯＲ＿ＮをＬ（ロー）レベルからＨレベルへ変更することでリセット状態が解除される）。

ＩＣチップ１のノイズ除去回路１３は、クロック信号ＣＬＫとパワーオンリセット信号ＰＯＲ＿Ｎを供給され、所定クロックだけパワーオンリセット信号を遅延させ、現時点のパワーオンリセット信号がＬレベルからＨレベルへ変化したときに、遅延させたパワーオンリセット信号がＬレベルであれば、リセット信号ＲＳＴ（Ｈレベルのパルス信号）をディジタル回路１１へ供給する。

リセット信号ＲＳＴが供給される前は（つまり、時刻Ｔｏから時刻Ｔ１までの期間）、ディジタル回路１１の出力信号の値は無効（不定）であり、リセット信号ＲＳＴが供給されると（時刻Ｔ１）、ディジタル回路１１は、初期化され、それ以降の出力信号の値は有効となる。

一方、出力端子ＴＡＲのレベルは、時刻Ｔｏから時刻Ｔ１までの期間（つまり、ディジタル回路１１の出力が不定である期間）、パワーオンリセット信号がＬレベルであるため、早期有効化回路１６による固定値が出力バッファー１２に供給され、早期有効化回路１６により指定されるレベルの信号が出力バッファー１２から出力端子ＴＡＲに印加されるので、出力端子ＴＡＲのレベルは有効となる。ただし、電源投入直後は、電源電圧が低く、入力バッファー１５、早期有効化回路１６、出力バッファー１２の正常動作が保証されないため、出力端子ＴＡＲのレベルも有効ではない。

時刻Ｔ１以降の期間においては、パワーオンリセット信号はＨレベルとなるため、早期有効化回路１６により、ディジタル回路１１の出力信号がそのまま出力バッファー１２に供給され、ディジタル回路１１により指定されるレベルの信号が出力バッファー１２から出力端子ＴＡＲに印加される。したがって、この期間においても、出力端子ＴＡＲのレベルは有効となる。

図２に示すように、時刻Ｔ１以降の期間においてパワーオンリセット信号にノイズが発生した場合、ノイズに起因して、早期有効化回路１６による固定値が出力バッファー１２に供給されてしまう。このとき、その固定値が、本来出力されるべきディジタル回路１１の出力信号の値と同一であることが保証されないため、パワーオンリセット信号にノイズが発生している期間の出力端子ＴＡＲのレベルは有効ではなくなる。しかしながら、ノイズ除去回路１３によりこのノイズは除去されるため、このノイズに起因してディジタル回路１１にリセット信号ＲＳＴが供給されることはなく、ディジタル回路１１は、正常動作を継続する。ディジタル回路１１が正常動作を継続しているため、パワーオンリセット信号からノイズがなくなると、出力端子ＴＡＲのレベルはただちに有効に戻る。

以上のように、上記実施の形態によれば、ノイズ除去回路１３は、パワーオンリセット信号のノイズ除去を行い、ディジタル回路１１は、ノイズ除去回路１３によるノイズ除去後の信号でリセットされる。早期有効化回路１６は、パワーオンリセット信号によるリセット状態が解除されるまでの期間、ディジタル回路１１の出力信号を所定の値に固定する。

これにより、パワーオンリセット信号によるリセット状態が解除されるまでの期間、ディジタル回路１１の出力信号の値が不定にならずに済むため、パワーオンリセットによるディジタル回路１１の初期化時の誤動作の発生が減る。

なお、上述の実施の形態は、本発明の好適な例であるが、本発明は、これらに限定されるものではなく、本発明の要旨を逸脱しない範囲において、種々の変形、変更が可能である。

例えば、上記実施の形態において、パワーオンリセット信号の代わりに、ユーザーによるリセット操作などにより発生する強制リセット信号を使用するようにしてもよい。その場合、パワーオンリセット回路３の代わりに、強制リセット信号を生成する強制リセット回路が使用される。

また、上記実施の形態においては、出力端子ＴＡＲに接続されている出力バッファー１２に対して入力される信号を早期に有効化しているが、入力端子に接続されている入力バッファー（スリーステートバッファーなど）に対して入力される制御信号を同様に早期に有効化するようにしてもよい。同様に、出力端子ＴＡＲに接続されている入出力バッファーに対して入力される信号を早期に有効化するようにしてもよい。

本発明は、例えば、パワーオンリセットを行う電子回路に適用可能である。

１ＩＣチップ
１１ディジタル回路
１２出力バッファー
１３ノイズ除去回路
１６早期有効化回路

Claims

ＩＣチップを備え、
前記ＩＣチップは、
リセット信号の入力端子と、
前記リセット信号のノイズ除去を行うノイズ除去回路と、
前記ノイズ除去回路によるノイズ除去後の信号でリセットされるディジタル回路と、
回路または機器が接続され、前記回路または前記機器に制御信号を出力する出力端子と、
前記出力端子に接続された出力バッファーと、
前記ディジタル回路と前記出力バッファーとの間に設けられ、前記リセット信号によるリセット状態が解除されるまでの期間、前記出力バッファーに入力される前記ディジタル回路の出力信号を所定の値に固定することで指定されるレベルの信号を前記出力バッファーから前記出力端子に印加させる早期有効化回路と、
を有することを特徴とする電子回路。
前記リセット信号は、パワーオンリセット信号であることを特徴とする請求項１記載の電子回路。
前記早期有効化回路は、前記ディジタル回路の出力信号と前記リセット信号との論理演算を行い、その論理演算の結果を出力することを特徴とする請求項１または請求項２記載の電子回路。
前記ディジタル回路は、順序回路であり、
前記ノイズ除去回路は、前記ノイズ除去後の信号で前記順序回路を非同期リセットすること、
を特徴とする請求項１から請求項３のうちのいずれか１項記載の電子回路。
前記ノイズ除去回路は、前記リセット信号を所定クロック遅延させ、遅延させた前記リセット信号とその時点の前記リセット信号との論理演算を行って前記リセット信号のノイズを除去し、前記論理演算により得られるノイズ除去後の信号を出力することを特徴とする請求項１から請求項４のうちのいずれか１項記載の電子回路。