JP4437541B2 - リセット制御回路及びリセット制御方法 - Google Patents

Description

本発明は、回路システムのリセット制御回路及びリセット制御方法に関するものであり、特に、異常時のリセット動作について、リセット要求信号に応じて、システムにリセット信号を出力してリセット動作を行うリセット制御回路及びリセット制御方法に関するものである。

回路システムには、電源電圧が不安定であったり、周囲温度の変化が激しかったりするなど過酷な条件の下で用いられるものがある。
その一例として、自動車などに搭載されるマイクロコンピュータシステム、いわゆる車載用マイコンシステムが挙げられる。例えば、この車載用マイコンシステムに電力を供給するバッテリでは、エンジンの始動のためにセルモータを駆動する場合、その電圧が大きく低下し、ひいては、システムに供給する電源電圧も低下することになる。また、自動車の室内は、真夏の炎天下にさらされて高温になる場合がある。このように、電源電圧が定格電圧を下回ったり、周囲温度が定格温度を上回ったりすると、車載用マイコンシステムが正常に動作しなくなる虞が生じる。さらに、車載用マイコンシステムでは、このような異常状態におかれた場合であっても、少なくともＲＡＭやレジスタに格納されたデータは保持されていることが求められている。このため、車載用マイコンシステムに用いられるリセット制御回路では、他のシステムや外部から指令される場合のほか、電源電圧や周囲温度などの異常状態を検知した場合に、クロック信号に同期してリセット要求信号を取り込み、リセット信号を発生するものがある。

また、車載用マイコンシステム等のシステムによっては、異常状態の検出に対して要求されるリセット応答に比して、低いクロック周波数で動作しているものがある。さらに、そのシステムのリセット動作についても、クロック信号に同期して行われる場合がある。
このようなシステムに用いられるリセット制御回路では、リセット動作が低いクロック周波数を用いて行われるため、異常を検知してから直ちにシステムをリセット状態にすることが出来ないという問題が生じていた。このような、問題を解決するために、リセット動作を行うと共にシステムに供給されるクロック周波数を切替えるリセット制御回路が考えられる。

特許文献１に開示される回路は、クロック同期型半導体記憶装置へ通常動作時に供給するクロック信号を生成出力する第１のクロック発生手段と、これよりも低速とされた第２のクロック発生手段とを有している。さらに、電源電位を監視して電源投入から所定の期間パワーオンリセット信号を生成するリセット回路と、パワーオンリセット信号に応じて、第１のクロック発生手段の出力及び第２のクロック発生手段の出力のいずれか一方を選択出力するクロック切替回路とを有している。このクロック切替回路は、パワーオンリセット信号が活性化時に、第２のクロック発生手段の出力を、同期型半導体記憶装置へのクロック信号として供給する。すなわち、クロック同期型半導体記憶装置へ供給されるクロック信号は、パワーオンリセット信号が活性化すると共に、第１のクロック発生手段の出力から、第２のクロック発生手段の出力に切り替わることとなる。

そこで、特許文献１の制御回路を利用して、リセット信号の活性化時に、第１のクロック発生手段から、第２のクロック発生手段にクロック信号の出力を切替えるリセット制御回路構成することが考えられる。なお、この場合には、特許文献１とは逆に、第２クロック発生手段は、第１クロック発生手段よりも高い周波数を出力する手段としておく。すると、異常状態の検出に対して、高い周波数のクロック信号を用いてリセット動作が行われ、より早くシステムをリセット状態にすることができる。
特許第３１１９６２８号公報（図1）

しかしながら、クロック信号に同期してリセット要求信号を取り込むリセット制御回路では、クロック信号の周波数が低い場合、あるいは、クロック信号が停止している場合では、リセット要求信号が取り込まれるまでの時間が長くなる、あるいは、リセット要求信号が取り込まれない虞が生じる。

また、リセット動作がクロック信号に同期して行われるシステムであって、このクロック信号が、異常状態の検出に対して要求されるリセット応答に比して低いクロック周波数である場合を想定する。この場合には、前述したように、特許文献１に示される回路を利用してリセット制御回路を構成することが考えられる。しかるに、この手段を用いたとしても、以下に示す問題が発生する。
ここで、異常状態の検知により、リセット信号を活性化してリセット動作を行うとともに、クロック信号を切り替えたとき、ＲＡＭやレジスタなどの書き込みサイクルの途中である場合を想定する。このとき、内部のバスなどが初期化されるため、ＲＡＭなどに入力される書き込みデータも初期化されることになる。また、ＲＡＭなどには、リセットが掛かった時点で入力されている書き込みデータの内容が書き込まれることになる。すなわち、ＲＡＭなどには、初期化されたデータ、あるいは、初期化される途中の不定データが書き込まれ、本来書き込まれるべき内容とは異なることとなり、問題である。

本発明はかかる問題点に鑑みてなされたものであって、クロック同期回路を含むシステム、特に、異常時のリセット動作について、クロック信号が、停止している場合や、異常状態の検出に対して要求されるリセット応答に比してその周期が長い場合、適切にリセット動作を行うリセット制御回路及びリセット制御方法の提供を目的とする。

前記目的を達成するために、本発明にかかり、リセット要求信号に応じてリセット信号を出力制御するリセット制御回路は、上記リセット要求信号をリセット出力待機期間だけ遅延させて、リセット要求遅延信号として出力するリセット要求遅延部と、上記リセット要求信号をクロック信号に同期して保持して、リセット要求保持信号として出力するリセット要求保持部と、上記リセット要求遅延信号及び上記リセット信号保持信号の論理和を上記リセット信号として出力する論理和演算部とを備えている。

また、本発明にかかり、リセット要求信号に応じてリセット信号を出力制御するリセット制御方法は、上記リセット要求信号をリセット出力待機期間だけ遅延させて、リセット要求遅延信号として出力するステップと、上記リセット要求信号をクロック信号に同期して保持して、リセット要求保持信号として出力するステップと、を備え、上記リセット要求遅延信号及び上記リセット要求保持信号のうち早く変化する信号のタイミングで上記リセット信号を発生する。

本発明のリセット制御回路及びリセット制御方法では、リセット要求信号が活性化すると、リセット要求遅延部は、リセット出力待機期間を経た後、リセット要求遅延信号を活性化する。一方、リセット要求保持部は、リセット要求信号をクロック信号に同期したタイミングで取り込み保持した後、リセット要求保持信号を活性化する。さらに、リセット要求遅延信号及びリセット要求保持信号の論理和であるリセット信号は、これらのうち早く活性化される方のタイミングで活性化される。
したがって、リセット要求信号が活性化してからリセット出力待機期間を経るまでに、リセット要求信号がクロック信号に同期して取り込まれた場合には、リセット要求保持信号が活性化されるため、リセット信号はクロック信号に同期したタイミングで活性化される。一方、リセット要求信号がクロック信号に同期して取り込まれない場合であっても、リセット信号は、リセット要求遅延信号により、活性化されることになる。

本発明のリセット制御回路及びリセット制御方法は、クロック信号の周波数が低いあるいは停止しているなどの理由で、リセット要求信号がクロック信号に同期して迅速に取り込めない場合であっても、リセット出力待機期間を経た後、リセット信号を出力する。すなわち、異常状態の検出に対して要求されるリセット応答に比してその周期が長い場合でも適切にリセット動作を行うリセット制御回路及びリセット制御方法となし得る。

本発明によれば、クロック同期回路を含むシステム、特に、異常時のリセット動作について、クロック信号が、停止している場合や、異常状態の検出に対して要求されるリセット応答に比してその周期が長い場合に適切にリセット動作を行うことができるリセット制御回路、及びリセット制御方法を提供することが可能となる。

本発明の実施にかかるリセット制御回路及びリセット制御方法について図１〜図９を参照して説明する。

図１は、第一の実施形態にかかるリセット制御回路１００の第一原理図である。以下にこのリセット制御回路１００及びリセット制御方法について説明する。
このリセット制御回路１００は、リセット要求信号ＲＲに応じてリセット信号ＲＳを出力する回路である。このリセット制御回路１００は、リセット要求信号ＲＲをリセット出力待機期間Ｄだけ遅延させたリセット要求遅延信号ＲＤを出力するリセット要求遅延部２と、リセット要求信号ＲＲをクロック信号ＣＫに同期して取り込んだリセット要求保持信号ＲＨを出力するリセット要求保持部３とを含んでいる。さらに、このリセット制御回路１００は、リセット要求遅延信号ＲＤ及びリセット要求保持信号ＲＨの論理和であるリセット信号ＲＳを出力する論理和演算部４を含んでいる。

第一原理図において、リセット要求信号ＲＲが活性化すると、リセット要求遅延部２は、リセット出力待機期間Ｄを経た後、リセット要求遅延信号ＲＤを活性化する。
一方、リセット要求保持部３は、リセット要求信号ＲＲをクロック信号ＣＫに同期したタイミングで取り込み、リセット要求保持信号ＲＨを活性化する。

リセット信号ＲＳは、リセット要求遅延信号ＲＤ及びリセット要求保持信号ＲＨの論理和であるから、これらのうち早く活性化される方のタイミングで活性化される。
従って、リセット要求信号ＲＲが活性化してからリセット出力待機期間Ｄを経るまでに、リセット要求信号ＲＲがクロック信号ＣＫに同期して取り込まれた場合には、リセット信号ＲＳは、リセット要求保持信号ＲＨが活性化されるため、クロック信号ＣＫに同期したタイミングで活性化される。一方、リセット要求信号ＲＲがクロック信号ＣＫに同期して取り込まれない場合であっても、リセット信号ＲＳは、リセット要求遅延信号ＲＤにより、活性化されることになる。
本実施例１にかかるリセット制御回路１００及びリセット制御方法を用いることで、クロック信号ＣＫの周波数が低いあるいは停止しているなどの理由で、リセット要求信号ＲＲがクロック信号ＣＫに同期して迅速に取り込めない場合であっても、リセット出力待機期間Ｄを経た後、リセット信号ＲＳを出力する。すなわち、異常状態の検出に対して要求されるリセット応答に比してその周期が長い場合などクロック信号ＣＫの状態にかかわらず、適切にリセット信号ＲＳを発生するリセット制御回路及びリセット制御方法となし得る。

リセット信号ＲＳは、図示しないシステム（例えば、車載用マイコンシステム）などのリセット入力に接続される。リセット信号ＲＳが活性化されると、クロック同期回路のフリップフロップなどが初期化される。ひいては、システムの動作シーケンスが初期化されて、その動作が停止した状態（以後リセット状態とも言う）となる。

リセット要求信号ＲＲは、リセット制御回路１００にリセット信号ＲＳの出力を要求する入力信号である。このリセット要求信号ＲＲとしては、例えば、手動によるリセット要求や他のシステムからのリセット要求など外部で発生する信号、あるいは、電源電圧や温度などの異常検知信号を用いることができる。このような異常検知信号を用いることで、周囲の電源電圧や温度が異常になった場合、直ちにシステムをリセット状態にして、システムの暴走などによる不具合を防止することができる。

リセット要求遅延部２としては、リセット要求信号ＲＲが入力され、この入力からリセット出力待機期間Ｄの遅延を生成できるものであればいずれの構成でもよい。例えば、具体的には、ＣＲ時定数を用いたアナログ方式の遅延回路やクロックを用いたタイマ回路などで構成するデジタル方式の遅延回路が挙げられる。
なお、本実施例１にかかるリセット制御回路１００は、異常時のリセット動作について用いられる場合が多い。このような条件下では、クロック信号などの発振も不安定になりがちである。これに対して、アナログ方式の遅延回路は、その動作にクロックを必要としないため、周囲が異常状態の場合であっても確実に動作することができ、より好適である。

リセット要求保持部３としては、クロック信号ＣＫに同期してリセット要求信号ＲＲを保持できればいずれのものでもよく、例えば、フリップフロップ回路やラッチ回路を用いることができる。

論理和演算部４としては、論理和演算ができればいずれのものでもよく、論理ゲートで構成されるＯＲ回路やオープンコレクタ（ドレイン）の出力バッファを電気的に結合するワイアードＯＲ回路などを用いることができる。なお、ここで言う論理和には、正論理の場合と負論理の場合とを含んでいる。つまり、実際に用いる回路は、負論理の場合であれば、ＡＮＤ回路を、正論理の場合であれば、ＯＲ回路を用いることとなる。

なお、リセット出力待機期間Ｄの長さは、少なくともクロック信号ＣＫの周期を包含する長さとするとよい。本実施例１では、リセット出力待機期間Ｄの長さは、クロック信号ＣＫの約２．５周期の長さとされている。このようにすると、クロック信号ＣＫが停止していない場合において、リセット要求信号ＲＲをクロック信号ＣＫに同期して取り込むことができ、クロック信号ＣＫに同期したリセット動作を行うことができるからである。このため、例えば、書き込みサイクルにあるＲＡＭなどにおいて、その動作を中断することによる不具合（例えば、その破壊）を防止することができる。さらに、リセット出力待機期間Ｄの長さは、クロック信号ＣＫの周期を包含する長さとしたうえで、より短くすることが好ましい。クロック信号ＣＫが停止している場合、リセット信号ＲＳをより早く活性化でき、非同期のリセット動作を迅速に行うことができるからである。

図２に示す第一の実施形態にかかるリセット制御回路１００は、第一原理図（図１）に基づく回路構成を備えている。すなわち、リセット制御回路１００は、遅延回路２１及び二入力ＯＲ回路２２からなるリセット要求遅延部２と、フリップフロップ３１からなるリセット要求保持部３と、二入力ＡＮＤ回路４１からなる論理和演算部４とを備えている。また、リセット要求信号ＲＲ及びリセット信号ＲＳは、負論理の入力及び出力信号である。本明細書において、負論理の信号とは、ハイレベルの場合は非活性状態を示し、ローレベルの場合は活性状態を示す信号を指す。また、信号の活性状態とは、信号の意図する内容を指令する状態のことを指す。

このうちリセット要求遅延部２は、入力信号に対してリセット出力待機期間Ｄだけ遅延させて遅延信号ＲＤ１を発生する遅延回路２１と、二入力ＯＲ回路２２とを含んでいる。遅延回路２１の入力及び二入力ＯＲ回路２２の一方の入力はリセット要求信号ＲＲに接続されている。また、二入力ＯＲ回路２２の他方の入力は、遅延回路２１の出力に接続されている。なお、このリセット要求遅延部２のリセット要求遅延信号ＲＤも、負論理の信号である。

リセット要求遅延部２において、リセット要求信号ＲＲがローレベルになると、二入力ＯＲ回路２２のうち、一方の入力はローレベルになるが、他方の入力はリセット出力待機期間Ｄが経過するまでハイレベルを保っている。そして、リセット出力待機期間Ｄ経過後、二入力ＯＲ回路２２の出力は、ローレベルとなる。なお、リセット出力待機期間Ｄが経過する前に、リセット要求信号ＲＲがハイレベルになると、二入力ＯＲ回路２２の出力は、ローレベルになることなくハイレベルを保つこととなる。すなわち、このリセット要求
遅延部２では、リセット要求信号ＲＲのローレベルの長さが、リセット出力待機期間Ｄの長さよりも短い場合には、リセット要求遅延信号ＲＤは活性化されない。このため、ノイズなどがリセット要求信号ＲＲに入力されたとしても、リセット出力待機期間Ｄの長さよりも短いものについては排除することができる。

図３に具体的な動作波形を示す。このうち（ａ）は、リセット出力待機期間Ｄよりも短い周期を有するクロック信号ＣＫが入力されている場合を示し、（ｂ）はクロック信号ＣＫが停止している場合を示している。

まず、図３（ａ）で示す動作波形では、リセット要求信号ＲＲは、ローレベルに変化し、フリップフロップ３１（リセット要求保持部３）において、クロック信号ＣＫの立ち上りエッジに同期して取り込まれる。このため、フリップフロップ３１の出力であるリセット要求保持信号ＲＨはローレベルに変化する。また、リセット要求保持信号ＲＨがローレベルに変化すると、二入力ＡＮＤ回路４１において、論理積演算（負論理の論理和演算）がなされ、二入力ＡＮＤ回路４１の出力であるリセット信号ＲＳはローレベルに変化する。したがって、この場合には、リセット信号ＲＳは、クロック信号ＣＫに同期して出力される。

一方、図３（ｂ）で示す動作波形では、リセット要求信号ＲＲがローレベルにされると、リセット要求遅延信号ＲＤは、リセット出力待機期間Ｄの経過後のローレベルに変化する。一方、リセット要求保持信号ＲＨはハイレベルのまま変化しない。従って、リセット信号ＲＳは、リセット要求遅延信号ＲＤのタイミングでローレベルに変化することとなる。この場合には、リセット信号ＲＳは、クロック信号ＣＫとは非同期のタイミングで出力されることとなる。

本実施例１にかかるリセット制御回路１００では、可能であればクロック信号ＣＫに同期してリセット信号ＲＳを活性化することができる。その一方、クロックの停止などが原因でそれが不可能な場合であっても、クロック信号ＣＫと非同期にリセット信号ＲＳを活性化することができる。すなわち、クロック信号ＣＫのどのような状態であっても、確実にリセット動作を行うことができるリセット制御回路１００及びリセット制御方法となし得る。

具体的な遅延回路２１Ａを図４に示す。この遅延回路２１Ａは、バッファＢ１と、バッファＢ２と、バッファＢ１の出力及びＢ２の入力の間に接続された抵抗素子Ｒと、バッファＢ２の入力とグランドＶＳの間に接続された容量素子Ｃとを含んでいる。入力端子ＩＮから信号が入力されると、抵抗素子Ｒ及び容量素子Ｃで構成されたＣＲ時定数回路によりリセット出力待機期間Ｄの遅延を発生する。さらに、バッファＢ２を介して出力端子ＯＵＴからこの遅延信号を出力する。
また、抵抗素子Ｒ及び容量素子Ｃの少なくともいずれかを調整することにより、ＣＲ時定数を変化させることができ、ひいてはＣＲ時定数回路の遅延によるリセット出力待機期間Ｄの長さを調整することができる。さらに、上述したようにリセット出力待機期間Ｄの長さを、クロック信号ＣＫの周期よりも大きくなるように調整すれば、クロック信号ＣＫが停止していない場合には、リセット信号ＲＳは、常にクロック信号ＣＫに同期して活性化される。このため、より最適にリセット動作を行うことができるリセット制御回路１００及びリセット制御方法となし得る。

図５は、第二の実施形態にかかるリセット制御回路２００の第二原理図である。以下にこのリセット制御回路２００及びそのリセット制御方法について説明する。
リセット制御回路２００は、リセット要求信号ＲＲに応じてクロック信号ＣＫと、リセット信号ＲＳとを制御する回路である。このリセット制御回路２００は、リセット要求信号ＲＲに応じてクロック信号ＣＫを変成するクロック変成部２１０と、リセット信号ＲＳを出力するリセット信号生成部２２０とを含む。このうちクロック変成部２１０は、リセット要求信号ＲＲの活性化に応じて、クロック信号ＣＫの変成を行う部分である。さらに、クロック変成部２１０は、クロック出力待機期間ＤＣの遅延で、クロック出力信号ＲＣを活性化する。一方、リセット信号生成部２２０は、クロック出力信号ＲＣが活性化されると、リセット出力待機期間Ｄの遅延でリセット信号ＲＳを活性化する。

リセット信号ＲＳは、図示しないシステム（例えば、車載用マイコンシステム）などのリセット入力に接続される。リセット信号ＲＳが活性化されると、システムに含まれるクロック同期回路のフリップフロップなどが初期化される。すると、システムの動作シーケンスが初期化されて、システムの動作が停止したリセット状態となる。

リセット要求信号ＲＲは、リセット制御回路２００にリセット信号ＲＳの出力を要求する入力信号である。このリセット要求信号ＲＲとしては、例えば、手動によるリセット要求や他のシステムからのリセット要求など外部で発生する信号を用いることができる。また、電源電圧や温度などの異常を検知した異常検知信号も用いることができる。このような異常検知信号を用いると、周囲の電源電圧や温度が異常になった場合、直ちにシステムをリセット状態にして、システムの暴走などによる不具合を防止することができる。

リセット出力待機期間Ｄは、少なくとも変成後のクロック信号ＣＫの１周期分の長さを包含する長さであればよい。本実施例２のリセット制御回路２００では、このリセット出力待機期間Ｄは、変成後のクロック信号ＣＫの約１．５周期分の長さとされている。

リセット制御回路２００では、クロック信号ＣＫの変成後、リセット出力待機期間Ｄを経てリセット信号ＲＳを活性化している。すなわち、リセット信号ＲＳが活性化する前に、クロック信号ＣＫのサイクルが終結されることとなる。例えば、システムにＲＡＭが含まれる場合では、リセット信号ＲＳが活性化する前に、ＲＡＭの書き込みサイクルが終結する。したがって、書き込みサイクルにリセット動作が行われることがないから、ＲＡＭの内容の破壊などを防止することができる。

ところで、リセット動作に先立ち、システムのレジスタ退避や低消費電力モードへの切り替えなどの準備処理を行う場合がある。準備処理にシーケンス動作が含まれる場合には、その実行ステップ数に見合ったクロック数が必要である。この場合には、リセット出力待機期間Ｄを調整すればよい。例えば、リセット出力待機期間Ｄを長くすれば、リセット動作に先立つクロックに含まれるクロックパルス数を増やすことが出来る。

クロック信号ＣＫの変成とは、異常状態の検出に対して要求されるリセット応答の長さに比して短い期間でクロック信号ＣＫの波形の状態を変化させることである。例えば、具体的には、クロック信号ＣＫの位相や周波数を変化させることが挙げられる。
このうちクロック信号ＣＫの位相を変化させる手段及び方法としては、反転することやクロック信号ＣＫを遅延させる手段及び方法が挙げられる。
一方、クロック信号ＣＫの周波数を変化させる手段及び方法としては、公知の分周器を用いてその分周比を変更する手段及び方法や公知のＰＬＬ回路を用いてＰＬＬ発振周波数を変更する手段及び方法などが挙げられる。なお、クロック信号ＣＫの周波数を低い周波数から高い周波数に変化させると、リセット出力待機期間Ｄ内に、クロック信号ＣＫにより多くのクロックパルス数を含ませることができる。つまり、準備処理にシーケンス動作が含まれる場合には、より短いリセット出力待機期間Ｄ内に、準備処理のステップ数に見合ったクロックパルス数を含むクロック信号ＣＫとすることができる。

図６に示す第二の実施形態にかかるリセット制御回路２００は、第二原理図（図５）に基づく回路構成を含んでいる。すなわち、リセット制御回路２００は、第一水晶発振子ＸＴ１を含む第一クロック信号発生部２１１と、第二水晶発振子ＸＴ２を含む第二クロック信号発生部２１２と、クロック選択部２１３と、クロック出力信号生成部２１４と、インバータ２１５とからなるクロック変成部２１０及びリセット信号生成部２２０を含んでいる。

このほか、リセット制御回路２００は、電源電圧監視部２３０と、ＡＮＤ回路２３１とを含んでいる。このうち電源電圧監視部２３０は、後述するように電源電圧ＶＤが所定電圧ＶＬよりも低くなった場合に、電圧異常信号ＥＶにローレベルを出力する。また、ＡＮＤ回路２３１は、リセット要求信号ＲＲ及び電圧異常信号ＥＶを入力とし、それらの論理積（負論理の論理和）である内部リセット要求信号ＲＲ１を出力する。すなわち、リセット要求信号ＲＲ及び電圧異常信号ＥＶのいずれかがローレベルになると、内部リセット要求信号ＲＲ１はローレベルとなる。

第一クロック信号発生部２１１は、第一水晶発振子ＸＴ１を接続するための水晶接続端子Ｘ１，Ｘ２と、発振イネーブル端子ＥＮと、クロック出力端子ＣＫＯを有する。
図７に、第一クロック信号発生部２１１のトランジスタ回路図を示す。この第一クロック信号発生部２１１は、ＰＭＯＳトランジスタＴＰ１，ＴＰ２及びＮＭＯＳトランジスタＴＮ１，ＴＮ２からなる出力インバータと、ＰＭＯＳトランジスタＴＰ３及びＮＭＯＳトランジスタＴＮ３からなる帰還インバータとを含む。これらの両端である水晶接続端子Ｘ１，Ｘ２には、アナログスイッチＳＷが直列に接続された帰還抵抗素子Ｒと、第一水晶発振子ＸＴ１とが接続されている。また、水晶接続端子Ｘ１，Ｘ２には、発振容量素子Ｃ１，Ｃ２がそれぞれ接続されている。

また、この第一クロック信号発生部２１１では、発振イネーブル端子ＥＮは、水晶接続端子Ｘ１に接続された出力固定用のＰＭＯＳトランジスタＴＰ４、インバータＩＮＶ及びアナログスイッチＳＷのＮＭＯＳゲート入力ＮＧに接続されている。また、インバータＩＮＶの出力は、アナログスイッチＳＷのＰＭＯＳゲート入力ＰＧに接続されている。

第一クロック信号発生部２１１において、発振イネーブル端子ＥＮをハイレベルにすると、ＰＭＯＳトランジスタＴＰ４はオフ状態、アナログスイッチＳＷはオン状態になるため、出力インバータ、帰還インバータ、第一水晶発振子ＸＴ１、帰還抵抗素子Ｒ及び発振容量素子Ｃ１，Ｃ２からなる発振回路が機能し、クロック出力端子ＣＫＯからクロック信号が出力される。一方、発振イネーブル端子ＥＮをローレベルにすると、ＰＭＯＳトランジスタＴＰ４がオン状態になるため、水晶接続端子Ｘ１の電位はハイレベルに固定されて発振は停止し、クロック出力端子ＣＫＯにローレベルが出力される。

なお、第二クロック信号発生部２１２については、第二水晶発振子ＸＴ２の発振周波数を除いて、第一クロック信号発生部２１１と同様である。
また、第二の実施形態にかかるリセット制御回路２００において、第一水晶発振子ＸＴ１には、発振周波数が３２ＫＨｚの水晶発振子が用いられ、第二水晶発振子ＸＴ２には、発振周波数が３２ＭＨｚの水晶発振子が用いられている。

また、図６に戻り、実施例２のリセット制御回路２００では、第一クロック信号発生部２１１の発振イネーブル端子ＥＮには、内部リセット要求信号ＲＲ１が、第二クロック信号発生部２１２の発振イネーブル端子ＥＮには、内部リセット要求信号ＲＲ２が、それぞれ接続されている。このうち内部リセット要求信号ＲＲ２は、その入力が内部リセット要求信号ＲＲ１に接続されたインバータ２１５の反転出力である。したがって、内部リセット要求信号ＲＲ１がハイレベルの場合には、第一クロック信号発生部２１１が発振するため、そのクロック出力端子ＣＫＯにクロック信号ＣＫ１が出力される。一方、内部リセット要求信号ＲＲ１がローレベル（内部リセット要求信号ＲＲ２がハイレベル）の場合には、第二クロック信号発生部２１２が発振するため、そのクロック出力端子ＣＫＯにクロック信号ＣＫ２が出力される。

クロック選択部２１３は、第一クロック信号発生部２１１及び第二クロック信号発生部２１２から出力されるクロック信号ＣＫ１及びＣＫ２のうちいずれか一つを選択して出力する回路である。
このクロック選択部２１３は、公知のセレクタ回路を有し、選択信号端子ＳＥＬに、ハイレベルが入力されると入力端子ＩＮ１に入力された信号を、ローレベルが入力されると入力端子ＩＮ２に入力された信号を、出力端子ＯＵＴに出力する。
具体的には、選択信号端子ＳＥＬにクロック出力信号ＲＣが、入力端子ＩＮ１にクロック信号ＣＫ１が、入力端子ＩＮ２にクロック信号ＣＫ２が、それぞれ接続されている。したがって、クロック出力信号ＲＣがハイレベルである場合はクロック信号ＣＫ１が出力され、クロック出力信号ＲＣがローレベルである場合はクロック信号ＣＫ２が出力される。

以上より、内部リセット要求信号ＲＲ１がハイレベルの場合には、第一クロック信号発生部２１１は発振して、クロック出力端子ＣＫＯにクロック信号ＣＫ１を出力し、第二クロック信号発生部２１２は発振せず、クロック出力端子ＣＫＯにローレベルを出力する。さらに、クロック出力信号ＲＣがハイレベルになると、クロック選択部２１３は、入力端子ＩＮ１の信号を選択出力するから、出力端子ＯＵＴにクロック信号ＣＫ１を出力する。
一方、内部リセット要求信号ＲＲ１がローレベルの場合には、第一クロック信号発生部２１１は発振せず、クロック出力端子ＣＫＯにローレベルを出力し、第二クロック信号発生部２１２は発振して、クロック出力端子ＣＫＯにクロック信号ＣＫ２を出力する。さらに、クロック出力信号ＲＣがローレベルになると、クロック選択部２１３は、入力端子ＩＮ２の信号を選択出力するから、出力端子ＯＵＴにクロック信号ＣＫ２を出力する。

したがって、本実施例２にかかるリセット制御回路２００では、内部リセット要求信号ＲＲ１に応じてクロック選択部２１３で選択される被選択クロック信号に対応する、第一クロック信号発生部２１１及び第二クロック信号発生部２１２のうちいずれか一つが発振することになる。このため、第一クロック信号発生部２１１及び第二クロック信号発生部２１２の両方を発振させて用いる場合に比して、消費電力を抑えることができるリセット制御回路２００及びリセット制御方法となし得る。

クロック出力信号生成部２１４は、クロック出力待機期間ＤＣの遅延でクロック出力信号ＲＣを発生する。また、このクロック出力信号生成部２１４は、遅延回路２１Ａ（図４）を用いて構成されている。すなわち、クロック出力信号生成部２１４は、入力端子ＩＮに入力された信号を、ＣＲ時定数により決定されるクロック出力待機期間ＤＣの遅延で出力端子ＯＵＴに出力する。また、抵抗素子Ｒあるいは容量素子Ｃの値の調整により、クロック出力待機期間ＤＣの長さは、第二クロック信号発生部２１２におけるクロック信号ＣＫ２が発振を開始してから発振が安定した状態になるまでの期間と略同じ長さとされている。

リセット信号生成部２２０は、クロック出力信号ＲＣに応じて、リセット出力待機期間Ｄの遅延でリセット信号ＲＳを発生する。このリセット信号生成部２２０は、遅延回路２１Ａ（図４）を用いて構成されている。このリセット信号生成部２２０は、入力端子ＩＮに入力された信号を、ＣＲ時定数により決定されるリセット出力待機期間Ｄの遅延で出力端子ＯＵＴに出力する。また、抵抗素子Ｒあるいは容量素子Ｃの値を調整することで、リセット出力待機期間Ｄの長さを調整することができる。

図８に示す電源電圧監視部２３０は、電源電圧が所定電圧ＶＬよりも低くなった場合に、電圧異常信号ＥＶにローレベルを出力する回路である。この電源電圧監視部２３０は、抵抗素子Ｒ１，Ｒ２，Ｒ３と、基準ＮＭＯＳトランジスタＴＮと、プラス入力ＩＰ及びマイナス入力ＩＭを有する比較器ＣＰとを含む。電源電圧ＶＤとグランドＶＳとの間に、抵抗素子Ｒ１及びＲ２と、抵抗素子Ｒ３及び基準ＮＭＯＳトランジスタＴＮとが、それぞれ直列に接続されている。また、比較器ＣＰのプラス入力ＩＰには、抵抗素子Ｒ１及びＲ２の接続部位の中間レベルＶ１が、マイナス入力ＩＭには、抵抗素子Ｒ３及び基準ＮＭＯＳトランジスタＴＮの接続部位の中間レベルＶ２が、それぞれ接続されている。

比較器ＣＰは、プラス入力ＩＰ及びマイナス入力ＩＭに入力された電圧を比較し、その比較結果に応じて、ハイレベルあるいはローレベルを出力する。具体的には、プラス入力ＩＰの電圧−マイナス入力ＩＭの電圧値が、正値である場合は、ハイレベルを出力し、負値である場合は、ローレベルを出力する。したがって、比較器ＣＰは、中間レベルＶ１＞中間レベルＶ２の場合は、ハイレベルを出力し、中間レベルＶ１≦中間レベルＶ２の場合は、ローレベルを出力することになる。

中間レベルＶ１の電圧は、電源電圧ＶＤにより変化する。具体的には、抵抗素子Ｒ１及びＲ２の単純な抵抗分圧比で決定する。一方、中間レベルＶ２の電圧は、基準ＮＭＯＳトランジスタＴＮのゲートとドレインとが短絡されているため、基準ＮＭＯＳトランジスタＴＮのスレッショルド電圧Ｖｔｈに保たれる（ただし、電源電圧ＶＤがスレッショルド電圧Ｖｔｈを超える場合）。したがって、抵抗素子Ｒ１及びＲ２を適切に調整することで、所定電圧ＶＬを設定することができる。

車載用マイコンシステムなどでは、電源電圧の低下などを監視するため、外部の回路に電源電圧監視回路を設け、電源電圧が異常状態になると検知出力を活性化して、その異常を知らせるものがある。しかるに、このように外部に電源電圧監視回路が設けられていると、検知出力の伝達が遅れたり、伝達の途中で電源電圧の低下による信号の異常が発生したりして、異常状態の検知出力を確実に伝達できない虞があった。
これに対して、本実施例２にかかるリセット制御回路２００では、電源電圧監視部２３０を有しているため、電源電圧が降下して異常状態になった場合、迅速に検知し、リセット制御回路２００の動作に反映することができる。このため、より確実に電源電圧の異常状態を検知し、リセット動作を行うことができるリセット制御回路２００及びリセット制御方法となし得る。

次いで、図９に具体的な動作波形を示す。
本実施例２にかかるリセット制御回路２００は、リセット要求信号ＲＲの入力あるいは電源電圧ＶＤの低下により出力される電圧異常信号ＥＶに応じてクロック信号ＣＫ及びリセット信号ＲＳを制御出力する。なお、リセット要求信号ＲＲは、非活性化時にはハイレベル、活性化時にはローレベルの電圧値を取る負論理の信号である。

まず、システムが異常状態ではない場合、リセット制御回路２００は、リセット要求信号ＲＲにハイレベルを出力し、クロック信号ＣＫにクロック信号ＣＫ１を出力している。（図中Ｔ１）

次いで、リセット要求信号ＲＲが、活性化してローレベルに変化すると、内部リセット要求信号ＲＲ１は、ローレベルに変化する。すると、第一クロック信号発生部２１１は、その発振が停止すると共に、第二クロック信号発生部２１２は、発振を開始する。（図中Ｔ２）

さらに、内部リセット要求信号ＲＲ１が、ローレベルに変化してからクロック出力待機期間ＤＣを経た後、クロック出力信号ＲＣがハイレベルからローレベルに変化する。これと共に、クロック選択部２１３では、その出力端子ＯＵＴにクロック信号ＣＫ２が出力される。（図中Ｔ３）

またさらに、クロック出力信号ＲＣがローレベルに変化してからリセット出力待機期間Ｄを経た後、リセット信号ＲＳがハイレベルからローレベルに変化して活性化する。（図中Ｔ４）

また、見方を変えると、このリセット制御回路２００では、以下の方法でリセット信号ＲＳとクロック信号ＣＫとを制御していることになる。
すなわち、そのリセット制御方法は、リセット要求信号ＲＲの活性化を待機するステップＳ１と、このリセット要求信号ＲＲの活性化を検出後、クロック出力待機期間ＤＣの待機を行うと共に、クロック信号ＣＫを変成するステップＳ２と、クロック出力待機期間ＤＣの待機後、リセット出力待機期間Ｄの待機を行うステップＳ３と、リセット出力待機期間Ｄの待機後、リセット信号ＲＳを発生するステップＳ４とを有し、この順で実行している。

上述のとおり、本実施例２にかかるリセット制御回路２００では、リセット信号ＲＳが活性化する前に、クロック信号ＣＫが出力されるため、リセット要求信号ＲＲが活性化する以前に行っていた動作を確実に終結した状態でリセット動作を行うことができる。したがって、リセット制御回路２００及びリセット制御方法を利用することにより、ＲＡＭなどの内容を破壊することなく適切にリセット動作を行うことができる。

以上では、リセット要求信号ＲＲが活性化した場合について説明したが、電源電圧ＶＤが低下してその電圧が所定電圧ＶＬを下回ると、前述したとおり電源電圧監視部２３０は、電圧異常信号ＥＶを活性化する。この電圧異常信号ＥＶは、リセット要求信号ＲＲと共にＡＮＤ回路２３１に入力されているから、以降はリセット要求信号ＲＲが活性化した場合と同様に作用する。

ところで、電源電圧の低下（例えば所定電圧ＶＬを下回る場合）をシステムの外部回路で検知して、リセット要求を発生する場合が考えられる。しかるに、外部回路とシステムとでは、消費電力の違いなどで電源電圧が低下するときの特性に違いが生じる場合がある。例えば、システムに比して、電源電圧を監視する回路を含む外部回路の消費電力が小さい場合では、システムの電源電圧ＶＤの低下に比して、外部回路の電源電圧の低下は遅くなることになる。すると、電源電圧が低下して、システムにおいて電源電圧ＶＤが所定電圧ＶＬを下回った時点でも、外部回路では電源電圧は所定電圧ＶＬよりも下回っていないため、リセット要求は発生されない。つまり、電源電圧が低下した場合のリセット要求のタイミングは、必要とするタイミングに比して遅れることになる。すなわち、システムの外部回路で電圧を監視する場合には、電源電圧が低下するときの特性が、電圧監視のために参照する部位（外部回路）とリセット要求を必要とする部位（システム）とで相違するため、リセット要求が適切なタイミングで発生されない虞があった。

これに対して、本実施例２にかかるリセット制御回路２００では、電源電圧ＶＤが低下したときに内部リセット要求信号ＲＲ１（リセット要求信号）を発生する電源電圧監視部２３０を含んでいる。つまり、電圧が低下するときの特性が、電圧監視のために参照する部位とリセット要求を必要とする部位とで同一であり、前述したような問題は生じない。このため、電源電圧の低下を検知して、適切なタイミングでリセット要求を発生するリセット制御回路２００となし得る。

なお、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
例えば、本実施形態においては、ＭＯＳ型トランジスタを用いて構成するクロック生成回路及び遅延回路などについて説明したが、本発明はこれに限定されるものではなく、バイポーラトランジスタなどを用いて構成した各種回路にも同様に適用することができる。

ここで、本発明の技術思想により、背景技術における課題を解決するための手段を以下に列記する。
（付記１） リセット要求信号に応じてリセット信号を出力制御するリセット制御回路であって、上記リセット要求信号についてリセット出力待機期間だけ遅延させたリセット要求遅延信号を発生するリセット要求遅延部と、上記リセット要求信号についてクロック信号に同期して保持されたリセット要求保持信号を発生するリセット要求保持部と、上記リセット要求遅延信号及び上記リセット信号保持信号の論理和を上記リセット信号として出力する論理和演算部と、を備えるリセット制御回路。
（付記２） 付記１に記載のリセット制御回路であって、前記リセット要求遅延部における遅延の前記リセット出力待機期間の長さは調整可能であるリセット制御回路。
（付記３） 付記１に記載のリセット制御回路であって、前記リセット要求遅延部における遅延の前記リセット出力待機期間の長さは前記クロック信号の周期を包含する長さを有するリセット制御回路。
（付記４） リセット要求信号に応じてリセット信号を出力制御するリセット制御回路であって、上記リセット要求信号に応じて、クロック出力待機期間の遅延でクロック出力信号を発生すると共に、クロック信号を変成して出力するクロック変成部と、上記クロック出力信号に応じて、リセット出力待機期間の遅延でリセット信号を発生するリセット信号生成部と、を備えたリセット制御回路。
（付記５） 付記４に記載のリセット制御回路であって、前記クロック変成部は、前記リセット要求信号に応じて、前記クロック信号の周波数を変動させるクロック周波数変動部を含むリセット制御回路。
（付記６） 付記５に記載のリセット制御回路であって、前記クロック周波数変動部は、前記リセット要求信号に応じて、前記クロック信号の周波数をより高い周波数に変動させるリセット制御回路。
（付記７） 付記５に記載のリセット制御回路であって、前記クロック周波数変動部は、リセット要求信号に応じて複数のクロック信号のうちいずれか１つを選択した被選択クロック信号を出力するクロック選択部を含むリセット制御回路。
（付記８） 付記５に記載のリセット制御回路であって、前記クロック周波数変動部は、前記クロック信号を発生する複数のクロック発生部を含むリセット制御回路。
（付記９） 付記８に記載のリセット制御回路であって、前記複数のクロック発生部のうち被選択クロック信号に対応する一のクロック信号発生部のみがクロック信号を発生してなるリセット制御回路。
（付記１０） 付記４に記載のリセット制御回路であって、前記クロック出力待機期間及び前記リセット出力待機期間の長さの少なくともいずれかは調整可能であるリセット制御回路。
（付記１１） 付記４に記載のリセット制御回路であって、システムの電源電圧を監視して、その電圧が低下したときに前記リセット要求信号を発生する電源電圧監視部を含むリセット制御回路。
（付記１２） リセット要求信号に応じてリセット信号を出力制御するリセット制御方法であって、上記リセット要求信号についてリセット出力待機期間だけ遅延させたリセット要求遅延信号を発生するステップと、上記リセット要求信号についてクロック信号に同期して保持されたリセット要求保持信号を発生するステップと、を備え、上記リセット要求遅延信号及び上記リセット要求保持信号のうち早く変化する信号のタイミングで上記リセット信号を発生するリセット制御方法。
（付記１３） 付記１２に記載のリセット制御方法であって、前記リセット出力待機期間の長さが調整可能であるリセット制御方法。
（付記１４） 付記１２に記載のリセット制御方法であって、前記リセット出力待機期間は前記クロック信号の周期を包含する長さを有するリセット制御方法。
（付記１５） リセット要求信号に応じてリセット信号を出力制御するリセット制御方法であって、上記リセット要求信号に応じて、クロック出力待機期間の遅延でクロック出力信号を発生すると共に、クロック信号を変成するステップと、上記クロック出力信号に応じて、リセット出力待機期間の遅延で上記リセット信号を発生するステップと、を備えたリセット制御方法。
（付記１６） 付記１５に記載のリセット制御方法であって、前記クロック変成部は、前記リセット要求信号に応じて、前記クロック信号の周波数を変動させるクロック周波数変動部を含むリセット制御方法。
（付記１７） 付記１６に記載のリセット制御方法であって、前記クロック周波数変動部は、前記リセット要求信号に応じて、前記クロック信号の周波数をより高い周波数に変動させるリセット制御方法。
（付記１８） 付記１５に記載のリセット制御方法であって、前記クロック出力待機期間及び前記リセット出力待機期間の長さの少なくともいずれかは調整可能であるリセット制御方法。
（付記１９） リセット要求信号に応じてリセット信号を出力制御するリセット制御方法であって、上記リセット要求信号の活性化を待機するステップと、上記リセット要求信号の活性化を検出後、クロック出力待機期間の待機を行うと共に、クロック信号を変成するステップと、上記クロック出力待機期間の待機後、リセット出力待機期間の待機を行うステップと、上記リセット出力待機期間の待機後、上記リセット信号を発生するステップと、を備えるリセット制御方法。
（付記２０） 付記１９に記載のリセット制御方法であって、前記クロック変成部は、前記リセット要求信号に応じて、前記クロック信号の周波数を変動させるクロック周波数変動部を含むリセット制御方法。
（付記２１） 付記１９に記載のリセット制御方法であって、前記クロック周波数変動部は、前記リセット要求信号に応じて、前記クロック信号の周波数をより高い周波数に変動させるリセット制御方法。
（付記４）では、リセット要求信号に応じてリセット信号を出力制御するリセット制御回路は、上記リセット要求信号に応じて、クロック出力待機期間の遅延でクロック出力信号を発生すると共に、クロック信号を変成して出力するクロック変成部と、上記クロック出力信号に応じて、リセット出力待機期間の遅延でリセット信号を発生するリセット信号生成部と、を備えている。
また、（付記１９）では、リセット要求信号に応じてリセット信号を出力制御するリセット制御方法は、上記リセット要求信号の活性化を待機するステップと、上記リセット要求信号の活性化を検出後、クロック出力待機期間の待機を行うと共に、クロック信号を変成するステップと、上記クロック出力待機期間の待機後、リセット出力待機期間の待機を行うステップと、上記リセット出力待機期間の待機後、上記リセット信号を発生するステップと、を備えている。
上記のリセット制御回路及びリセット制御方法では、リセット要求信号が、活性化すると、クロック出力待機期間の遅延でクロック出力信号が活性化される共に、クロック信号が変成されて出力される。さらに、クロック出力信号が活性化すると、リセット出力待機期間の遅延でリセット信号が活性化される。
上記のリセット制御回路及びリセット制御方法では、クロック信号の変成後、リセット出力待機期間を経てリセット信号を活性化している。すなわち、リセット信号が活性化する前に、クロック信号のサイクルを終結することができる。例えば、ＲＡＭなどを含むシステムでは、ＲＡＭなどの書き込みサイクルが終結した後に、リセット信号が活性化されてリセット動作が行われる。すなわち、ＲＡＭなどの書き込みサイクル中にリセット動作が行われることがないから、その内容の破壊を防止することができる。

第一の実施形態にかかるリセット制御回路の第一原理図である。 第一の実施形態にかかるリセット制御回路の回路図である。 第一の実施形態にかかるリセット制御回路の動作波形図である。 第一及び第二の実施形態にかかるリセット制御回路に含まれる遅延回路の回路図である。 第二の実施形態にかかるリセット制御回路の第二原理図である。 第二の実施形態にかかるリセット制御回路の回路図である。 第二の実施形態にかかるリセット制御回路に含まれるクロック生成部の回路図である。 第二の実施形態にかかるリセット制御回路に含まれる電源電圧監視部の回路図である。 第二の実施形態にかかるリセット制御回路の動作波形図である。

１００，２００ リセット制御回路
２ リセット要求遅延部
３ リセット要求保持部
４ 論理和演算部
２００ リセット制御回路
２１０ クロック変成部
２１１ 第一クロック信号発生部
２１２ 第二クロック信号発生部
２１３ クロック選択部
２１４ クロック出力信号生成部
２２０ リセット信号生成部
２３０ 電源電圧監視部
ＣＫ クロック信号
Ｄ リセット出力待機期間
ＤＣ クロック出力待機期間
ＲＣ クロック出力信号
ＲＲ リセット要求信号
ＲＳ リセット信号
２１５ インバータ

Claims (3)

1. リセット要求信号に応じてリセット信号を出力制御するリセット制御回路であって、
   上記リセット要求信号をリセット出力待機期間だけ遅延させて、リセット要求遅延信号として出力するリセット要求遅延部と、
   上記リセット要求信号をクロック信号に同期して保持して、リセット要求保持信号として出力するリセット要求保持部と、
   上記リセット要求遅延信号及び上記リセット信号保持信号の論理和を上記リセット信号として出力する論理和演算部と、
   を備えるリセット制御回路。
2. 請求項１に記載のリセット制御回路であって、
   前記リセット要求遅延部における遅延の前記リセット出力待機期間の長さは前記クロック信号の周期を包含する長さを有する
   リセット制御回路。
3. リセット要求信号に応じてリセット信号を出力制御するリセット制御方法であって、
   上記リセット要求信号をリセット出力待機期間だけ遅延させて、リセット要求遅延信号として出力するステップと、
   上記リセット要求信号をクロック信号に同期して保持して、リセット要求保持信号として出力するステップと、
   を備え、
   上記リセット要求遅延信号及び上記リセット要求保持信号のうち早く変化する信号のタイミングで上記リセット信号を発生するリセット制御方法。

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