JP5125605B2 - リセット制御を有する集積回路装置 - Google Patents

Description

本発明は，リセット制御を有する集積回路装置に関し，特に，リセット動作が異なる複数の内部回路ブロックを有する集積回路装置に関する。

集積回路装置は，電源投入時やハードウエアリセットなどに応答して内部回路の状態をリセットする機能を有する。例えば，内部回路は，フリップフロップなどデータを保持するラッチ回路を有する順序回路と，ＮＡＮＤ，ＮＯＲゲートやインバータなどによる組み合わせ回路とを有する。リセット動作は，データを保持するラッチ回路にリセット信号を供給して内部状態をリセットする動作や，カウンタの内部状態をリセットする動作などを含む。リセット信号が解除されると内部回路のリセット状態が解除され，内部回路はクロックに同期して通常動作を開始する。

内部回路のリセット動作に関しては，以下の特許文献が公開されている。
特開２００５−３２２０３６号公報 特開２００７−５２６０２号公報

大規模集積回路装置は，複数の内部回路ブロックを有する。各内部回路ブロックは，異なるアーキテクチャーで構成される場合，それぞれのリセット動作が異なる。たとえば，集積回路装置全体のリセット動作を指示するリセット信号に応答して，第１の内部回路ブロックは短時間でリセット信号を認識して内部状態をリセットするのに対して，第２の内部回路ブロックは比較的長い時間でリセット信号を認識し内部状態をリセットする。そのため，第１の内部回路ブロックでは先にリセット状態が解除されて通常動作を開始するが，第２の内部回路ブロックでは未だリセット状態が解除されていない状態が発生する。第１，第２の内部回路ブロック間では所定の信号の入出力が行われるので，通常動作中の第１の内部回路ブロックとリセット動作中の第２の内部回路ブロックとの間で誤動作が発生する。

リセット動作が異なる要因は，種々考えられる。例えば，第１，第２の内部回路ブロックが異なる内部電源電圧を有する場合は，それぞれの内部電源電圧が安定するタイミングが異なり，共通のリセット信号に対応するリセット動作の開始や終了タイミングも異なってしまう。または，第１，第２の内部回路ブロックの内部回路構成が異なるなどの理由で，それぞれのリセット動作の開始や終了タイミングが異なることもある。

そこで，本発明の目的は，複数の内部回路ブロックのリセット解除タイミングを整合させた集積回路装置を提供することにある。

集積回路装置は，リセット信号に応答して第１のリセット動作を行う第１の内部回路ブロックと，第１の内部回路ブロックとの間で内部信号の入出力を行い，リセット信号に応答して第１のリセット動作と異なる第２のリセット動作を行う第２の内部回路ブロックとを有する。集積回路装置は，さらに，供給リセット信号に応答して第１のリセット信号をリセット状態に保持するリセット制御回路と，前記第１のリセット信号のリセット状態に応答して前記第１の内部回路ブロックに第１の内部リセット信号を出力する第１の内部リセット信号生成回路と，前記第２の内部回路ブロックが前記第１のリセット信号に応答して生成する第２の内部リセット信号を監視し，当該第２の内部リセット信号がリセット状態になったことを検出して前記リセット制御回路に前記第１のリセット信号を解除状態にさせる第２の内部リセット信号検出回路とを有する。そして，前記第１の内部リセット信号生成回路は，前記第２の内部リセット信号が解除状態になったことに応答して，前記第１のリセット信号を解除状態にする。

上記の集積回路装置の好ましい態様によれば，前記第２の内部回路ブロックは，前記第１のリセット信号に応答して前記第２の内部リセット信号を生成する第２の内部リセット信号生成回路を有する。

上記の集積回路装置の好ましい態様によれば，前記第１の内部回路ブロックでは，第１の電源電圧により内部回路が動作し，前記第２の内部回路ブロックでは，前記第１の電源電圧と異なる第２の電源電圧により内部回路が動作する。そして，集積回路装置は，さらに，外部供給電源から前記第１の電源電圧と第２の電源電圧とを生成する内部電源生成回路を有し，前記内部電源生成回路は，前記外部供給電源の供給開始後前記第１の電源電圧より後に前記第２の電源電圧を定格レベルにする。

本発明の集積回路装置では，第１，第２の内部回路ブロックのリセット解除のタイミングが整合されるので，誤動作が回避される。

以下，図面にしたがって本発明の実施の形態について説明する。但し，本発明の技術的範囲はこれらの実施の形態に限定されず，特許請求の範囲に記載された事項とその均等物まで及ぶものである。

図１は，集積回路装置の一例を示す図である。集積回路装置ＬＳＩは，内部回路ブロックＡと内部回路ブロックＢとを有する。この例では，内部回路ブロックＡの内部回路は，例えば５Ｖの内部電源ＰＷ−Ａで動作し，内部回路ブロックＢの内部回路は，例えば５Ｖより低い１．８Ｖの内部電源ＰＷ−Ｂで動作する。５Ｖ電源ＰＷ−Ａは，集積回路装置ＬＳＩが搭載されるシステム（図示せず）の電源電圧ＰＷと同じであり，内部回路ブロックＡは，外部の回路装置に接続される入出力端子Ｉ／Ｏに接続される。一方，１．８Ｖ電源ＰＷ−Ｂは，電源レギレータからなる電源生成回路１０が，外部電源ＰＷから生成する。そして，内部回路ブロックＢは，低電圧の内部電源ＰＷ−Ｂを電源とする内部回路を有し，内部回路ブロックＡと接続されそれとの間で内部信号の入出力を行い，例えば主に内部での信号処理を低消費電力で且つ高速に行う。

このように，異なるアーキテクチャーで構成される内部回路ブロックＡ，Ｂは，例えば外部供給電源ＰＷの投入時にパワーオンリセット回路１２が生成するリセット信号ＲＳＴ０に応答して，それぞれの内部回路をリセットする。図示されるとおり，両内部回路ブロックＡ，Ｂの内部回路は，データをラッチする複数のフリップフロップＦＦとそれらを接続するゲートＧ１などを有する。そして，それぞれの内部リセット信号ＲＳＴ−Ａ，ＲＳＴ−ＢがフリップフロップＦＦのリセット端子（図中丸印の端子）に入力され，各内部リセット信号ＲＳＴ−Ａ，ＲＳＴ−Ｂがリセット状態（Ｈレベルにアサートされる状態）の時に，フリップフロップＦＦの内部状態が初期状態（例えば出力Ｑ＝Ｈレベル）にリセットされる。そして，各内部リセット信号ＲＳＴ−Ａ，ＲＳＴ−Ｂがリセット解除状態（Ｌレベルにネゲートされる状態）になると，フリップフロップのリセット状態が解除され，その後は，両内部回路ブロックＡ，Ｂ内の内部回路が図示しないクロックに同期して通常動作を開始する。

図２は，図１の集積回路のリセット動作を示すタイミング波形図である。時間ｔ１で，外部供給電源ＰＷの立ち上がりに応答して，パワーオンリセット回路１２がリセット信号ＲＳＴ０をリセット状態（Ｈレベル）にする。このリセット信号ＲＳＴ０のリセット状態は，内部回路ブロックＡの内部リセット信号ＲＳＴ−Ａとして，内部回路ブロックＡ内の内部回路を初期化状態にする。そして，リセット期間ｔＲＡ後にリセット信号ＲＳＴ０が解除状態（Ｌレベル）になり，同様に内部リセット信号ＲＳＴ−Ａも解除状態になる。その結果，内部回路ブロックＡ内の内部回路はリセット動作を解除され通常動作を開始する。

一方，リセット信号ＲＳＴ０は，内部回路ブロックＢにも供給される。内部回路ブロックＢでは，内部回路は１．８Ｖ内部電源により動作する。しかし，内部電源生成回路１０の電源レギレータは，外部供給電源ＰＷから内部電源ＰＷ−Ｂを生成し，時間ｔ０のパワーオンから一定時間経過しないと内部電源ＰＷ−Ｂを定格レベルに立ち上げることができない。そのため，内部回路ブロックＢ内の内部リセット生成回路１４は，時間ｔ０から一定時間遅延した時間ｔ１に内部リセット信号ＲＳＴ−Ｂをリセット状態（Ｈレベル）にする。つまり，内部電源ＰＷ−Ｂの立ち上がりに要する時間だけ内部リセット信号ＲＳＴ−Ｂのリセット状態への遷移が遅くなる。このようなリセット信号ＲＳＴ０の認識の遅れに伴い，内部回路ブロックＢでは，時間ｔ１から時間ｔ３の間で内部回路のリセット動作が行われる。時間ｔ３でリセット解除になると，内部回路ブロックＢ内の内部回路がクロックに同期して通常動作を開始する。

上記のように，集積回路装置ＬＳＩが，異なるリセット動作を有する内部回路ブロックＡ，Ｂを有する場合，時間ｔ２〜ｔ３の間では，内部回路ブロックＡは通常動作を行うが，内部回路ブロックＢではリセット状態を維持していることになる。両内部回路ブロックＡ，Ｂ間で内部信号の入出力が行われるので，内部回路ブロックＡが誤動作する場合がある。この誤動作を回避するためには，両内部回路ブロックＡ，Ｂでリセット動作の解除のタイミングを整合させることが要求される。

図１，２の例では，内部回路ブロックＡ，Ｂは，内部電源の違いに起因してリセット信号ＲＳＴ０に対するリセット動作期間ｔＲＡ，ｔＲＢが異なっているが，それ以外の要因，例えば内部回路のリセット対象回路の違い，リセット動作の違いなどに起因して，リセット解除のタイミングが異なる場合もある。
［実施の形態における集積回路］
図３は，本実施の形態におけるリセット制御を有する集積回路の構成図である。また，図４は，その動作波形図である。

集積回路装置ＬＳＩは，２つの内部回路ブロックＡ，Ｂを有する。内部回路ブロックＡは，第１の内部リセット信号ＲＳＴ−Ａに応答してリセット動作を行う。内部回路ブロックＢは，内部回路ブロックＡと接続されて内部信号ＩＳＧの入出力を行い，リセット信号ＲＳＴ０に応答して第２の内部リセット信号ＲＳＴ−Ｂを生成しリセット動作を行う。内部回路ブロックＢのリセット動作は，内部回路ブロックＡのリセット動作とは，同じリセット信号ＲＳＴ１に対する動作タイミングが異なっている。この例では，内部回路ブロックＢのリセット動作のほうが動作タイミングが遅れる。

集積回路装置ＬＳＩは，パワーオンやソフトウエアリセットなどのリセット要因により生成される供給リセット信号ＲＳＴ０に応答して，第１のリセット信号ＲＳＴ１をリセット状態に保持するリセット制御回路２０を有する。第１のリセット信号ＲＳＴ１は，第１の内部リセット信号生成回路２２に供給され，第１の内部リセット信号生成回路２２は，第１のリセット信号ＲＳＴ１のリセット状態（Ｈレベル）に応答して，第１の内部リセット信号ＲＳＴ−Ａをリセット状態（Ｈレベル）にする。この第１の内部リセット信号ＲＳＴ−Ａのリセット状態に応答して，内部回路ブロックＡ内の内部回路はリセット動作を開始する。

第１のリセット信号ＲＳＴ１は，内部回路ブロックＢにも供給される。内部回路ブロックＢでは，第１のリセット信号ＲＳＴ１のリセット状態（Ｈレベル）に応答して，時間ｔ１に，第２の内部リセット信号生成回路１４が第２の内部リセット信号ＲＳＴ−Ｂをリセット状態（Ｈレベル）にする。これにより，内部回路ブロックＢ内の内部回路はリセット動作を開始する。

第２の内部リセット信号検出回路２４は，第２の内部リセット信号ＲＳＴ−Ｂのリセット状態（Ｈレベル）が正常に発生しているか否かを監視し，正常に発生していることを検出すると，検出信号ＤＴＣをリセット制御回路２２に出力する。この検出信号ＤＴＣに応答して，時間ｔ２に，リセット制御回路２２は，第１のリセット信号ＲＳＴ１を解除状態（Ｌレベル）にする。

第１の内部リセット信号生成回路２２は，第１のリセット信号ＲＳＴ１は解除状態になったが，第２の内部リセット信号ＲＳＴ−Ｂがリセット状態（Ｈレベル）であるので，第１の内部リセット信号ＲＳＴ−Ａのリセット状態（Ｈレベル）を維持する。やがて，時間ｔ３で，第１のリセット信号ＲＳＴ１の解除状態（Ｌレベル）に応答して第２の内部リセット信号ＲＳＴＢが解除状態（Ｌレベル）になる。これに応答して，第１の内部リセット信号生成回路２２は，第１の内部リセット信号ＲＳＴ−Ａを解除状態（Ｌレベル）にする。つまり，時間ｔ３で，第１，第２の内部リセット信号ＲＳＴ−Ａ，Ｂが共に解除状態になり，両内部回路ブロックＡ，Ｂのリセット動作は解除され，両内部回路ブロックは同時に通常動作を開始する。よって，内部回路ブロックのリセット動作タイミングのずれ，特にリセット動作の解除タイミングのずれによる誤動作は回避できる。

図５は，本実施の形態における集積回路装置の具体的構成図である。また，図６は，図５の集積回路装置の動作波形図である。そして，図７は，図５の集積回路装置内のカウンタ動作検出回路の具体的構成を示す図である。これらの図を参照して，本実施の形態における具体的な集積回路装置について以下にて詳述する。

図５の集積回路装置ＬＳＩは，５Ｖの第１の内部電源ＰＷ−Ａで動作する部分ＬＳＩ−Ａと，１，８Ｖの第２の内部電源ＰＷ−Ｂで動作する部分ＬＳＩ−Ｂとを有する。外部供給電源ＰＷは，例えば５Ｖ電源であり第１の内部電源ＰＷ−Ａと同じ電圧である。電源レギレータを内蔵する内部電源生成回路１０は，外部供給電源ＰＷから第１，第２の内部電源ＰＷ−Ａ，ＰＷ−Ｂを生成する。内部電源生成回路１０は，時間ｔ０で，外部供給電源ＰＷの立ち上がりに応答して，第１の内部電源ＰＷ−Ａを比較的短時間で定格レベルにすることができる。それに対して，内部電源生成回路１０は，時間ｔ０より遅い時間後にしか第２の内部電源ＰＷ−Ｂを定格レベルにすることができない。つまり，第２の内部電源ＰＷ−Ｂの立ち上がりには一定の時間を要する。

一方，パワーオンリセット回路１２は，時間ｔ０で，外部供給電源ＰＷの立ち上がりを検出して，リセット信号ＲＳＴ０をリセット状態（Ｈレベル）にする。このリセット信号ＲＳＴ０がリセット要因を知らせる供給リセット信号である。

リセット制御回路２０は，供給リセット信号ＲＳＴ０のリセット状態（Ｈレベル）に応答して，第１のリセット信号ＲＳＴ１をリセット状態（Ｈレベル）に保持する。このリセット制御回路２０は，図７に示されるとおり，供給リセット信号ＲＳＴ０をリセット端子に入力するリセット用のフリップフロップＲ−ＦＦで構成される。そして，リセット制御回路２０は，第１のリセット信号ＲＳＴ１のリセット状態（Ｈレベル）を，第２の内部リセット信号ＲＳＴ−Ｂが正常にリセット状態に遷移したことが検出されるまで維持する。

第１のリセット信号ＲＳＴ１は，両内部回路ブロックＡ，Ｂに供給される。内部回路ブロックＡに対応して設けられた第１の内部リセット信号生成回路２２は，第１のリセット信号ＲＳＴ１のリセット状態（Ｈレベル）に応答して，第１の内部リセット信号ＲＳＴ−Ａをリセット状態（Ｈレベル）にする。よって，内部回路ブロックＡ内の内部回路は，時間ｔ０で，第１の内部リセット信号ＲＳＴ−Ａのリセット状態に応答して，リセット動作を開始する。第１の内部リセット信号生成回路２２は，第１のリセット信号ＲＳＴ１と第２の内部リセット信号ＲＳＴ−Ｂとを入力とする論理和回路である。

第１のリセット信号ＲＳＴ１は，内部回路ブロックＢにも供給される。内部回路ブロックＢ内の第２の内部リセット信号生成回路１４は，第１のリセット信号ＲＳＴ１のリセット状態（Ｈレベル）に応答して，時間ｔ０から一定時間経過後の時間ｔ１に，第２の内部リセット信号ＲＳＴ−Ｂをリセット状態（Ｈレベル）にする。これにより，内部回路ブロックＢ内の内部回路はリセット動作を開始する。

第２の内部リセット信号検出回路２４は，第２の内部リセット信号ＲＳＴ−Ｂのリセット状態（Ｈレベル）が正常に発生しているか否かを監視し，正常に発生していることを検出する。第２の内部リセット信号検出回路２４の具体的構成例は，図５に示されるとおり，供給リセット信号ＲＳＴ０によりリセットされ，第２の内部リセット信号ＲＳＴ−Ｂによりイネーブルにされ，クロック信号ＣＫに同期してカウント動作を行う３ビットのカウンタ２４０と，カウンタ２４０のカウント出力の変化を監視して，カウンタが所定期間正常にカウント動作をしていることを検出するカウンタ動作検出回路２４２とを有する。

内部電源生成回路１０が時間ｔ１で第２の内部電源ＰＷ−Ｂを定格レベルに立ち上げると，内部回路ブロックＢ内の内部回路が正常動作を開始する。それに応答して，第２の内部リセット信号生成回路１４は，第１のリセット信号ＲＳＴ１のリセット状態（Ｈレベル）を認識して，第２の内部リセット信号ＲＳＴ−Ｂをリセット状態（Ｈレベル）にする。これにより，前述の通り内部回路ブロックＢはリセット動作を開始する。

カウンタ２４０は，供給リセット信号ＲＳＴ０の解除状態（Ｌレベル）によりリセット状態を解除され，第２の内部リセット信号ＲＳＴ−Ｂのリセット状態（Ｈレベル）に応答して，クロックＣＫに同期してカウント動作を開始する。

図７に示されたカウント動作検出回路２４２は，カウンタ２４０のカウント値ＯＵＴが「０１０」の時に出力をＨレベルにするＡＮＤゲートＧ１１と，カウント値ＯＵＴが「１０１」の時に出力をＨレベルにするＡＮＤゲートＧ１２と，供給リセット信号ＲＳＴ０でリセットされゲートＧ１１の出力でセットされるフリップフロップＦＦ１と，ＡＮＤゲートＧ１３と，供給リセット信号ＲＳＴ０でリセットされゲートＧ１３の出力でセットされるフリップフロップＦＦ２と，ＡＮＤゲートＧ１４とを有する。

上記の構成によれば，カウンタ２４０が，供給リセット信号ＲＳＴ０の解除状態（Ｌレベル）と，第２の内部リセット信号ＲＳＴ−Ｂのリセット状態（Ｈレベル）の両方の条件が満たされた時にカウント動作を始め，その後に，ゲートＧ１１がカウント値「０１０」を検出しそれによりフリップフロップＦＦ１がセットされ，その後ゲートＧ１２がカウント値「１０１」を検出しそれによりフリップフロップＦＦ２がセットされ，その後ゲートＧ１１が再度カウント値「０１０」を検出し，ゲートＧ１４が検出信号ＤＴＣをＨレベルにする。つまり，カウンタ２４０とカウント動作検出回路２４２とにより，第２のリセット信号ＲＳＴ−Ｂが所定の期間の間リセット状態（Ｈレベル）になったことを検出することは，パワーオン動作時に発生するノイズによる第２のリセット信号ＲＳＴ−ＢのＨレベルではなく，第２のリセット信号ＲＳＴ−Ｂが正常にリセット状態（Ｈレベル）に遷移したことを検出することを意味する。

この検出信号ＤＴＣのＨレベルに応答して，リセット制御回路２０は，時間ｔ２で，第１のリセット信号ＲＳＴ１を解除状態（Ｌレベル）にする。第１の内部リセット信号生成回路２２は，第２の内部リセット信号ＲＳＴ−Ｂのリセット状態（Ｈレベル）により，第１の内部リセット信号ＲＳＴ−Ａのリセット状態（Ｈレベル）を維持する。また，第２の内部リセット信号生成回路１４は，第１の内部リセット信号ＲＳＴ１が解除状態（Ｌレベル）になってから，所定数のクロック後の時間ｔ３で，第２の内部リセット信号ＲＳＴ２を解除状態（Ｌレベル）にする。これに応答して，第１の内部リセット信号生成回路２２は，第１の内部リセット信号ＲＳＴ−Ａも解除状態（Ｌレベル）にする。つまり，時間ｔ３で，第１，第２の内部リセット信号ＲＳＴ−Ａ，Ｂが共に解除状態になり，内部回路ブロックＡ，Ｂは共にリセット解除となり，通常動作を開始する。よって，内部回路ブロックＡ，Ｂがリセット動作の違い，特に解除されるタイミングの違いにより誤動作することが回避できる。

なお，図５，７において，集積回路装置ＬＳＩ内の第１の内部電源ＰＷ−Ａで動作する部分ＬＳＩ−Ａと，第２の内部電源ＰＷ−Ｂで動作する部分ＬＳＩ−Ｂとの境界（図中破線）には，互いの信号レベルを変換するレベル変換回路が設けられる。

以上の通り，本実施の形態によれば，集積回路装置内にあるリセット動作が異なる内部回路ブロックのリセット解除タイミングを整合させているので，リセット時の誤動作を回避することができる。

以上の実施の形態をまとめると，次の付記のとおりである。

（付記１）
リセット信号に応答して第１のリセット動作を行う第１の内部回路ブロックと，
前記第１の内部回路ブロックとの間で内部信号の入出力を行い，前記リセット信号に応答して前記第１のリセット動作と異なる第２のリセット動作を行う第２の内部回路ブロックと，
供給リセット信号に応答して第１のリセット信号をリセット状態に保持するリセット制御回路と，
前記第１のリセット信号のリセット状態に応答して前記第１の内部回路ブロックに第１の内部リセット信号を出力する第１の内部リセット信号生成回路と，
前記第２の内部回路ブロックが前記第１のリセット信号に応答して生成する第２の内部リセット信号を監視し，当該第２の内部リセット信号がリセット状態になったことを検出して前記リセット制御回路に前記第１のリセット信号を解除状態にさせる第２の内部リセット信号検出回路とを有し，
前記第１の内部リセット信号生成回路は，前記第２の内部リセット信号が解除状態になったことに応答して，前記第１のリセット信号を解除状態にすることを特徴とする集積回路装置。

（付記２）
付記１において，
前記第２の内部回路ブロックは，前記第１のリセット信号に応答して前記第２の内部リセット信号を生成する第２の内部リセット信号生成回路を有する集積回路装置。

（付記３）
付記２において，
前記第１の内部回路ブロックでは，第１の電源電圧により内部回路が動作し，
前記第２の内部回路ブロックでは，前記第１の電源電圧と異なる第２の電源電圧により内部回路が動作し，
さらに，外部供給電源から前記第１の電源電圧と第２の電源電圧とを生成する内部電源生成回路を有し，
前記内部電源生成回路は，前記外部供給電源の供給開始後前記第１の電源電圧より後に前記第２の電源電圧を定格レベルにする集積回路装置。

（付記４）
付記３において，
前記第２の内部リセット信号検出回路は，前記供給リセット信号によりリセットされ前記第２の内部リセット信号のリセット状態によりイネーブルにされるカウンタと，前記カウンタが所定のシーケンスで正常にカウント動作したことを検出するカウンタ動作検出回路とを有し，
前記カウンタ動作検出回路が前記正常なカウンタ動作を検出した時に，前記リセット制御回路に前記第１のリセット信号を解除状態にさせる集積回路装置。

（付記５）
付記３において，
前記第２の内部リセット信号検出回路は，前記供給リセット信号が解除された後，前記第２の内部リセット信号がリセット状態を所定期間維持した時に，前記第２の内部リセット信号のリセット状態を検出する集積回路装置。

（付記６）
付記４または５において，
前記第１，第２の内部回路ブロックは，それぞれの第１，第２の内部リセット信号がリセット端子に供給されるフリップフロップ群を有する集積回路装置。

（付記７）
付記４または５において，
さらに，前記外部供給電源の立ち上がりを検出して前記供給リセット信号を所定期間リセット状態にするパワーオンリセット回路を有する集積回路装置。

集積回路装置の一例を示す図である。 図１の集積回路のリセット動作を示すタイミング波形図である。 本実施の形態におけるリセット制御を有する集積回路の構成図である。 図３の動作波形図である。 本実施の形態における集積回路装置の具体的構成図である。 図５の集積回路装置の動作波形図である。 図５の集積回路装置内のカウンタ動作検出回路の具体的構成を示す図である。

符号の説明

Ａ，Ｂ：第１，第２の内部回路ブロック
２０：リセット制御回路
２２：第１の内部リセット信号生成回路
２４：第２の内部リセット信号検出回路
ＲＳＴ０：供給リセット信号
ＲＳＴ１：第１のリセット信号
ＲＳＴ−Ａ，Ｂ：第１，第２の内部リセット信号

Claims (3)

1. 外部供給電源から第１の電源電圧と前記第１の電源電圧と異なる第２の電源電圧とを生成し，前記外部供給電源の供給開始後，前記第１の電源電圧より後に前記第２の電源電圧を立ち上げる内部電源生成回路と，
   供給リセット信号に応答して第１のリセット信号をリセット状態にするリセット制御回路と，
   前記第１のリセット信号のリセット状態に応答して第１の内部リセット信号をリセット状態にする第１の内部リセット信号生成回路と，
   前記第１のリセット信号のリセット状態に応答して第２の内部リセット信号をリセット状態にする第２の内部リセット信号生成回路と，
   前記第１の電源電圧により内部回路が動作し，前記第１の内部リセット信号に応答して第１のリセット動作を行う第１の内部回路ブロックと，
   前記第２の電源電圧により内部回路が動作し，前記第１の内部回路ブロックとの間で内部信号の入出力を行い，前記第２の内部リセット信号に応答して前記第１のリセット動作と異なる第２のリセット動作を行う第２の内部回路ブロックと，
   前記第２の電源電圧が立ち上がり前記第２の内部回路ブロックが正常に動作を開始した後に，前記第２の内部リセット信号を監視し，当該第２の内部リセット信号が所定時間リセット状態であることを検出して前記リセット制御回路に前記第１のリセット信号を解除状態にさせる内部リセット信号検出回路とを有し，
   前記第２の内部リセット信号生成回路は，前記第１のリセット信号が解除状態になったことに応答して，前記第２の内部リセット信号を解除状態にし、
   前記第１の内部リセット信号生成回路は，前記第２の内部リセット信号が解除状態になったことに応答して，前記第１の内部リセット信号を解除状態にすることを特徴とする集積回路装置。
2. 請求項１において，
   前記内部リセット信号検出回路は，前記供給リセット信号によりリセットされ前記第２の内部リセット信号のリセット状態によりイネーブルにされるカウンタと，前記カウンタが所定のシーケンスで正常にカウント動作したことを検出するカウンタ動作検出回路とを有し，
   前記カウンタ動作検出回路が前記正常なカウンタ動作を検出した時に，前記リセット制御回路に前記第１のリセット信号を解除状態にさせる集積回路装置。
3. 請求項２において，
   さらに，前記外部供給電源の立ち上がりを検出して前記供給リセット信号を所定期間リセット状態にするパワーオンリセット回路を有する集積回路装置。

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