JP2879400B2 - 交換機のリセット回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は交換機のリセット回路に
関し、特に複数のユニットから構成された交換機におけ
るそれぞれのユニットのリセットタイミングを一致させ
るリセット回路に関する。

【０００２】

【従来の技術】一般に交換機の電圧監視装置というの
は、ＣＰＵ等に供給される動作電源を監視し、その動作
電源が基準の動作電源電圧以下の場合は、誤動作しない
ようにＣＰＵ等に対してリセットをかけるものである。
また、電圧監視装置はＣＰＵ等又は回路を搭載した基盤
毎に設けられ、かつ電源電圧毎に備えられる場合があ
る。例えば、主電源の上に複数の回路を内蔵したユニッ
トを重ねた構成の交換機のリセット回路を用いる場合に
ついて以下に説明する。この場合はユニットが２つと
し、また監視する電源は各回路の動作電圧毎に監視する
が、１つの電源を監視するものとする。

【０００３】図３は従来の交換機の概略構成図である。
図において、１は主電源である。ユニット１は少なくと
も以下に説明する構成と成っている。１０１は主電源か
らの所定の直流電圧を、ＣＰＵ等の電源電圧に変換して
平滑する電圧変換部である。この電圧変換部１０１はス
イッチングレギュレータ等が用いられる。

【０００４】１０３は電圧検出・リセット回路１０３で
ある。電圧検出・リセット回路１０３は電圧変換部１０
１が作成した電源電圧を検出し、基準の電圧（以下第１
の基準電圧という）以下の場合は出力をＬレベルにして
第１のリセット信号を出力し、また第１の基準電圧以上
の場合は出力をＨレベルにして第１のリセット信号を停
止させる。この電圧検出・リセット回路１０３はＩＣ化
されたものを用いている。１０５は電流増幅回路であ
り、電圧検出・リセット回路１０３からの第１のリセッ
ト信号を電流増幅して第２のリセット信号として出力す
るものである。これは、電圧検出・リセット器１０３と
いうのはオープンコレクタ出力であるため、複数の回路
にリセット信号を出力する場合は電流が少なくなって後
段の回路が検出できない場合があるためであり、いわば
第２のリセット回路である。また、この電圧検出・リセ
ット回路と電流増幅回路を総称して電圧監視装置のリセ
ット回路部という。

【０００５】１０７はメインＣＰＵ、サブＣＰＵ、Ｉ／
Ｆ回路、バスアビター等から構成されたＣＰＵ部であ
る。ＣＰＵ部１０７は電圧変換部１０１からの電源電圧
によって動作をし、第２のリセット信号の出力によっ
て、リセット状態となるものである。また、ＣＰＵ部１
０７のメインＣＰＵはそのＣＰＵ部１０７のメモリ、Ｉ
／Ｆ等の各回路を他のユニットとは別に監視している。
ユニット２は少なくとも以下の構成を備えている。２０
１はメモリ等の動作電圧に変換して平滑する電圧変換
部、２０３は電圧変換部２０１が作成した動作電圧を検
出し、基準の電圧（以下第２の基準電圧という）以下の
場合は出力をＬレベルにして第３のリセット信号を出力
し、また第２の基準電圧以上の場合は出力をＨレベルに
して第３のリセット信号を停止させる。この電圧検出・
リセット回路２０３はＩＣ化されたものを用いている。

【０００６】２０５は電流増幅回路であり、電圧検出・
リセット回路２０３からの第３のリセット信号を電流増
幅して第４のリセット信号として出力するものである。
これは、電圧検出・リセット回路２０３というのはオー
プンコレクタ出力であるため、複数の回路にリセット信
号を出力する場合は電流が少なくなって後段の回路が検
出できない場合があるためである。また、この電圧検出
・リセット回路と電流増幅回路を総称して電圧監視装置
のリセット回路部という。２０７は複数のメモリ、Ｉ／
Ｆ回路、メモリコントローラ等から構成されたメモリ部
であり、電圧変換部２０１からの電源電圧によって動作
を開始し、第４のリセット信号の入力に伴ってメモリコ
ントローラがリセット状態となるものである。また、こ
のメモリコントローラはユニット２のメモリ部の各回路
を他のユニットとは独立で管理している。

【０００７】上記のように構成された従来の交換機につ
いて以下に動作を説明する。この場合は、例えば各ユニ
ットの電圧検出・リセット回路はＩＣ化されているの
で、製造誤差があって、第１の基準電圧より第２の基準
電圧が高い値になっているとして説明する。ユニット１
の電圧変換部１０１は主電源の投入に伴って、主電源部
１からの所定の直流電圧を入力し、所定の電圧に変換し
平滑して出力する。次に、電圧検出・リセット回路１０
３は電圧変換部１０１が作成した動作電圧を検出し、そ
の電圧が予め設定されている第１の基準電圧に到達する
までは出力をＬレベルにして、第１のリセット信号を出
力する。次に、電流増幅回路１０５は第１のリセット信
号が入力すると、電流増幅したＬレベルの第２のリセッ
ト信号をＣＰＵ部１０７に出力する。ＣＰＵ部１０７は
第２のリセット信号が出力されている間はリセット状態
となって動作を停止している。

【０００８】また、ユニット２の電圧変換部２０１は、
主電源の投入に伴って、主電源部１からの所定の直流電
圧を入力し、所定の電圧に変換し平滑して出力する。次
に、電圧検出・リセット回路２０３は電圧変換部２０１
が作成した電源電圧を検出し、その電圧が予め設定され
ている第２の基準電圧に到達するまでは出力をＬレベル
にして、第３のリセット信号を出力する。次に、電流増
幅回路１０５は第４のリセット信号が入力すると、電流
増幅したＬレベルの第４のリセット信号をメモリ部２０
７に出力する。メモリ部２０７は第４のリセット信号が
出力されている間はリセット状態となって動作を停止し
ている。

【０００９】そして、時間が経過して、ユニット１の電
圧変換部１０１から出力される電源電圧が上昇し、電圧
検出・リセット回路１０３が第１の基準電圧以上になっ
たことを検知すると、電圧検出・リセット回路１０３は
出力をＨレベルにすることによって、第１のリセット信
号の出力を停止する。次に、ＣＰＵ部１０７のメインＣ
ＰＵは第１のリセット信号が停止すると、リセットを解
除して動作状態となって、ユニット２のメモリ部のデー
タを読込んだり、書込んだりする処理をする。また、同
様な時間が経過して、ユニット２の電圧変換部２０１か
ら出力される電源電圧が上昇しても、電圧検出・リセッ
ト回路２０３は第１の基準電圧より、その第２の基準電
圧が高くなっているため、依然として第２の基準電圧以
下として第３のリセット信号を出力し、電流増幅回路２
０５は第４のリセット信号をメモリ部２０７に出力して
リセット状態にする。

【００１０】そして、更に時間が経過すると、ユニット
２の電圧検出・リセット回路２０３は電圧変換部２０１
が作成した電源電圧が第２の基準電圧以上になったとし
て出力をＨレベルにして第３のリセット信号の出力を停
止させ、電流増幅回路２０５は第４のリセット信号を停
止してメモリ部２０７を動作状態にしていた。また、ユ
ニット１及びユニット２が動作状態になって、何等かの
理由によりユニット２の電圧変換部２０１の電源電圧が
低下した場合は、同様に、ユニット２の電圧検出・リセ
ット回路２０３は第４のリセット信号を出力してメモリ
部２０７をリセット状態にしていた。

【００１１】

【発明が解決しようとする課題】上記のような従来の交
換機は、メインＣＰＵ及びサブＣＰＵ並びにＩ／Ｆ用Ｉ
Ｃ及びバスコンコントローラ等から構成されたＣＰＵ部
等からなるユニットと、Ｉ／Ｆ用ＩＣ、メモリ群、メモ
リコントローラ等から構成されたメモリ部等からなるユ
ニット等を重ねた構成とし、それぞれ単独でその内部の
回路を管理するものである。また、このようなユニット
構成にされた交換機においては、ＣＰＵ部のメインＣＰ
Ｕがリセット信号の入力されている間は単独にリセット
状態になっていて、さらにメモリ部のメモリコントロー
ラがリセット信号が出力されている間は、単独にリセッ
ト状態になって、メモリえの書込み制御、読出し制御を
停止するものである。

【００１２】そして、このようにＣＰＵによって各ユニ
ットの回路が正常に動作させられるために、各ユニット
毎の各ＩＣ回路の電源電圧を同じにしている。このた
め、各ユニットに備えられている電圧変換部が作成する
ＩＣ回路用の動作電源の電圧を常に監視するために、電
圧監視装置というのを各ユニットに備えて常にユニット
間のデータのやりとりがスムーズに行われるようにして
いる。この電圧監視装置というのは、リセット回路部を
備え、電圧変換部が作成した電源が基準電圧値以下の場
合はリセット信号を各ＩＣ回路に出力して、その基準値
以上の場合はリセット信号を停止するものである。

【００１３】しかし、この電圧検出・リセット回路とい
うのは、ＩＣ化されているため製造誤差等があって、基
準電圧にもバラツキがあったり、リセット信号の出力タ
イミングにも誤差があっても、ＩＣ化されているため基
準電圧及び出力タイミングの誤差を修正することができ
ない。このため、例えばメモリ部を搭載したユニットの
電圧検出・リセット回路の基準電圧が製造誤差によっ
て、ＣＰＵ部を搭載したユニットの電圧検出・リセット
回路の基準電圧より高い基準電圧になっていた場合は、
ＣＰＵ部を搭載したユニットの電圧監視装置のリセット
回路部が先にＣＰＵ部を動作状態とさせるが、メモリ部
を搭載したユニットの電圧監視装置のリセット回路部は
依然としてリセット信号を出力しているためメモリ部は
依然としてリセット状態にされている。従って、電源の
投入初期においては、メモリ部のメモリコントローラは
動作を停止していることになっているのにもかかわらず
に、ＣＰＵ部側からは初期データが送られてくることに
なるが、メモリコントローラが動作を停止しているため
そのデータをメモリに書込みさせることができない。し
かし、ＣＰＵ部側からみると、メモリ部はメモリコント
ローラによって単独に管理されているため、メモリ部の
状態が分からないので、既に初期データを送って、メモ
リ部のメモリに書込まれているものとしているため、以
後は次のデータ処理を実施することになるが、初期デー
タが書込まれていないので、ＣＰＵ部が誤動作するとい
う問題点があった。

【００１４】また、ＣＰＵ部を搭載したユニットの電圧
監視装置のリセット回路部及びメモリ部のリセット回路
部を搭載した電圧監視装置が共に、基準電圧以上の電源
電圧になったとして、ＣＰＵ部及びメモリ部を動作状態
にした後に、何等の原因でメモリ部の電源電圧が低下し
て、メモリ部がリセット状態にされたときは、ＣＰＵ部
は依然と動作状態になっているにもかかわらず、メモリ
部の状態が分からないために、メモリ部に対してデータ
の送出命令を出力する。ところが、メモリ部のメモリコ
ントローラはリセット状態にされているため、その命令
を解釈して必要なデータをＣＰＵ部に送出することがで
きない。しかし、ＣＰＵというのタイミング的に制御す
るようになっているため、命令を出力した後は、自動的
にデータバス等の通信バスを読込んでしまう。つまり、
オール０の誤ったデータを読込んでしまい、場合によっ
ては誤動作する場合があるという問題点があった。

【００１５】このため、従来は各ユニットの基準電圧又
はリセット信号の出力タイミングが相違する具合を予め
検査し、そのエラーデータに基づいてＣＰＵ部のハーム
ウェアを変更し、メモリ部が正常な動作状態となるまで
時間は、リセット信号が出力されても又はリセット信号
が停止されても、直ぐに必要な処理を実施させないよう
に、複雑なハームウェアを変更しなければならないとい
う問題点があった。さらに、電圧検出・リセット回路の
他に、電圧変換部の製造誤差等によって、作成された動
作電源そのものがそれぞれ相違する場合にも、単独でそ
れぞれのユニットを管理しているため、ＣＰＵ部とメモ
リ部とのリセット又はリセット解除のタイミングが合な
いという問題点があった。本発明は以上の問題点を解決
するためになされたもので、電圧検出・リセット回路の
基準電圧又は電圧変換部が作成する電源電圧が各ユニッ
ト間で、相違しても、簡単な構成で同じタイミングでリ
セット状態にさせることができる交換機のリセット回路
を得ることを目的とする。

【００１６】

【課題を解決するための手段】本発明に係わる交換機の
リセット回路は、少なくとも、負荷として演算部を有す
る第１のユニットと、負荷として第１のユニットの演算
部からの命令に基づいてデータの格納又はデータの読出
しがなされるメモリ部を備えた第２のユニットとを有す
る交換機において、主電源の電源電圧を変換して負荷に
印加する電圧変換部と、その電圧変換部の出力電圧が所
定の基準電圧以下のときは、リセット信号を出力する電
圧検出・リセット器と、リセット信号を入力すると、負
荷にリセット信号を出力するリセット回路とが第１のユ
ニット及び第２のユニットにそれぞれ備えられ、第１の
ユニットのリセット回路は、第１のユニットの電圧検出
・リセット器からのリセット信号又は第２のユニットの
リセット信号の発生に伴って、リセット信号を演算部に
出力し、また、第２のユニットのリセット回路は、第１
のユニットのリセット信号又は第２のユニットのからの
電圧検出・リセット器のリセット信号に伴ってリセット
信号を前記メモリ部に送出するものである。

【００１７】

【作用】本発明においては、第１のユニットのリセット
回路は、そのユニットの電圧変換部の出力電圧が所定の
基準電圧以下のときは、第１のユニットの電圧検出器か
らリセット信号又は第２のユニットの第２のリセット信
号の発生に伴って、リセット信号を演算部に出力する。
また、第２のユニットのリセット回路は、そのユニット
の電圧変換部の出力電圧が所定の基準電圧以下のとき
は、第１のユニットのリセット信号又は第２のリセット
信号に伴ってリセット信号をメモリ部に送出する。

【００１８】

【実施例】この場合は、第１のリセット信号又は第２の
リセット信号が出力されている場合に、ＣＰＵ部及びメ
モリ部を同時に停止させるようにすればよいが本実施例
ではＮＡＮＤ構成にして第１のリセット信号及び第２の
リセット信号が出力された場合について説明する。図１
は本発明の一実施例を示す概略構成図である。同図は主
電源部１の上にユニットが２つ重ねられている場合を示
す。ユニット１は以下に説明する構成を備えている。図
において、１０１〜１０７は上記図３と同様なものであ
る。１１０は本発明に係わる電圧監視装置のリセット回
路部である。リセット回路部１１０は電圧検出・リセッ
ト回路１０３（以下電圧検出・リセットＩＣという）を
備えると共に、抵抗Ｒ１と抵抗Ｒ２とを用いてトランジ
スタＱ１をコレクタ接地し、電圧検出・リセット回路１
０３からの第１のリセット信号の入力に伴ってＯＮ状態
となって出力をＬレベルにする回路と、抵抗３と抵抗Ｒ
４とを用いてトランジスタＱ２をコレクタ接地し、トラ
ンジスタＱ１の出力がＬレベルのときにＯＮ状態となっ
て、出力をＬレベルにした第２のリセット信号を出力す
る電流増幅回路とを備えている。この抵抗Ｒ１の一方は
電圧検出・リセットＩＣ１０３の出力端子に接続され、
他方はトランジスタＱ１のベースに接続されている。

【００１９】ユニット２は以下に説明する構成を備えて
いる。図において、２０１〜２０７は上記図３と同様な
ものである。２１０は本発明に係わる電圧監視装置のリ
セット回路部である。リセット回路部２１０は電圧検出
・リセット回路２０３（以下電圧検出・リセットＩＣと
いう）を備えると共に、抵抗Ｒ５と抵抗Ｒ６とを用いて
トランジスタＱ３をコレクタ接地し、電圧検出・リセッ
ト回路２０３からの第３のリセット信号の入力に伴って
ＯＮ状態となって出力をＬレベルにする回路と、抵抗７
と抵抗Ｒ８とを用いてトランジスタＱ４をコレクタ接地
し、トランジスタＱ３の出力がＬレベルのときにＯＮ状
態となって、出力をＬレベルにした第４のリセット信号
を出力する電流増幅回路とを備えている。この抵抗Ｒ５
の一方は電圧検出・リセットＩＣ１０３の出力端子に接
続され、他方はトランジスタＱ３のベースに接続されて
いる。

【００２０】また、ユニット１のトランジスタＱ３のエ
ミッタとユニット２のトランジスタＱ１のエミッタは互
いに接続されている。つまり、ＮＰＮ型のトランジスタ
Ｑ１のコレクタとＮＰＮ型のトランジスタＱ３のコレク
タとを接続しているので、互いにＮＡＮＤ回路を構成し
ていることになる。上記のように構成された交換機のリ
セット回路について以下に動作を説明する。この場合は
ユニット１の電圧変換部１０１とユニット２の電圧変換
部２０１が同じ動作電圧の電源を作成するものとし、ま
た、例えばユニット２の電圧監視装置２０３の基準電圧
が製造誤差等により、ユニット１の電圧監視装置１０２
より高い値になっているとして説明する。以下の動作を
タイミングチャートを用いて以下に説明する。図２は本
発明の動作を説明するタイミングチャートである。電源
の投入に伴って、ユニット１の電圧変換部１０１は主電
源部１からの直流電圧を所定の電圧に変換すると共に、
平滑してＣＰＵ部に出力するので、図２に示すように電
源の投入時は指数関数的に電源電圧が上昇する。また、
電源の投入に伴って、ユニット２の電圧変換部２０３は
主電源部１からの直流電圧を所定の電圧に変換すると共
に、平滑してＣＰＵ部に出力するので、図２に示すよう
に電源の投入時は指数関数的に電源電圧が上昇する。次
に、ユニット１の電圧検出・リセットＩＣ１０３は電圧
変換部１０１が作成した電源電圧を検出し、第１の基準
電圧以下の場合は図２に示すように出力をＬレベルにし
た第１のリセット信号ａを出力する。

【００２１】また、ユニット２の電圧検出・リセットＩ
Ｃ２０３は電圧変換部２０１が作成した電源電圧を検出
し、第２の基準電圧以下の場合は図２に示すように出力
をＬレベルにした第３のリセット信号ｂを出力する。従
って、ユニット１のトランジスタＱ１は第１のリセット
信号ａの入力に伴って、ＯＮ状態となり、出力をＬレベ
ルにして、トランジスタＱ２をＯＮ状態にしてＬレベル
の第２のリセット信号ｅをＣＰＵ部１０７に出力させ
る。この、第２のリセット信号ｅの出力に伴って、ＣＰ
Ｕ部１０７のメインＣＰＵはリセット状態（ＯＦＦ状
態）になる。

【００２２】また、ユニット２のトランジスタＱ３は第
３のリセット信号ｂの入力に伴って、ＯＮ状態となり、
出力をＬレベルにして、トランジスタＱ４をＯＮ状態に
して、トランジスタＱ４がＬレベルの第４のリセット信
号ｆをメモリ部２０７に出力する。この、第４のリセッ
ト信号ｆの出力に伴って、メモリ部２０７のメインＣＰ
Ｕはリセット状態（ＯＦＦ状態）になる。次に、所定時
間経過してユニット１の電圧検出・リセットＩＣ１０３
が第１の基準電圧以上である場合は図２に示すように、
第１のリセット信号ａの出力を停止する。

【００２３】そして、トランジスタＱ１は第１のリセッ
ト信号ａが停止すると、図２に示すようにＯＦＦ状態と
なる。このとき、ユニット２の電圧検出・リセットＩＣ
２０３は、製造誤差等によって設定している第２の基準
電圧が第１の基準電圧より高くなっているので、依然と
して、電圧変換部２０１からの電源電圧が第２の基準電
圧以下として第３のリセット信号ｂをトランジスタＱ３
に出力し、トランジスタＱ３及びトランジスタＱ４をＯ
Ｎ状態にして、依然として第４のリセット信号ｆをメモ
リ部２０７に出力する。従って、ユニット１のトランジ
スタＱ１のエミッタ電圧ｃは、トランジスタＱ１のエミ
ッタとトランジスタＱ３のエミッタとが接続されている
ので、ユニット２のトランジスタＱ３がＯＮ状態のと
き、第１のリセット信号ａが停止されると、Ｌレベルに
されることになる。つまり、ユニット１のトンランジス
タＱ１のエミッタ電圧ｃは、電圧検出・リセットＩＣ１
０３が第１のリセット信号ａを停止すると、従来はＯＦ
Ｆ状態となって、エミッタ電圧ｃがＨレベルになってト
ランジスタＱ２をＯＦＦ状態にして第２のリセット信号
ｅを停止してＣＰＵ部１０７を動作させていたが、ユニ
ット２のトランジスタＱ３がＯＮ状態であるためトンラ
ンジスタＱ１のエミッタ電圧ｃはＬレベルとなる。

【００２４】これにより、ユニット１のトランジスタＱ
１のエミッタ電圧ｃとユニット２のトランジスタＱ３の
エミッタ電圧ｄとのタイミングが一致し、ＣＰＵ部１０
７及びメモリ部２０７が共にリセット状態になる。従っ
て、ＣＰＵ部１０７とメモリ部２０７が共にリセット状
態となるので、ユニット１のＣＰＵ部１０７が先に動作
状態となることはない。そして、さらに時間が経過する
と、ユニット２の電圧検出・リセットＩＣ２０３は第２
の基準電圧以上として第３のリセット信号ｂの出力を停
止してトランジスタＱ３をＯＦＦ状態にする。このと
き、ユニット１のトランジスタＱ１がＯＦＦ状態となっ
ているので回路の平衡が保たれているとすると、ユニッ
ト１のトランジスタＱ１のエミッタ電圧ｃは上昇しＨレ
ベルとなって、トランジスタＱ２をオフ状態にして第２
のリセット信号の出力を停止してＣＰＵ部１０７を動作
状態にする。また、第３のリセット信号ｂの出力を停止
してトランジスタＱ３がＯＦＦ状態にされると回路の平
衡が保たれていれば、トランジスタＱ４がＯＦＦ状態と
なって第４のリセット信号ｆの出力を停止してメモリ部
２０７を動作状態にさせる。つまり、ユニット１のＣＰ
Ｕ部１０７とユニット２のメモリ部２０７とが同時に動
作状態になるため、データのやりとりがスムーズに行わ
れる。

【００２５】次に、ＣＰＵ部１０７及びメモリ部２０７
が共に動作状態になり、何等かの要因でユニット１の電
圧変換部１０３及びユニット２の電圧変換部２０３が作
成した動作電源が低下し、ユニット２の第２の基準電圧
以下になると、ユニット２の電圧検出・リセット回路２
０３は直ちに出力をＬレベルにして第３のリセット信号
ｂをトランジスタＱ３に出力してトランジスタＱ３をＯ
Ｎ状態にする。このとき、ユニット１の電圧検出リセッ
トＩＣ１０３の第１の基準電圧はユニット２の電圧検出
・リセットＩＣ２０３の第２の基準電圧以下になってい
るため、ユニット２の電圧検出・リセットＩＣ２０３が
電源電圧が低下して第３のリセット信号を出力しても、
依然としてユニット１の電圧検出・リセット回路１０３
は第１のリセット信号ａを停止して、トランジスタＱ１
をＯＦＦ状態にしている。ところが、ユニット１のトラ
ンジスタＱ１のエミッタとユニット２のトランジスタＱ
３のエミッタが接続されているため、トランジスタＱ３
が第２の基準電圧以下になってＯＮ状態にされているた
め、ユニット１のトランジスタＱ１のエミッタ電圧ｃは
ＨレベルにならないでＬレベルになる。これにより、ト
ランジスタＱ２がＯＮ状態になりＣＰＵ部１０７がリセ
ット状態にさせられる。

【００２６】従って、電源投入後にユニット１のＣＰＵ
部１０７及びユニット２のメモリ部２０７が共に動作状
態となっていた場合に、何等かの理由によってユニット
２の電圧検出・リセットＩＣ２０３が第３のリセット信
号ｂを出力すると、ユニット１のトランジスタＱ２も第
２のリセット信号ｅを出力することになるため、ＣＰＵ
部１０７及びメモリ部２０７も同じくリセット状態にさ
れる。なお、上記実施例ではユニット１及びユニット２
で作成した動作電源が共に上昇又は下がる場合を説明し
たが電圧変換部の製造誤差によって、ユニット１がユニ
ット１より送れて電源電圧が上昇したり、何等かの理由
でユニット１の動作電源のみが下降した場合について
も、同様にユニット２がユニット１にリセットタイミン
を一致させられる。

【００２７】また、上記実施例ではＣＰＵ部１０７にＣ
ＰＵが複数ある場合及びメモリ部２０７にメモリが複数
ある場合を説明したが、ともに１個の場合は後段のトラ
ンジスタＱ２及びトランジスタＱ３は不要である。さら
に、上記実施例ではトランジスタと抵抗によりＮＡＮＤ
を構成したが一般的にＮＡＮＤを用いてもよい。さら
に、上記実施例ではＣＰＵに合わせてリセット信号を不
論理にするためにＮＡＮＤとしたがＣＰＵが正論理で動
作するものであればＡＮＤ構成としてもよい。さらに、
上記実施例ではトランジスタＱ１のエミッタとトランジ
スタＱ３のエミッタとを接続したが互いに接続しないで
電圧検出・リセットＩＣ１０３と電圧検出・リセットＩ
Ｃ２０３の出力を互いに接続してもよい。

【００２８】

【発明の効果】以上のように本発明によれば、演算部及
びメモリ部をユニット構成にした交換機において、演算
部が搭載された第１のユニットのリセット回路とメモリ
部を搭載した第２のユニットのリセット回路は、そのユ
ニットの電圧変換部の出力電圧が所定の基準電圧以下の
ときに、第１のユニットの電圧検出・リセット器又は第
１のユニットの電圧検出・リセット器のリセット信号に
基づいて演算部とメモリ部をリセット状態にするように
したことにより、電圧検出・リセット器の製造誤差のバ
ラツキ又は電圧変換部のバラツキがあっても同時にリセ
ット状態にされるという効果が得られている。また、演
算部とメモリ部が同時にリセット状態にされるので、デ
ータのやりとりがスムーズに行えるという効果が得られ
ている。

【図面の簡単な説明】

【図１】図１は本発明の一実施例を示す概略構成図であ
る。

【図２】図２は本発明の動作を説明するタイミングチャ
ートである。

【図３】図３は従来の交換機の概略構成図である。

【符号の説明】

１ 主電源部 １０１ 電圧変換部 １０３ 電圧検出・リセット回路 １０５ 電流増幅回路 １０７ ＣＰＵ部 １１０ リセット回路部 ２０１ 電圧変換部 ２０３ 電圧検出・リセット回路 ２０５ 電流増幅回路 ２０７ メモリ部 ２１０ リセット回路部

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−202198（ＪＰ，Ａ) 特開 昭64−88816（ＪＰ，Ａ) 特開 平１−305366（ＪＰ，Ａ) 特開 平２−217901（ＪＰ，Ａ) 特開 平３−14013（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) H04Q 3/545 G06F 1/24 H04M 3/22

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 少なくとも、負荷として演算部を有する
   第１のユニットと、負荷として該第１のユニットの演算
   部からの命令に基づいてデータの格納又はデータの読出
   しがなされるメモリ部を備えた第２のユニットとを有す
   る交換機において、 主電源の電源電圧を変換して負荷に印加する電圧変換部
   と、前記電圧変換部の出力電圧が所定の基準電圧以下の
   ときは、リセット信号を出力する電圧検出・リセット器
   と、前記リセット信号を入力すると、負荷にリセット信
   号を出力するリセット回路とが前記第１のユニット及び
   第２のユニットにそれぞれ備えられ、 前記第１のユニットのリセット回路は、 前記第１のユニットの電圧検出・リセット器からのリセ
   ット信号又は前記第２のユニットのリセット信号の発生
   に伴って、リセット信号を前記演算部に出力し、 前記第２のユニットのリセット回路は、 前記第１のユニットのリセット信号又は第２のユニット
   のからの電圧検出・リセット器のリセット信号に伴って
   リセット信号を前記メモリ部に送出することを特徴とす
   る交換機のリセット回路。