JP2517540Y2 - Ｉｃカード - Google Patents
ＩｃカードInfo
- Publication number
- JP2517540Y2 JP2517540Y2 JP1987174095U JP17409587U JP2517540Y2 JP 2517540 Y2 JP2517540 Y2 JP 2517540Y2 JP 1987174095 U JP1987174095 U JP 1987174095U JP 17409587 U JP17409587 U JP 17409587U JP 2517540 Y2 JP2517540 Y2 JP 2517540Y2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- control signal
- signal
- circuit
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Credit Cards Or The Like (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【考案の詳細な説明】 〔産業上の利用分野〕 この考案はメモリーを内蔵するICカードに関するもの
である。
である。
従来のこの種のICカードにおけるメモリーの諸性能
（メモリー容量，アクセスタイム）を出力する方法を図
によつて説明する。第４図はICカードのブロツク図、第
５図はこのICカードが接続されるシステム側の一部のブ
ロツク図である。図において（１）はメモリー、（２）
はアドレス信号端子、（３）はデータ信号端子、（４）
はメモリー制御信号端子、（12）はメモリーの諸性能を
出力する端子、（８）はアドレス駆動回路、（９）はデ
ータ入出力回路、（10）はメモリー制御回路、（13）は
メモリー性能検出回路である。
（メモリー容量，アクセスタイム）を出力する方法を図
によつて説明する。第４図はICカードのブロツク図、第
５図はこのICカードが接続されるシステム側の一部のブ
ロツク図である。図において（１）はメモリー、（２）
はアドレス信号端子、（３）はデータ信号端子、（４）
はメモリー制御信号端子、（12）はメモリーの諸性能を
出力する端子、（８）はアドレス駆動回路、（９）はデ
ータ入出力回路、（10）はメモリー制御回路、（13）は
メモリー性能検出回路である。
ICカードがシステムに接続されるとICカードのアドレ
ス信号端子（２）はシステムのアドレス駆動回路（８）
に、データ信号端子（３）はシステムのデータ出力回路
（９）に、メモリー制御信号端子（４）はシステムのメ
モリー制御回路（10）に、メモリーの諸性能を出力する
端子（12）はメモリー性能検出回路（13）に、それぞれ
接続される。メモリー性能検出回路（13）の入力電位
は、ICカード内においての接続状態、開放又はグランド
電位により、それぞれ電源電位又はグランド電位となる
ため、システム側はこの入力電位の組み合わせを確認す
ることにより、接続されたICカードの性能を確認する。
ス信号端子（２）はシステムのアドレス駆動回路（８）
に、データ信号端子（３）はシステムのデータ出力回路
（９）に、メモリー制御信号端子（４）はシステムのメ
モリー制御回路（10）に、メモリーの諸性能を出力する
端子（12）はメモリー性能検出回路（13）に、それぞれ
接続される。メモリー性能検出回路（13）の入力電位
は、ICカード内においての接続状態、開放又はグランド
電位により、それぞれ電源電位又はグランド電位となる
ため、システム側はこの入力電位の組み合わせを確認す
ることにより、接続されたICカードの性能を確認する。
従来の方法では、性能の種類がｎ種類あると、この識
別のために必要とされる信号線の本数ｍはｍ＝log2n本
であり、ICカードのように大きさの制約から信号線の本
数が制限される場合には特に問題となる。
別のために必要とされる信号線の本数ｍはｍ＝log2n本
であり、ICカードのように大きさの制約から信号線の本
数が制限される場合には特に問題となる。
この考案は上記のような問題を解決するためになされ
たもので、メモリーの諸性能をデータとしてデータバス
に出力し得る回路を設けるようにしたものである。
たもので、メモリーの諸性能をデータとしてデータバス
に出力し得る回路を設けるようにしたものである。
この考案によるICカードは、アドレス信号及び制御信
号が入力される端子を有し、データバスを通じて記憶デ
ータ信号を出力するメモリーと、上記アドレス信号の入
力端子及びメモリー性能出力用制御信号の端子を有し、
上記メモリー性能出力用制御信号が所定レベルのとき非
活性化され、上記メモリー性能出力用制御信号が他の所
定レベルのとき活性化されると共に、上記アドレス信号
の変化に応じて異なる種類の上記メモリーの諸性能を上
記データバスに出力させる回路とを備えたものである。
号が入力される端子を有し、データバスを通じて記憶デ
ータ信号を出力するメモリーと、上記アドレス信号の入
力端子及びメモリー性能出力用制御信号の端子を有し、
上記メモリー性能出力用制御信号が所定レベルのとき非
活性化され、上記メモリー性能出力用制御信号が他の所
定レベルのとき活性化されると共に、上記アドレス信号
の変化に応じて異なる種類の上記メモリーの諸性能を上
記データバスに出力させる回路とを備えたものである。
この考案によるメモリーの諸性能を出力する回路は、
メモリ性能出力用制御信号が所定レベルのとき非活性化
され、メモリ性能出力用制御信号が他の所定レベルのと
き活性化されると共に、上記アドレス信号の変化に応じ
て異なる種類の上記メモリの諸特性を上記データバスに
出力する。
メモリ性能出力用制御信号が所定レベルのとき非活性化
され、メモリ性能出力用制御信号が他の所定レベルのと
き活性化されると共に、上記アドレス信号の変化に応じ
て異なる種類の上記メモリの諸特性を上記データバスに
出力する。
以下、この考案の一実施例を図によつて説明する。第
１図はこの考案によるICカードのブロツク図、第２図は
この考案のICカードが接続されるシステム側の一部のブ
ロツク図である。図において（１）はメモリー、（２）
はアドレス信号端子、（３）はデータ信号端子、（４）
はメモリー制御信号端子、（５）はメモリーの諸性能を
出力する回路、（６）はメモリー性能出力制御信号端
子、（７）はデータバス、（８）はアドレス駆動回路、
（９）はデータ入出力回路、（10）はメモリー制御回
路、（11）はメモリー性能出力制御回路である。
１図はこの考案によるICカードのブロツク図、第２図は
この考案のICカードが接続されるシステム側の一部のブ
ロツク図である。図において（１）はメモリー、（２）
はアドレス信号端子、（３）はデータ信号端子、（４）
はメモリー制御信号端子、（５）はメモリーの諸性能を
出力する回路、（６）はメモリー性能出力制御信号端
子、（７）はデータバス、（８）はアドレス駆動回路、
（９）はデータ入出力回路、（10）はメモリー制御回
路、（11）はメモリー性能出力制御回路である。
この考案のICカードがシステムに接続されるとICカー
ドのアドレス信号端子（２）、データ信号端子（３）、
メモリー制御信号端子（４）、メモリー性能出力制御信
号端子（６）は、それぞれシステム側の対応する信号端
子に接続される。この状態において、アドレス例えば
“0"番地を指定し、メモリーの諸性能を出力する回路
（５）の制御を行うメモリー性能出力制御信号端子
（６）を“L"とすると、メモリーの諸性能を出力する回
路（５）が活性化されて、メモリー（１）と共有してい
るデータバス（７）を通じてデータ信号端子（３）に、
メモリーの性能を表わすコード（例えばメモリー容量）
が出力され、システム側でこのコードの認識を行なう。
さらに別な番地（例えば１番地）を指定し、上記と同様
の操作を行なうと、先と異なる情報（例えばアクセスタ
イム）がデータ信号端子（３）に出力される。
ドのアドレス信号端子（２）、データ信号端子（３）、
メモリー制御信号端子（４）、メモリー性能出力制御信
号端子（６）は、それぞれシステム側の対応する信号端
子に接続される。この状態において、アドレス例えば
“0"番地を指定し、メモリーの諸性能を出力する回路
（５）の制御を行うメモリー性能出力制御信号端子
（６）を“L"とすると、メモリーの諸性能を出力する回
路（５）が活性化されて、メモリー（１）と共有してい
るデータバス（７）を通じてデータ信号端子（３）に、
メモリーの性能を表わすコード（例えばメモリー容量）
が出力され、システム側でこのコードの認識を行なう。
さらに別な番地（例えば１番地）を指定し、上記と同様
の操作を行なうと、先と異なる情報（例えばアクセスタ
イム）がデータ信号端子（３）に出力される。
メモリー性能出力制御信号端子（６）が“H"でメモリ
ーの諸性能を出力する回路（５）が非活性化のときは、
この回路の出力は高インピーダンスとなる。また、メモ
リー制御信号端子（４）を通じて加えられる制御信号に
より、メモリー（１）が活性化状態であるときは、たと
え、回路（５）の制御入力が“L"であつても、回路
（５）は活性化されず、高インピーダンス状態となり、
メモリー（１）の動作に支障はない。
ーの諸性能を出力する回路（５）が非活性化のときは、
この回路の出力は高インピーダンスとなる。また、メモ
リー制御信号端子（４）を通じて加えられる制御信号に
より、メモリー（１）が活性化状態であるときは、たと
え、回路（５）の制御入力が“L"であつても、回路
（５）は活性化されず、高インピーダンス状態となり、
メモリー（１）の動作に支障はない。
なお、上記実施例ではメモリー性能出力制御信号端子
（６）を通じて、メモリー自体を動作させるものとは異
なる信号を用いて構成したが、第３図の様にメモリーを
制御する端子（例えばアドレス信号端子（２））に通常
レベル（例えば０〜5V）とは異なる電圧レベル（例えば
12.5V）を与えてメモリーの性能を出力する回路（５）
が活性化されるような構成とすることも可能である。こ
の場合、信号レベル判定回路（14）は、アドレス信号端
子（２）からの入力信号が、しきい値（例えば6V）以上
であることを検出してメモリーの諸性能を出力する回路
（５）を活性化する。このメモリー制御信号（４）によ
ってメモリー（１）のデータ端子を高インピーダンスの
状態に保つようにすれば、回路（５）のデータは支障な
くデータ端子（３）に出力することが出来る。
（６）を通じて、メモリー自体を動作させるものとは異
なる信号を用いて構成したが、第３図の様にメモリーを
制御する端子（例えばアドレス信号端子（２））に通常
レベル（例えば０〜5V）とは異なる電圧レベル（例えば
12.5V）を与えてメモリーの性能を出力する回路（５）
が活性化されるような構成とすることも可能である。こ
の場合、信号レベル判定回路（14）は、アドレス信号端
子（２）からの入力信号が、しきい値（例えば6V）以上
であることを検出してメモリーの諸性能を出力する回路
（５）を活性化する。このメモリー制御信号（４）によ
ってメモリー（１）のデータ端子を高インピーダンスの
状態に保つようにすれば、回路（５）のデータは支障な
くデータ端子（３）に出力することが出来る。
またアドレス信号（２）のレベルが０〜5Vの通常モード
においては、信号レベル判定回路（14）は入力信号が、
しきい値以下であることを検出して回路（５）を活性化
しない。従ってメモリー（１）はアドレス信号及びメモ
リー制御信号に応じてデータ信号を出力するよう動作す
る。
においては、信号レベル判定回路（14）は入力信号が、
しきい値以下であることを検出して回路（５）を活性化
しない。従ってメモリー（１）はアドレス信号及びメモ
リー制御信号に応じてデータ信号を出力するよう動作す
る。
以上のように、この考案によればメモリーの諸性能を
出力する回路は、メモリー性能出力用制御信号が所定レ
ベルのとき非活性化され、メモリ性能出力用制御信号が
他の所定レベルのとき活性化されると共に、上記アドレ
ス信号の変化に応じて異なる種類の上記メモリーの諸性
能（メモリー容量，アクセスタイム）を、メモリーと共
有するデータバスに出力するので、システム側が容易に
ICカードの諸性能を確認でき、また、ICカードは従来、
この目的をもつために必要とされていた端子を削減でき
る。
出力する回路は、メモリー性能出力用制御信号が所定レ
ベルのとき非活性化され、メモリ性能出力用制御信号が
他の所定レベルのとき活性化されると共に、上記アドレ
ス信号の変化に応じて異なる種類の上記メモリーの諸性
能（メモリー容量，アクセスタイム）を、メモリーと共
有するデータバスに出力するので、システム側が容易に
ICカードの諸性能を確認でき、また、ICカードは従来、
この目的をもつために必要とされていた端子を削減でき
る。
第１図はこの考案の一実施例によるICカードのブロツク
図、第２図はこの考案のICカードが接続されるシステム
側の一部のブロツク図、第３図はこの考案の他の実施例
を示すブロツク図、第４図は従来のICカードのブロツク
図、第５図は従来のICカードが接続されるシステムの一
部ブロツク図である。 図において（１）はメモリー、（２）はアドレス信号端
子、（３）はデータ信号端子、（４）はメモリー制御信
号端子、（５）はメモリーの諸性能を出力する回路、
（６）はメモリー性能出力制御信号端子、（７）はデー
タバスである。 なお、図中、同一符号は同一又は相当部分を示す。
図、第２図はこの考案のICカードが接続されるシステム
側の一部のブロツク図、第３図はこの考案の他の実施例
を示すブロツク図、第４図は従来のICカードのブロツク
図、第５図は従来のICカードが接続されるシステムの一
部ブロツク図である。 図において（１）はメモリー、（２）はアドレス信号端
子、（３）はデータ信号端子、（４）はメモリー制御信
号端子、（５）はメモリーの諸性能を出力する回路、
（６）はメモリー性能出力制御信号端子、（７）はデー
タバスである。 なお、図中、同一符号は同一又は相当部分を示す。
Claims (2)
- 【請求項１】アドレス信号及び制御信号が入力される端
子を有し、データバスを通じて記憶データ信号を出力す
るメモリーと、上記アドレス信号の入力端子及びメモリ
ー性能出力用制御信号の端子を有し、上記メモリー性能
出力用制御信号が所定レベルのとき非活性化され、上記
メモリー性能出力用制御信号が他の所定レベルのとき活
性化されると共に、上記アドレス信号の変化に応じて異
なる種類の上記メモリーの諸性能を上記データバスに出
力させる回路とを備えたICカード。 - 【請求項２】アドレス信号の入力端子に通常の信号レベ
ルを越えたレベルの信号を印加すると共に、この信号を
メモリー性能出力用制御信号とすることにより、メモリ
ーの諸性能を出力する回路を活性化することを特徴とす
る実用新案登録請求の範囲第１項記載のICカード。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1987174095U JP2517540Y2 (ja) | 1987-11-12 | 1987-11-12 | Ｉｃカード |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1987174095U JP2517540Y2 (ja) | 1987-11-12 | 1987-11-12 | Ｉｃカード |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0179164U JPH0179164U (ja) | 1989-05-26 |
| JP2517540Y2 true JP2517540Y2 (ja) | 1996-11-20 |
Family
ID=31465970
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1987174095U Expired - Lifetime JP2517540Y2 (ja) | 1987-11-12 | 1987-11-12 | Ｉｃカード |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2517540Y2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011102440A1 (ja) * | 2010-02-22 | 2011-08-25 | セイコーエプソン株式会社 | 記憶装置、基板、液体容器及びシステム |
| US8745433B2 (en) | 2010-02-22 | 2014-06-03 | Seiko Epson Corporation | Memory device, board, liquid container, host device, and system |
-
1987
- 1987-11-12 JP JP1987174095U patent/JP2517540Y2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011102440A1 (ja) * | 2010-02-22 | 2011-08-25 | セイコーエプソン株式会社 | 記憶装置、基板、液体容器及びシステム |
| US8364859B2 (en) | 2010-02-22 | 2013-01-29 | Seiko Epson Corporation | Storage device, board, liquid container and system |
| US8745433B2 (en) | 2010-02-22 | 2014-06-03 | Seiko Epson Corporation | Memory device, board, liquid container, host device, and system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0179164U (ja) | 1989-05-26 |
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