WO2011102440A1 - 記憶装置、基板、液体容器及びシステム - Google Patents

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reset
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terminal
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潤 佐藤
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セイコーエプソン株式会社
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Definitions

  • the present invention relates to a storage device, a substrate, a liquid container, a system, and the like.
  • Patent Document 1 discloses a technique for detecting the presence / absence of an ink cartridge by providing a detection terminal on a printer and an ink cartridge and detecting the presence / absence of electrical continuity. .
  • this method has a problem that the number of terminals increases.
  • Patent Document 2 discloses a technique in which a terminal for detecting the remaining amount of ink is also used for detecting whether or not an ink cartridge is mounted.
  • this method has a problem that the number of terminals cannot be reduced even when the detection of the remaining amount of ink is changed to another method.
  • a storage device a substrate, a liquid container, a system, and the like that can efficiently detect connection without increasing the number of terminals.
  • One aspect of the present invention includes a storage unit, a storage control unit that controls access to the storage unit, a control unit that performs communication processing with a host device, a data terminal, a reset terminal, and a clock terminal,
  • the control unit operates when the voltage level of the reset terminal changes from a voltage level indicating a reset state to a voltage level indicating a reset release state during a period in which the voltage level of the clock terminal is the first voltage level.
  • This relates to a storage device that determines that the operation mode is the connection detection mode when the level is changed.
  • control unit can determine whether the operation mode is the normal communication mode or the connection detection mode based on the voltage levels of the clock terminal and the reset terminal. Therefore, the number of terminals can be reduced. As a result, it is possible to efficiently detect the connection of the storage device.
  • the host device is electrically connected to first to nth storage devices (n is an integer of 2 or more) including the storage device via a bus, and the reset A reset signal output from the host device via the bus may be input to the terminal.
  • the storage device determines whether the operation mode is the normal communication mode or the connection detection mode based on the reset signal, and if it is the connection detection mode, responds to the host device.
  • a signal can be output. As a result, it is possible to efficiently detect the connection of the storage device.
  • the reset terminal may include a reset corresponding to the storage device from among a first reset signal to an nth (n is an integer of 2 or more) reset signal output from the host device.
  • a signal may be input.
  • the storage device determines whether the operation mode is the normal communication mode or the connection detection mode based on the reset signal input to its own reset terminal. Can output a response signal to the host device. As a result, it is possible to efficiently detect the connection of the storage device.
  • the control unit determines that the operation mode is the connection detection mode
  • the voltage level of the clock terminal is changed from the second voltage level to the first voltage level.
  • a response signal for notifying that the storage device is connected may be output to the host device via the data terminal in accordance with the clock after the change.
  • control unit can output a response signal for notifying that the storage device is connected to the host device via the data terminal. Can be eliminated and the number of terminals can be reduced. As a result, it is possible to efficiently detect the connection of the storage device.
  • a clock including first to n-th (n is an integer of 2 or more) clock cycles is input to the clock terminal, and the control unit has the operation mode set to the operation mode.
  • the first clock to the nth clock cycle after the voltage level of the clock terminal changes from the second voltage level to the first voltage level.
  • the data may be output to the host device via the data terminal.
  • the storage device can output a response signal in the clock cycle corresponding to its own ID information, the detection time can be shortened. As a result, it is possible to efficiently detect the connection of the storage device.
  • the control unit determines that the operation mode is the normal communication mode
  • the voltage level of the clock terminal is changed from the first voltage level to the second voltage level.
  • the information output from the host device may be acquired via the data terminal according to the clock after the change.
  • control unit can acquire information output from the host device in the normal communication mode, for example, a process of receiving write data output from the host device and writing to the storage unit And so on.
  • control unit acquires a command as the information output from the host device, analyzes the acquired command, and receives data from the host device based on an analysis result.
  • a process of transmitting data to the host device may be performed.
  • control unit receives the write data output from the host device based on the command from the host device and writes the data to the storage unit, or from the storage unit. A process of reading data and transmitting it to the host device can be performed.
  • control unit determines that the voltage level of the reset terminal indicates the reset state from the voltage level indicating the reset release state after determining that the operation mode is the connection detection mode.
  • a process for ending the connection detection mode may be performed.
  • Another aspect of the present invention relates to a substrate including the storage device described above.
  • Another aspect of the present invention relates to a liquid container including any of the storage devices described above.
  • Another aspect of the present invention relates to a system including any of the storage devices described above and the host device.
  • the host device since the host device can efficiently detect whether or not the storage device is properly connected, the reliability of the system can be improved.
  • FIG. 1 is a first configuration example of a system.
  • FIG. 2 shows a second configuration example of the system.
  • FIG. 3 shows a basic configuration example of the storage device.
  • FIG. 4 is an example of a timing chart of the normal communication mode of the storage device.
  • FIGS. 5A and 5B are first examples of timing charts of the connection detection mode of the storage device.
  • 6A and 6B are a second example of a timing chart of the connection detection mode of the storage device.
  • 7A and 7B are a third example of a timing chart of the connection detection mode of the storage device.
  • 8A and 8B are diagrams illustrating an operation and a configuration example of a mode determination unit.
  • FIG. 9 shows a basic configuration example of the response unit.
  • FIG. 10 shows an example of the correspondence between ID information and clock cycles.
  • FIG. 11 shows another example of the correspondence between ID information and clock cycles.
  • FIG. 12 shows a detailed configuration example of the liquid container.
  • 13A and 13B show detailed configuration examples of the circuit board.
  • FIGS. 14A to 14C are detailed configuration examples of a four-color integrated liquid container and a substrate.
  • FIG. 15 shows a basic configuration example of the host device.
  • FIG. 16 is a diagram illustrating power supply periods in a normal communication mode and a connection detection mode.
  • FIG. 1 shows a first configuration example of a system according to this embodiment.
  • the first configuration example of the system according to the present embodiment includes a first storage device 100-1 to an nth storage device 100-n (n is an integer of 2 or more), and n substrates 200 on which the storage devices are mounted. -1 to 200-n, n liquid containers 300-1 to 300-n including a substrate, and a host device 400 are included.
  • the system of the present embodiment is not limited to the configuration shown in FIG. 1, and various modifications may be made such as omitting some of the components, replacing them with other components, and adding other components. Is possible.
  • the first storage device 100-1 to the nth storage device 100-n each include a reset terminal XRST, a clock terminal SCK, a data terminal SDA, a first power supply terminal VSS, and a second power supply terminal VDD.
  • the storage devices of the first to nth storage devices 100-1 to 100-n and the host device 400 are electrically connected via a bus as shown in FIG.
  • This bus includes a reset signal line, a clock signal line, and a data signal line, and communication between each of the storage devices 100-1 to 100-n and the host device 400 is performed via this bus.
  • the bus may also include first and second power lines for supplying first and second power to each storage device.
  • Each storage device has a normal communication mode (normal operation mode) and a connection detection mode as operation modes.
  • the normal communication mode is a mode in which data in the storage unit is transmitted to the host device or data in the storage unit is updated with data received from the host device.
  • the connection detection mode is an operation mode of the storage device when the host device detects whether each storage device is connected to the host device.
  • each storage device sends a response signal for notifying that the storage device is connected, via the data terminal SDA, corresponding to the clock cycle of the clock supplied from the host device 400. Output to the host device 400.
  • the clock cycle is not a physical cycle of a clock signal supplied from the host device 400 but a logical cycle for controlling communication processing between the host device 400 and the storage device 100.
  • one clock cycle may be one physical cycle of the clock signal, or one clock cycle may be two physical cycles of the clock signal.
  • the host device 400 includes first host side terminals to kth (k is an integer of 2 or more) host side terminals. Specifically, for example, a host side reset terminal HRST, a host side clock terminal HCK, a host side data terminal HDA, a first host side power supply terminal HVSS, and a second host side power supply terminal HVDD are included.
  • the host device 400 is, for example, a printer main body, and as will be described later, whether or not each storage device is connected by response signals from the storage devices 100-1 to 100-n, that is, the liquid containers 300-1 to 300-n. It can be determined whether or not 300-n is attached.
  • FIG. 2 shows a second configuration example of the system according to the present embodiment.
  • the second configuration example is different from the first configuration example described above in that the reset signal line is not a bus configuration but a reset signal line is individually provided for each storage device.
  • the host device 400 includes first to fourth host-side reset terminals HRST1 to HRST4 (first to nth (n is an integer of 2 or more) in a broad sense). 1st to 4th reset signals (first to nth reset signals in a broad sense) are output. The first to fourth reset signals are input to reset terminals XRST1 to XRST4 of the first to fourth storage devices 100-1 to 100-4 (first to nth storage devices in a broad sense), respectively. . That is, a reset signal corresponding to the storage device among the first to n-th reset signals output from the host device 400 is input to the reset terminal.
  • each storage device 100 sends a response signal for notifying that the storage device is connected to the host device 400 via the data terminal SDA. Can be output. By doing so, a terminal for detecting the presence or absence of the liquid container 300 becomes unnecessary, and the number of terminals can be reduced.
  • FIG. 3 shows a basic configuration example of the storage device 100 of the present embodiment.
  • the storage device 100 of this embodiment includes a control unit 110, a storage control unit 120, a storage unit 130, a data terminal SDA, a reset terminal XRST, and a clock terminal SCK.
  • the storage device 100 of the present embodiment is not limited to the configuration of FIG. 3, and various modifications such as omitting some of the components, replacing them with other components, and adding other components. Implementation is possible.
  • the storage unit 130 stores ID information written during manufacturing, manufacturing information, and information written from the host device 400.
  • the storage unit 130 stores manufacturing date information, ink color information, and the like as manufacturing information, and stores ink remaining amount information as information written from the host device 400.
  • the storage unit 130 is configured by a non-volatile memory such as FERAM (ferroelectric memory) or flash memory, for example.
  • ID information for identifying the storage device 100 in the storage unit 130 is not an essential configuration requirement.
  • ID information can be stored using a fuse element, or ID information can be output by a logic circuit.
  • the storage control unit 120 controls access to the storage unit 130 in the normal communication mode (normal operation mode) and the connection detection mode.
  • the control unit 110 includes a communication unit 140, a mode determination unit 150, and a response unit 160.
  • the communication unit 140 communicates with the host device 400.
  • the mode determination unit 150 determines whether the operation mode is the normal communication mode (normal operation mode) or the connection detection mode. When it is determined that the communication mode is the normal communication mode, the control signal SCOM for the storage control unit 120 is set to the active level, and when it is determined that the connection detection mode is selected, the control signal SDET for the response unit 160 is set to the active level.
  • the communication unit 140 determines whether the ID information transmitted from the host apparatus 400 matches its own ID information, analyzes the received command (write command, read command, etc.), etc. I do.
  • the normal communication mode is an operation mode in which data communication for exchanging data such as ink remaining amount is performed between the host device 400 and the storage device 100.
  • the connection detection mode is an operation mode for detecting whether or not the storage device 100 is connected.
  • the response unit 160 instructs the communication unit 140 to output a response signal for notifying that the storage device is connected.
  • the response unit 160 is read from the storage unit 130 via the storage control unit 120 when the control signal SDET from the mode determination unit 150 is at the active level. Based on the ID information, the communication unit 140 is instructed to output a response signal in the clock cycle corresponding to the ID information.
  • the response unit 160 instructs to output a response signal according to the clock.
  • the host device 400 can designate a storage device that enters the connection detection mode by a reset signal, it is not necessary to read out ID information from the storage unit 130.
  • the internal oscillation circuit 170 generates an internal clock of the storage device 100 and supplies it to the control unit 110, the storage control unit 120, the storage unit 130, and the like.
  • the power-on reset (POR) circuit 180 performs a power-on reset process based on the second power supply voltage VDD. That is, the storage device 100 is reset until the power is turned on, and the reset of the storage device 100 is released when the power is turned on. Specifically, the power-on reset circuit 180 is powered on from the host device 400, and when the difference between the second power supply voltage VDD and the first power supply voltage VSS becomes equal to or higher than a threshold voltage (predetermined voltage), The power-on reset signal POROUT is set to the H level (high potential level, in a broad sense, the second voltage level).
  • a response signal for notifying that the storage device is connected can be output to the host device via the data terminal SDA. .
  • a terminal for detecting the presence or absence of the liquid container becomes unnecessary, and the number of terminals can be reduced.
  • the ID information is stored in the storage unit, in the connection detection mode, it is only necessary to read out the ID information from the storage unit. Therefore, by prohibiting (masking) access to other data, It is possible to prevent destruction of stored contents.
  • the detection time can be shortened.
  • the presence or absence of the liquid container can be detected by detecting a communication time-out error.
  • the bus connection because of the bus connection, it takes time until a timeout error occurs, and the time until detection becomes longer. If the time required for detection becomes longer, the risk of errors occurring during communication increases. As a result, it may be determined that the liquid container is not attached although the liquid container is attached.
  • FIG. 4 is an example of a timing chart of the normal communication mode of the storage device 100.
  • FIG. 4 shows a timing chart when transmitting write data from the host device 400 to the first to fourth storage devices 100-1 to 100-4 in the first configuration example (FIG. 1) of the system.
  • the host device 400 starts supplying power supply voltage to each storage device via the first power supply line and the second power supply line.
  • the voltage of the second power supply terminal VDD of each storage device reaches a predetermined voltage value (the voltage value is a voltage value based on the potential supplied from the first power supply line) (E1 in FIG. 4).
  • the power-on reset is released by the power-on reset (POR) circuit 180.
  • the host device 400 changes the reset signal level (voltage level of the reset terminal XRST in a broad sense) from the L level (voltage level indicating a reset state in a broad sense) to the H level (voltage level indicating a reset release state in a broad sense). (E2 in FIG. 4).
  • the mode determination unit 150 (control unit 110 in a broad sense) is configured such that the voltage level of the reset terminal XRST indicates the reset state (L) during the period in which the voltage level of the clock terminal SCK is the first voltage level (L level).
  • the level is changed to a voltage level (H level) indicating a reset release state (E2 in FIG. 4)
  • the operation mode is the normal communication mode (normal operation mode).
  • the control unit 110 determines that the operation mode is the normal communication mode, the voltage level of the clock terminal SCK changes from the L level (first voltage level in a broad sense) to the H level (second voltage in a broad sense).
  • the information output from the host device 400 is acquired via the data terminal SDA according to the clock after the change to (level). More specifically, the control unit 110 acquires a command as information output from the host device 400, analyzes the acquired command, receives data from the host device 400 based on the analysis result, or A process of transmitting data to the host device 400 is performed.
  • the host device 400 can send ID information before sending a command to designate a storage device.
  • the ID information is composed of i + 1 bits of I0 to Ii (i is a natural number), and a parity bit IP is added thereto.
  • the write command is composed of j + 1 bits of C0 to Cj (j is a natural number), and a parity bit CP is added thereto.
  • data is composed of k + 1 bits D0 to Dk, and a parity bit DP is added thereto.
  • Parity bits IP, CP, and DP are bits added for parity check, and are added so that the number of 1s is always even or odd.
  • the host device 400 can designate one storage device and set the normal communication mode. For example, when writing data is transmitted to the first storage device, the voltage level of the reset terminal XRST1 of the first storage device is set from L level to H level. In this way, the host device 400 can transmit a write command and write data to the first storage device. In this case, since the destination storage device can be designated by the reset signal, there is no need to transmit ID information.
  • the host device 400 can transmit write data to the first to fourth storage devices 100-1 to 100-4 and write data to the storage unit 130 of each storage device. it can. Similarly, the host device 400 can receive read data from the storage unit 130 of each storage device.
  • FIG. 5A and 5B are a first example of a timing chart of the connection detection mode of the storage device 100.
  • FIG. This first example is based on the first configuration example of the system shown in FIG.
  • FIG. 5A illustrates a second power supply voltage VDD, a reset signal (a signal input to the reset terminal XRST in a broad sense), a clock signal (a signal input to the clock terminal SCK in a broad sense), and a data signal (broad sense).
  • FIG. 5B is a detailed timing chart of a period in which each response signal ANSm (m is at least one integer satisfying 1 ⁇ m ⁇ n) is in the active state ACT.
  • the second power supply voltage VDD rises (A1 in FIG. 5A), and when VDD reaches a predetermined voltage value, the power-on reset (POR) circuit 180 generates a power-on reset signal POROUT (not shown).
  • the reset is released at the H level (high potential level, the second voltage level in a broad sense).
  • the clock signal level (the voltage level of the clock terminal SCK in a broad sense) changes from the L level (low potential level, the first voltage level in a broad sense) to the H level (A2 in FIG. 5A).
  • the reset signal level (voltage level of the reset terminal XRST in a broad sense) changes from the L level (voltage level indicating a reset state in a broad sense) to the H level (voltage level indicating a reset release state in a broad sense) (FIG. 5). (A) A3).
  • the mode determination unit 150 (control unit 110 in a broad sense) is configured such that the voltage level of the reset terminal XRST indicates a reset state (L) during a period in which the voltage level of the clock terminal SCK is the second voltage level (H level).
  • the level changes to a voltage level (H level) indicating a reset release state (A3 in FIG. 5A)
  • it is determined that the operation mode is the connection detection mode.
  • the voltage level of the clock terminal SCK changes from the H level to the L level (A4 in FIG. 5A).
  • This timing is the start timing of the first clock cycle T1. That is, after the power is turned on, the response unit 160 changes the voltage level of the clock terminal SCK from the first voltage level (L level) to the second voltage level (H level), and then the second voltage level (H level). ) To the first voltage level (L level) is determined to be the start timing of the first clock cycle T1.
  • the controller 110 corresponds to the m-th (m is 1 ⁇ 1) corresponding to the ID information of the storage device 100 in the first to n-th (n is an integer of 2 or more) clock cycles of the clock input to the clock terminal SCK.
  • the response signal ANSm is output to the host device 400 via the data terminal SDA in the clock cycle of at least one integer where m ⁇ n.
  • the control unit 110 determines that the operation mode is the connection detection mode
  • the voltage level of the clock terminal SCK is changed from the second voltage level (H level) to the first voltage level (L level).
  • the response signal ANSm for notifying that the storage device is connected is output to the host device 400 via the data terminal SDA in accordance with the clock after the change to.
  • one clock cycle is one physical cycle of the clock signal, but the present invention is not limited to this.
  • two physical cycles of the clock signal may be set as one clock cycle.
  • the storage device 100-1 whose ID information is 1 outputs a response signal ANS1 in the first clock cycle T1.
  • the storage device 100-2 whose ID information is 2 outputs the response signal ANS2 in the second clock cycle T2.
  • response signals ANS3 and ANS4 are output.
  • the ID information of each storage device is read from the storage unit 130 of each storage device 100 in the ID information read period TRM before the start timing of the first clock cycle T1 after it is determined that the connection detection mode is set. .
  • the control unit 110 After determining that the operation mode is the connection detection mode, the control unit 110 changes the voltage level of the reset terminal XRST from the voltage level indicating the reset release state (H level) to the voltage level indicating the reset state (L level). In this case, a process for terminating the connection detection mode is performed.
  • the length from the power-on timing (A1 in FIG. 5A) to the start timing of the first clock cycle T1 (A4 in FIG. 5A) is TP, and each clock of the clock input to the clock terminal SCK When the cycle length is TC, TP> TC. That is, the response unit 160 has a timing at which the voltage level of the clock terminal SCK changes from the second voltage level (H level) to the first voltage level (L level) after a period longer than TC elapses from the power-on timing. Is determined to be the start timing.
  • each circuit of the storage device 100 starts operating, and then the mode determination unit 150 determines that it is in the connection detection mode. Subsequently, the time until the ID information is read from the storage unit 130 can be secured.
  • FIG. 5B is a detailed timing chart of a period in which the response signal ANSm is in the active state ACT.
  • the response signal ANSm changes from the high impedance state (Hi-Z) to the H level, then changes from the H level to the L level, and again in the high impedance state (Hi-Z).
  • the first delay time TD1 has elapsed from the start timing of the m-th clock cycle Tm (that is, the falling timing of SCK)
  • the response signal ANSm changes from the high impedance state (Hi-Z) to the H level.
  • the second delay time TD2 has elapsed from the rise timing of SCK, the level changes from the H level to the L level.
  • FIG. 6A and 6B are second examples of timing charts of the connection detection mode of the storage device 100.
  • FIG. This second example is based on the first configuration example of the system shown in FIG.
  • FIG. 6A illustrates a second power supply voltage VDD, a reset signal (a signal input to the reset terminal XRST in a broad sense), a clock signal (a signal input to the clock terminal SCK in a broad sense), a data signal (a broad sense).
  • FIG. 6B is a detailed timing chart during a period in which each response signal ANSm is in the active state ACT.
  • the mode determination is the same as that of FIG. 5A described above, but the waveform of the response signal is different.
  • the second power supply voltage VDD rises (F1 in FIG. 6A), and when VDD reaches a predetermined voltage value, the power-on reset (POR) circuit 180 generates a power-on reset signal POROUT (not shown). Set to H level to release reset.
  • the clock signal level (the voltage level of the clock terminal SCK in a broad sense) changes from the L level to the H level (F2 in FIG. 6A), and then the reset signal level (the voltage level of the reset terminal XRST in a broad sense). ) Changes from L level to H level (F3 in FIG. 6A).
  • the mode determination unit 150 indicates the reset release state from the voltage level (L level) where the voltage level of the reset terminal XRST indicates the reset state during the period when the voltage level of the clock terminal SCK is the second voltage level (H level).
  • the voltage level (H level) is changed (F3 in FIG. 6A)
  • it is determined that the operation mode is the connection detection mode.
  • the voltage level of the clock terminal SCK changes from H level to L level (F4 in FIG. 6A).
  • This timing is the start timing of the first clock cycle T1. That is, after the power is turned on, the response unit 160 changes the voltage level of the clock terminal SCK from the first voltage level (L level) to the second voltage level (H level), and then the second voltage level (H level). ) To the first voltage level (L level) is determined to be the start timing of the first clock cycle T1.
  • the control unit 110 transmits the response signal ANSm to the data terminal SDA in the mth clock cycle corresponding to the ID information of the storage device 100 among the first to nth clock cycles of the clock input to the clock terminal SCK. To the host device 400 via
  • two physical cycles of the clock signal are defined as one clock cycle.
  • each of the first to fourth clock cycles T1 to T4 is two physical cycles of the clock signal.
  • the storage device 100-1 whose ID information is 1 outputs a response signal ANS1 in the first clock cycle T1.
  • the storage device 100-2 whose ID information is 2 outputs the response signal ANS2 in the second clock cycle T2.
  • response signals ANS3 and ANS4 are output.
  • the ID information of each storage device is read from the storage unit 130 of each storage device 100 in the ID information read period TRM before the start timing of the first clock cycle T1 after it is determined that the connection detection mode is set. .
  • the length from the power-on timing (F1 in FIG. 6A) to the start timing of the first clock cycle T1 (F4 in FIG. 6A) is TP, and the clock terminal When the length of each clock cycle of the clock input to SCK is TC, TP> TC.
  • FIG. 6B is a detailed timing chart of a period in which the response signal ANSm is in the active state ACT.
  • the control unit 110 sets the voltage level of the data terminal SDA to the second voltage level (H level) in the first period of the mth clock cycle Tm.
  • the response signal ANSm is output by setting the data terminal SDA to the high impedance state Hi-Z.
  • the two response signals interfere with each other when the response signal is output in the next clock cycle. Can be prevented.
  • the data terminal SDA Since a pull-down resistor is provided between the data terminal HDA of the host device 400 and the first power supply terminal HVSS, the data terminal SDA is set to the high impedance state Hi-Z in the second period of the clock cycle. Then, the voltage level of the data terminal SDA gradually falls from the H level to the L level. As a result, for example, as shown in FIG. 6A, in the clock cycles T1 to T4 corresponding to the first to fourth storage devices, they become the H level in the first period and gradually in the second period. A signal that falls to L level is output.
  • FIG. 7A and 7B show a third example of a timing chart of the connection detection mode of the storage device 100.
  • FIG. This third example is based on the second configuration example of the system shown in FIG.
  • FIG. 7A is a timing chart of the second power supply voltage VDD, first to fourth reset signals, clock signals, data signals, and response signals ANS1 to ANS4 input to the first to fourth storage devices. is there.
  • FIG. 7B is a detailed timing chart of a period in which the response signal ANSm (m is an integer satisfying 1 ⁇ m ⁇ 4) is in the active state ACT.
  • the second power supply voltage VDD rises (B1 in FIG. 7A), and when VDD reaches a predetermined voltage value, the power-on reset (POR) circuit 180 generates a power-on reset signal POROUT (not shown). Set to H level to release reset.
  • the clock signal level (voltage level of the clock terminal SCK) changes from the L level to the H level (B2 in FIG. 7A), and then the first reset signal level (the reset terminal XRST1 of the first memory device).
  • Voltage level changes from L level (voltage level indicating the reset state) to H level (voltage level indicating the reset release state) (B3 in FIG. 7A).
  • the mode determination unit 150 determines the voltage level of the reset terminal XRST1 during the period when the voltage level of the clock terminal SCK is the second voltage level (H level). Is changed from the voltage level (L level) indicating the reset state to the voltage level (H level) indicating the reset release state (B3 in FIG. 7A), it is determined that the operation mode is the connection detection mode.
  • the voltage level of the clock terminal SCK changes from the H level to the L level (B4 in FIG. 7A).
  • the control unit 110 of the first storage device 100-1 sets the response signal ANS1 to the active state ACT at this timing. That is, the response signal ANS1 is output to the host device 400 via the data terminal SDA in accordance with the clock after the voltage level of the clock terminal SCK has changed from the H level to the L level.
  • the first reset signal level changes from the H level (voltage level indicating the reset release state) to the L level (voltage level indicating the reset state) (FIG. 7A). B5).
  • the control unit 110 of the first storage device 100-1 performs processing to end the connection detection mode.
  • the clock signal level (the voltage level of the clock terminal SCK) changes from the L level to the H level again, and then the second reset signal level (the voltage level of the reset terminal XRST2 of the second memory device) is set to the L level ( It changes from a voltage level indicating a reset state) to an H level (voltage level indicating a reset release state).
  • the mode determination unit 150 (control unit 110 in a broad sense) of the second storage device 100-2 performs the voltage level of the reset terminal XRST2 during the period in which the voltage level of the clock terminal SCK is the second voltage level (H level). Is changed from the voltage level indicating the reset state (L level) to the voltage level indicating the reset release state (H level), it is determined that the operation mode is the connection detection mode.
  • the control unit 110 of the second storage device 100-2 sets the response signal ANS2 to the active state ACT at this timing. That is, the response signal ANS2 is output to the host device 400 via the data terminal SDA in accordance with the clock after the voltage level of the clock terminal SCK has changed from the H level to the L level.
  • the second reset signal level changes from the H level (voltage level indicating the reset release state) to the L level (voltage level indicating the reset state).
  • the control unit 110 of the second storage device 100-2 performs processing to end the connection detection mode.
  • connection detection period TDET2 of the second storage device 100-2 is provided after the connection detection period TDET1 of the first storage device 100-1, and further, the third and fourth Connection detection periods TDET3 and TDET4 of the storage devices 100-3 and 100-4 are sequentially provided.
  • connection detection periods TDET1 to TDET4 in order as shown in FIG. 7A, and the order of connection detection is arbitrary. For example, it is possible to start with TDET4 and end with TDET1. Alternatively, connection detection can be performed only for any one of the first to fourth storage devices 100-1 to 100-4.
  • FIG. 7B is a detailed timing chart of the response signal ANSm.
  • the control unit 110 of the m-th storage device 100-m changes the voltage level of the data terminal SDA from the high impedance state (Hi-Z) to the H level in the m-th connection detection period TDETm, and then from the H level. Change to L level and set to high impedance state (Hi-Z) again. By setting the high impedance state (Hi-Z) after the end of the connection detection period, it is possible to prevent interference with the response signal output in the next connection detection period.
  • the waveform of the response signal ANSm is not limited to that shown in FIG. 7B, and various waveforms are possible.
  • the voltage level of the data terminal SDA may be changed from the high impedance state (Hi-Z) to the H level, and then changed from the H level to the high impedance state (Hi-Z).
  • the period set to the H level may be two physical cycles of the clock signal.
  • FIG. 8A is a diagram for explaining the operation of the mode determination unit 150.
  • the mode determination unit 150 indicates the reset release state from the voltage level (L level) where the voltage level of the reset terminal XRST indicates the reset state during the period when the voltage level of the clock terminal SCK is the second voltage level (H level).
  • the control signal SDET for the response unit 160 is set to the active level (H level).
  • the voltage level of the reset terminal XRST is changed from the voltage level (L level) indicating the reset state to the voltage level (H level) indicating the reset release state.
  • the control signal SCOM for the storage control unit 120 is set to the active level (H level).
  • FIG. 8B shows a configuration example of the mode determination unit 150.
  • the mode determination unit 150 is configured using a D flip-flop circuit. The operation of this circuit is the same as that of a normal D flip-flop circuit. That is, at the rising edge of the voltage level of the reset terminal XRST, the voltage level of the clock terminal SCK is captured and held as the output SDET, and at the same time, the inverted output is held as the output SCOM.
  • FIG. 9 shows a basic configuration example of the response unit 160.
  • the response unit 160 includes an ID match determination unit 161, a counter 162, an ID holding unit 163, and an output unit 165.
  • the ID match determination unit 161 determines a match between the count value of the counter 162 and the value of the ID information read from the storage unit 130.
  • the counter 162 counts the clock CLK input to the clock terminal SCK after the start timing of the first clock cycle T1.
  • the ID holding unit 163 holds the value of the ID information read from the storage unit 130 and outputs it to the ID match determination unit 161.
  • the output unit 165 outputs an output instruction RSP for outputting a response signal ANS to the communication unit 140 based on the determination result of the ID match determination unit 161.
  • the response unit 160 issues a response signal output instruction when the count value matches the ID information value.
  • the mode determination unit 150 determines that the operation mode is the connection detection mode (A3 in FIG. 5A)
  • the mode determination unit. 150 sets the control signal SDET to an active level.
  • the storage control unit 120 reads the value of the ID information from the storage unit 130 in the ID information reading period TRM, and the ID holding unit 163 holds the value of the ID information.
  • the counter 162 starts the count process of the clock CLK after the start timing of the first clock cycle T1 (A4 in FIG. 5A).
  • the ID match determination unit 161 determines whether the count value of the counter 162 matches the value of the ID information, and outputs a response signal ANS from the output unit 165 to the communication unit 140 if they match.
  • the storage device 100 does not need to output a response signal in a clock cycle corresponding to its own ID information. Therefore, the response unit 160 may output the output instruction RSP for outputting the response signal ANS when the mode determination unit 150 determines the connection detection mode. By doing so, the configuration of the response unit 160 can be simplified.
  • FIG. 10 shows an example of the correspondence between ID information and clock cycles.
  • FIG. 11 shows another example of the correspondence between ID information and clock cycles.
  • FIG. 11 shows an integrated liquid container in which one liquid container stores a plurality of colors of liquid, in addition to a single color liquid container in which one liquid container (ink cartridge) stores one color of liquid (such as ink). Also shown.
  • a response signal can be output in clock cycles T2 to T4.
  • the response unit 160 issues a response signal output instruction in a plurality of clock cycles among the first to nth clock cycles T1 to Tn. Can do.
  • the liquid container 300 of the present embodiment when the liquid container 300 stores liquids of a plurality of colors, in a plurality of clock cycles corresponding to a plurality of colors among the first to nth clock cycles T1 to Tn.
  • a response signal can be output.
  • the 1st to nth clock cycles can be associated with n color inks respectively, so the firmware of the host device can be changed regardless of whether the ink cartridge is a single color type or an integral type. It becomes possible to cope without doing.
  • the storage device that outputs the response signal that is, the storage device that is the target of connection detection can be specified. Even when the container 300 stores liquids of a plurality of colors, the storage device does not need to output a plurality of response signals.
  • the host device 400 is an ink jet printer
  • the liquid container 300 is an ink cartridge
  • the substrate 200 is a circuit board provided in the ink cartridge
  • the host device, the liquid container, and the substrate may be other devices, containers, and substrates.
  • the host device may be a memory card reader / writer
  • the substrate may be a circuit board provided on the memory card.
  • An ink chamber (not shown) for containing ink is formed inside the ink cartridge 300 (liquid container in a broad sense) shown in FIG.
  • the ink cartridge 300 is provided with an ink supply port 340 that communicates with the ink chamber.
  • the ink supply port 340 is for supplying ink to the print head unit when the ink cartridge 300 is mounted on the printer.
  • the ink cartridge 300 includes a circuit board 200 (substrate in a broad sense).
  • the circuit board 200 is provided with the storage device 100 of this embodiment, and stores data and transmits / receives data to / from the host device 400.
  • the circuit board 200 is realized by a printed circuit board, for example, and is provided on the surface of the ink cartridge 300.
  • the circuit board 200 is provided with a terminal such as a second power supply terminal VDD. Then, when the ink cartridge 300 is mounted on the printer, the terminals and the terminals on the printer side come into contact (electrically connected) to exchange power and data.
  • FIG. 13A and 13B show a detailed configuration example of the circuit board 200 provided with the storage device 100 of the present embodiment.
  • a terminal group having a plurality of terminals is provided on the surface (surface connected to the printer) of the circuit board 200.
  • This terminal group includes a first power supply terminal VSS, a second power supply terminal VDD, a reset terminal XRST, a clock terminal SCK, and a data terminal SDA.
  • Each terminal is realized by, for example, a metal terminal formed in a rectangular shape (substantially rectangular shape).
  • Each terminal is connected to the storage device 100 via a wiring pattern layer or a through hole (not shown) provided on the circuit board 200.
  • the storage device 100 of this embodiment is provided on the back surface of the circuit board 200 (the surface on the back side of the surface connected to the printer).
  • the storage device 100 can be realized by, for example, a semiconductor storage device having a ferroelectric memory.
  • the storage device 100 stores various data related to the ink or the ink cartridge 300, and stores data such as ID information for identifying the ink cartridge 300 and ink consumption.
  • the ink consumption data is data indicating the total amount of ink consumed when printing is performed on the ink stored in the ink cartridge 300.
  • the ink consumption data may be information indicating the ink amount in the ink cartridge 300 or information indicating the ratio of the consumed ink amount.
  • FIGS. 14A to 14C show detailed configuration examples of the four-color integrated liquid container 300 and the substrate 200.
  • FIG. A four-color integrated liquid container (ink cartridge) 300 shown in FIG. 14A stores four colors of liquid (ink) of black K, cyan C, magenta M, and yellow Y.
  • the substrate 200 is a common substrate (substrate in a broad sense) used for the four-color integrated liquid container 300, and has four sets of terminal groups corresponding to the four colors (C, M, Y, K). .
  • This terminal group includes a first power supply terminal VSS, a second power supply terminal VDD, a reset terminal XRST, a clock terminal SCK, and a data terminal SDA.
  • FIG. 14B shows a first configuration example of the common substrate (substrate) 200.
  • This configuration example includes first to fourth storage devices 100-1 to 100-4, and these four storage devices correspond to four colors (C, M, Y, K), respectively.
  • the first storage device 100-1 has ID information corresponding to the cyan C liquid color, and outputs a response signal during a clock cycle corresponding to the cyan C liquid color in the connection detection mode.
  • each storage device is provided on the back surface of the common substrate 200 (the surface opposite to the surface having the terminals), and thus is indicated by a broken line.
  • FIG. 14C shows a second configuration example of the common substrate (substrate) 200.
  • This configuration example includes one storage device 100.
  • the storage device 100 is provided at a position corresponding to the cyan C liquid color, but may be provided at a position corresponding to another liquid color.
  • the position corresponding to magenta M or the position corresponding to yellow Y may be used.
  • a terminal group corresponding to a liquid color (magenta M, yellow Y, black K) without a storage device is electrically connected to a terminal group corresponding to cyan C with a storage device. May be electrically connected or electrically disconnected.
  • the reset terminal XRST corresponding to magenta M may be electrically connected to the reset terminal XRST corresponding to cyan C, or may be electrically disconnected.
  • a configuration in which the number of storage devices provided on the common substrate (substrate) 200 is two or three is also possible.
  • a first storage device corresponding to black K and a second storage device corresponding to the other three colors may be provided.
  • a first storage device corresponding to black K, a second storage device corresponding to cyan C, and a third storage device corresponding to the other two colors may be provided.
  • FIG. 15 shows a basic configuration example of the host device 400 of this embodiment.
  • the host device 400 is, for example, a printer main body, and includes a power supply unit 410, a communication processing unit 420, a monitoring unit 430, a host control unit 440, a display unit 450, and a display control unit 460. Further, the host device 400 includes first to k-th (k is an integer of 2 or more) host-side terminals. Specifically, for example, a host side reset terminal HRST, a host side clock terminal HCK, a host side data terminal HDA, a first host side power supply terminal HVSS, and a second host side power supply terminal HVDD are included.
  • the power supply unit 410 supplies power to the first to nth storage devices 100-1 to 100-n.
  • the communication processing unit 420 includes first to nth storage devices 100-1 to 100-th through first to kth host-side terminals, for example, a host-side reset terminal HRST, a host-side clock terminal HCK, and a host-side data terminal HDA. Communication processing with 100-n is performed.
  • the host device 400 includes first to nth host side reset terminals HRST1 to HRSTn as host side reset terminals.
  • the monitoring unit 430 includes the first to nth storage devices in each of the first to nth clock cycles T1 to Tn of the clock supplied to the first to nth storage devices 100-1 to 100-n. Whether response signals from 100-1 to 100-n are output is monitored.
  • the monitoring unit 430 receives from the storage device that is the target of connection detection among the first to nth storage devices 100-1 to 100-n. It is monitored whether or not a response signal is output.
  • the host control unit 440 performs control processing of the power supply unit 410, the communication processing unit 420, the monitoring unit 430, and the display unit 450.
  • the display unit 450 is, for example, an LCD (liquid crystal display) or the like, and displays an operation screen, an operation state, an error message, and the like of the host device 400 (printer). In the connection detection mode, the display unit 450 displays the connection detection result based on the monitoring result of the monitoring unit 430.
  • the display control unit 460 performs control to display the connection detection result on the display unit 450.
  • the display control unit 460 is realized by a known display controller or the like.
  • FIG. 16 is a diagram for explaining power supply periods in the normal communication mode and the connection detection mode.
  • the power supply unit 410 supplies power such that TA> TB, where TA is the length of the power supply period in the normal communication mode and TB is the length of the power supply period in the connection detection mode.
  • a power supply period in the connection detection mode may be provided between the power supply period in the normal communication mode and the power supply period in the next normal communication mode.
  • the power supply period in the connection detection mode may be provided a plurality of times in succession.
  • connection detection mode period can be provided in a short period between one normal communication mode period and the next normal communication mode period, it interferes with normal data communication. Ink cartridge connection detection can be performed. As a result, the reliability of the printer system can be improved.
  • connection of the ink cartridge can be detected in a short time, the presence or absence of the ink cartridge can be displayed on the display unit 450 in real time. As a result, an error when the user replaces the ink cartridge can be prevented and operability can be improved.
  • a method of detecting a communication timeout error in the normal communication mode can be considered.
  • this method has a problem that it takes time until a timeout error occurs due to the bus connection, and the connection detection time becomes long. For this reason, there is a greater possibility that an error will occur during communication. If an error occurs, it may be determined that the ink cartridge is not installed even though the ink cartridge is installed.
  • connection detection mode different from the normal communication mode is provided, and connection detection is performed in the period of n clock cycles in the connection detection mode, for example, as shown in FIGS. 5 (A) and 6 (A). Can be completed.
  • the length TB of the power supply period in the connection detection mode is calculated from the length TA of the power supply period in the normal communication mode. Can be small enough. By doing this, it is possible to set a short connection detection mode period between one normal communication mode period and the next normal communication mode period, and to perform connection detection there.
  • connection detection mode it is not necessary to perform connection detection in the normal communication mode, and by providing the connection detection mode, it is possible to prevent the bandwidth of the normal communication mode from being limited.
  • the detection result can be displayed in real time, and errors during detection can be reduced.

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Abstract

端子数を増加させずに効率良く接続検出ができる記憶装置、基板、液体容器及びシステム等を提供すること。 記憶装置１００は、記憶部１３０と、記憶部１３０のアクセスを制御する記憶制御部１２０と、ホスト装置との通信処理を行う制御部１１０と、データ端子ＳＤＡと、リセット端子ＸＲＳＴと、クロック端子ＳＣＫとを含む。制御部１１０は、クロック端子ＳＣＫの電圧レベルが第１の電圧レベルである期間に、リセット端子ＸＲＳＴの電圧レベルがリセット状態を示す電圧レベルからリセット解除状態を示す電圧レベルに変化した場合に、動作モードが通常通信モードであると判断し、クロック端子ＳＣＫの電圧レベルが第２の電圧レベルである期間に、リセット端子ＸＲＳＴの電圧レベルがリセット状態を示す電圧レベルからリセット解除状態を示す電圧レベルに変化した場合に、動作モードが接続検出モードであると判断する。

Description

記憶装置、基板、液体容器及びシステム
　本発明は、記憶装置、基板、液体容器及びシステム等に関する。
　インクカートリッジ（液体容器）が装着されて用いられるプリンターでは、インクカートリッジが装着されていない状態での印刷処理の実行を防止するために、インクカートリッジの装着の有無を検出することが必要である。
　この課題に対して例えば特許文献１には、プリンター及びインクカートリッジに検出端子を設けて、電気的な導通の有無を検出することで、インクカートリッジの装着の有無を検出する手法が開示されている。しかしながらこの手法では、端子数が増加するなどの問題がある。
　また、例えば特許文献２には、インク残量を検出するための端子をインクカートリッジの装着の有無の検出に兼用する手法が開示されている。しかしながらこの手法では、インク残量の検出を他の方法に変更した場合でも、端子数を削減することができないなどの問題がある。
特開２００２－１４８７０号公報 特開２００９－２７４４３８号公報
　本発明の幾つかの態様によれば、端子数を増加させずに効率良く接続検出ができる記憶装置、基板、液体容器及びシステム等を提供できる。
　本発明の一態様は、記憶部と、前記記憶部のアクセスを制御する記憶制御部と、ホスト装置との通信処理を行う制御部と、データ端子と、リセット端子と、クロック端子とを含み、前記制御部は、前記クロック端子の電圧レベルが第１の電圧レベルである期間に、前記リセット端子の電圧レベルがリセット状態を示す電圧レベルからリセット解除状態を示す電圧レベルに変化した場合に、動作モードが通常通信モードであると判断し、前記クロック端子の電圧レベルが第２の電圧レベルである期間に、前記リセット端子の電圧レベルが前記リセット状態を示す電圧レベルから前記リセット解除状態を示す電圧レベルに変化した場合に、前記動作モードが接続検出モードであると判断する記憶装置に関係する。
　本発明の一態様によれば、制御部は、クロック端子及びリセット端子の各電圧レベルにより、動作モードが通常通信モードであるか、接続検出モードであるかを判断することができるから、接続検出のための端子が不要になり、端子数を低減することができる。その結果、記憶装置の接続検出を効率良く行うことなどが可能になる。
　また本発明の一態様では、前記ホスト装置は、バスを介して当該記憶装置を含む第１の記憶装置～第ｎ（ｎは２以上の整数）の記憶装置と電気的に接続され、前記リセット端子には、前記バスを介して前記ホスト装置から出力されるリセット信号が入力されてもよい。
　このようにすれば、記憶装置は、リセット信号に基づいて動作モードが通常通信モードであるか、接続検出モードであるかを判断し、接続検出モードである場合には、ホスト装置に対して応答信号を出力することができる。その結果、記憶装置の接続検出を効率良く行うことなどが可能になる。
　また本発明の一態様では、前記リセット端子には、前記ホスト装置から出力される第１のリセット信号～第ｎ（ｎは２以上の整数）のリセット信号のうちの当該記憶装置に対応するリセット信号が入力されてもよい。
　このようにすれば、記憶装置は、自身のリセット端子に入力されるリセット信号に基づいて動作モードが通常通信モードであるか、接続検出モードであるかを判断し、接続検出モードである場合には、ホスト装置に対して応答信号を出力することができる。その結果、記憶装置の接続検出を効率良く行うことなどが可能になる。
　また本発明の一態様では、前記制御部は、前記動作モードが前記接続検出モードであると判断した場合には、前記クロック端子の電圧レベルが前記第２の電圧レベルから前記第１の電圧レベルに変化した後のクロックに従って、当該記憶装置が接続されていることを通知するための応答信号を、前記データ端子を介して前記ホスト装置に対して出力してもよい。
　このようにすれば、制御部は、記憶装置が接続されていることを通知するための応答信号を、データ端子を介してホスト装置に対して出力することができるから、接続検出のための端子が不要になり、端子数を低減することができる。その結果、記憶装置の接続検出を効率良く行うことなどが可能になる。
　また本発明の一態様では、前記クロック端子には、第１のクロックサイクル～第ｎ（ｎは２以上の整数）のクロックサイクルを含むクロックが入力され、前記制御部は、前記動作モードが前記接続検出モードであると判断した場合には、前記クロック端子の電圧レベルが前記第２の電圧レベルから前記第１の電圧レベルに変化した後の前記第１のクロック～前記第ｎのクロックサイクルのうち、当該記憶装置のＩＤ情報に対応する第ｍ（ｍは１≦ｍ≦ｎである少なくとも１つの整数）のクロックサイクルにおいて、当該記憶装置が接続されていることを通知するための応答信号を、前記データ端子を介して前記ホスト装置に対して出力してもよい。
　このようにすれば、記憶装置は、自身のＩＤ情報に対応するクロックサイクルにおいて、応答信号を出力することができるから、検出時間を短縮することができる。その結果、記憶装置の接続検出を効率良く行うことなどが可能になる。
　また本発明の一態様では、前記制御部は、前記動作モードが前記通常通信モードであると判断した場合には、前記クロック端子の電圧レベルが前記第１の電圧レベルから前記第２の電圧レベルに変化した後のクロックに従って、前記ホスト装置から出力される情報を前記データ端子を介して取得してもよい。
　このようにすれば、制御部は、通常通信モードにおいて、ホスト装置から出力される情報を取得することができるから、例えばホスト装置から出力される書き込みデータなどを受信して、記憶部に書き込む処理などを行うことができる。
　また本発明の一態様では、前記制御部は、前記ホスト装置から出力される前記情報としてコマンドを取得し、取得した前記コマンドを解析し、解析結果に基づいて、前記ホスト装置からのデータを受信し、又は、前記ホスト装置に対してデータを送信する処理を行ってもよい。
　このようにすれば、制御部は、通常通信モードにおいて、ホスト装置からのコマンドに基づいて、ホスト装置から出力される書き込みデータなどを受信して記憶部に書き込む処理などを行ったり、記憶部からデータを読み出してホスト装置に対して送信する処理などを行うことができる。
　また本発明の一態様では、前記制御部は、前記動作モードが前記接続検出モードであると判断した後に、前記リセット端子の電圧レベルが前記リセット解除状態を示す電圧レベルから前記リセット状態を示す電圧レベルに変化した場合に、前記接続検出モードを終了する処理を行ってもよい。
　このようにすれば、制御部は、接続検出モードを終了して、通常通信モードに移行することなどが可能になる。
　本発明の他の態様は、上記のいずれかに記載の記憶装置を含む基板に関係する。
　本発明の他の態様は、上記のいずれかに記載の記憶装置を含む液体容器に関係する。
　本発明の他の態様によれば、液体容器に含まれる記憶装置が適正に接続されているか否かを効率良く検出することができるから、液体容器が適正に装着されているか否かを効率良く検出することなどが可能になる。
　本発明の他の態様は、上記のいずれかに記載の記憶装置と、前記ホスト装置とを含むシステムに関係する。
　本発明の他の態様によれば、記憶装置が適正に接続されているか否かを、ホスト装置が効率良く検出することができるから、システムの信頼性を向上させることなどが可能になる。
図１は、システムの第１の構成例。 図２は、システムの第２の構成例。 図３は、記憶装置の基本的な構成例。 図４は、記憶装置の通常通信モードのタイミングチャートの一例。 図５（Ａ）、図５（Ｂ）は、記憶装置の接続検出モードのタイミングチャートの第１の例。 図６（Ａ）、図６（Ｂ）は、記憶装置の接続検出モードのタイミングチャートの第２の例。 図７（Ａ）、図７（Ｂ）は、記憶装置の接続検出モードのタイミングチャートの第３の例。 図８（Ａ）、図８（Ｂ）は、モード判定部の動作及び構成例を説明する図。 図９は、応答部の基本的な構成例。 図１０は、ＩＤ情報とクロックサイクルとの対応関係の一例。 図１１は、ＩＤ情報とクロックサイクルとの対応関係の別の例。 図１２は、液体容器の詳細な構成例。 図１３（Ａ）、図１３（Ｂ）は、回路基板の詳細な構成例。 図１４（Ａ）～図１４（Ｃ）は、４色一体型の液体容器及び基板の詳細な構成例。 図１５は、ホスト装置の基本的な構成例。 図１６は、通常通信モード及び接続検出モードの電源供給期間を説明する図。
　以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
　１．システム
　図１に本実施形態のシステムの第１の構成例を示す。本実施形態のシステムの第１の構成例は、第１の記憶装置１００－１～第ｎ（ｎは２以上の整数）の記憶装置１００－ｎ、記憶装置が実装されるｎ個の基板２００－１～２００－ｎ、基板を備えるｎ個の液体容器３００－１～３００－ｎ及びホスト装置４００を含む。なお、本実施形態のシステムは図１の構成に限定されず、その構成要素の一部を省略したり、他の構成要素に置き換えたり、他の構成要素を追加するなどの種々の変形実施が可能である。
　第１の記憶装置１００－１～第ｎの記憶装置１００－ｎは、それぞれリセット端子ＸＲＳＴ、クロック端子ＳＣＫ、データ端子ＳＤＡ、第１の電源端子ＶＳＳ及び第２の電源端子ＶＤＤを含む。後述するように、これらｎ個の記憶装置１００－１～１００－ｎの各々は、記憶部（例えば不揮発性メモリー等）を含み、それぞれの記憶部にはｎ個の液体容器（例えばインクカートリッジ等）３００－１～３００－ｎを識別するためのＩＤ（Identification)情報（例えばＩＤ＝１、ＩＤ＝２、ＩＤ＝３など）が記憶されている。ＩＤは
、液体容器が収容する液体の色などの種類毎に異なるものが付与される。
　第１～第ｎの記憶装置１００－１～１００－ｎの各記憶装置とホスト装置４００とは、図１に示すように、バスを介して電気的に接続される。このバスはリセット信号線、クロック信号線及びデータ信号線を含み、このバスを介して各記憶装置１００－１～１００－ｎとホスト装置４００との間の通信が行われる。またバスは、各記憶装置に第１、第２の電源を供給するための第１、第２の電源線を含んでもよい。
　各記憶装置は、動作モードとして通常通信モード（通常動作モード）と接続検出モードとを有する。通常通信モードとは、記憶部のデータをホスト装置に送信したり、ホスト装置から受信したデータで記憶部のデータを更新するモードである。接続検出モードとは、ホスト装置が、各記憶装置がホスト装置と接続されているかを検出する際の記憶装置の動作モードである。
　各記憶装置は、接続検出モードにおいて、ホスト装置４００から供給されるクロックのクロックサイクルに対応して、当該記憶装置が接続されていることを通知するための応答信号を、データ端子ＳＤＡを介してホスト装置４００に対して出力する。
　クロックサイクルとは、ホスト装置４００から供給されるクロック信号の物理的な周期ではなく、ホスト装置４００と記憶装置１００との間の通信処理を制御する論理的な周期である。従って、例えば１クロックサイクルがクロック信号の物理的な１周期であってもよいし、或いは１クロックサイクルがクロック信号の物理的な２周期であってもよい。
　ホスト装置４００は、第１のホスト側端子～第ｋ（ｋは２以上の整数）のホスト側端子を含む。具体的には、例えばホスト側リセット端子ＨＲＳＴ、ホスト側クロック端子ＨＣＫ、ホスト側データ端子ＨＤＡ、第１のホスト側電源端子ＨＶＳＳ及び第２のホスト側電源端子ＨＶＤＤを含む。このホスト装置４００は、例えばプリンター本体などであって、後述するように記憶装置１００－１～１００－ｎからの応答信号によって各記憶装置が接続されているか否か、すなわち液体容器３００－１～３００－ｎが装着されているか否かを判断することができる。
　図２に、本実施形態のシステムの第２の構成例を示す。第２の構成例は、リセット信号線がバスの構成ではなく、各記憶装置に対して個別にリセット信号線が設けられる点で、上述した第１の構成例と異なっている。
　具体的には、例えば図２に示すように、ホスト装置４００は、第１～第４のホスト側リセット端子ＨＲＳＴ１～ＨＲＳＴ４（広義には第１～第ｎ（ｎは２以上の整数）のホスト側リセット端子）を含み、第１～第４のリセット信号（広義には第１～第ｎのリセット信号）を出力する。そして第１～第４のリセット信号は、第１～第４の記憶装置１００－１～１００－４（広義には第１～第ｎの記憶装置）のリセット端子ＸＲＳＴ１～ＸＲＳＴ４にそれぞれ入力される。即ち、リセット端子には、ホスト装置４００から出力される第１～第ｎのリセット信号のうちの当該記憶装置に対応するリセット信号が入力される。
　以上説明したように、本実施形態のシステムによれば、各記憶装置１００は、当該記憶装置が接続されていることを通知するための応答信号を、データ端子ＳＤＡを介してホスト装置４００に対して出力することができる。こうすることで、液体容器３００の有無を検出するための端子が不要になり、端子数を低減することができる。
　２．記憶装置
　図３に、本実施形態の記憶装置１００の基本的な構成例を示す。本実施形態の記憶装置１００は、制御部１１０、記憶制御部１２０、記憶部１３０、データ端子ＳＤＡ、リセット端子ＸＲＳＴ、クロック端子ＳＣＫを含む。なお、本実施形態の記憶装置１００は図３の構成に限定されず、その構成要素の一部を省略したり、他の構成要素に置き換えたり、他の構成要素を追加するなどの種々の変形実施が可能である。
　記憶部１３０は、製造時に書き込まれたＩＤ情報、製造情報や、ホスト装置４００から書き込まれた情報を記憶する。例えばインクカートリッジの場合、記憶部１３０は、製造情報として製造日の情報、インクの色の情報などを記憶し、ホスト装置４００から書き込まれる情報としてインクの残量の情報などを記憶する。記憶部１３０は、例えばＦＥＲＡＭ（強誘電体メモリー）や、フラッシュメモリー等の不揮発性メモリーにより構成される。
　なお、記憶装置１００を識別するＩＤ情報を不揮発性メモリー等の記憶部１３０に記憶することは、必須の構成要件ではない。例えば、ヒューズ素子を用いてＩＤ情報を記憶することが可能であり、或いはロジック回路によりＩＤ情報を出力させることもできる。
　記憶制御部１２０は、通常通信モード（通常動作モード）及び接続検出モードにおいて記憶部１３０のアクセスを制御する。
　制御部１１０は、通信部１４０、モード判定部１５０、応答部１６０を含む。通信部１４０はホスト装置４００との通信を行う。モード判定部１５０は、動作モードが通常通信モード（通常動作モード）であるか、接続検出モードであるかを判定する。通常通信モードであると判定した場合には、記憶制御部１２０に対する制御信号ＳＣＯＭをアクティブレベルにし、接続検出モードであると判定した場合には、応答部１６０に対する制御信号ＳＤＥＴをアクティブレベルにする。
　通常通信モードでは、通信部１４０は、ホスト装置４００から送信されたＩＤ情報と自身のＩＤ情報とが一致するか否かの判定や、受信したコマンド（書き込みコマンド、読み出しコマンドなど）のコマンド解析などを行う。
　通常通信モード（通常動作モード）は、ホスト装置４００と記憶装置１００との間で、インク残量等のデータをやり取りするためのデータ通信を行う動作モードである。
　接続検出モードは、記憶装置１００が接続されているか否かを検出するための動作モードである。
　応答部１６０は、動作モードが接続検出モードであると判定された場合に、通信部１４０に対して、記憶装置が接続されていることを通知するための応答信号を出力する指示を行う。システムの第１の構成例（図１）では、モード判定部１５０からの制御信号ＳＤＥＴがアクティブレベルである場合に、応答部１６０は、記憶部１３０から記憶制御部１２０を介して読み出されたＩＤ情報に基づいて、そのＩＤ情報に対応するクロックサイクルにおいて、通信部１４０に対して応答信号の出力指示を行う。
　また、システムの第２の構成例（図２）では、モード判定部１５０からの制御信号ＳＤＥＴがアクティブレベルである場合に、応答部１６０は、クロックに従って応答信号を出力する指示を行う。第２の構成例では、ホスト装置４００がリセット信号により接続検出モードになる記憶装置を指定することができるから、記憶部１３０からＩＤ情報を読み出す必要がない。
　内部発振回路１７０は、記憶装置１００の内部クロックを生成し、制御部１１０、記憶制御部１２０、記憶部１３０などに供給する。
　パワーオンリセット（ＰＯＲ）回路１８０は、第２の電源電圧ＶＤＤに基づいてパワーオンリセット処理を行う。すなわち、電源が投入されるまでは記憶装置１００をリセット状態にし、電源が投入されたときには記憶装置１００のリセットを解除する。具体的には、パワーオンリセット回路１８０は、ホスト装置４００から電源が投入され、第２の電源電圧ＶＤＤと第１の電源電圧ＶＳＳの差が閾値電圧（所定の電圧）以上となったとき、パワーオンリセット信号ＰＯＲＯＵＴをＨレベル（高電位レベル、広義には第２の電圧レベル）にする。
　以上説明したように、本実施形態の記憶装置によれば、当該記憶装置が接続されていることを通知するための応答信号を、データ端子ＳＤＡを介してホスト装置に対して出力することができる。こうすることで、液体容器の有無を検出するための端子が不要になり、端子数を低減することができる。また、ＩＤ情報が記憶部に記憶されている場合には、接続検出モードでは、記憶部からＩＤ情報のみを読み出せばよいから、他のデータへのアクセスを禁止（マスク）することで、意図しない記憶内容の破壊等を防止できる。また、１クロックサイクルの期間で１つの記憶装置（液体容器）の有無を検出することができるから、検出時間を短縮することが可能になる。
　また、システムの第２の構成例（図２）では、接続検出モードでＩＤ情報を読み出す必要がないから、記憶内容の破壊等を防止できるとともに、検出時間を短縮することも可能になる。
　一方、通常通信モード（通常動作モード）では、通信のタイムアウトエラーを検出することで液体容器の有無を検出することができる。しかしながら、バス接続であるためにタイムアウトエラーが発生するまでに時間がかかり、検出までの時間が長くなる。検出に要する時間が長くなると、通信中にエラーが発生するおそれが大きくなる。その結果、液体容器が装着されているにもかかわらず、非装着と判断される可能性がある。
　図４は、記憶装置１００の通常通信モードのタイミングチャートの一例である。図４では、システムの第１の構成例（図１）において、ホスト装置４００から第１～第４の記憶装置１００－１～１００－４に書き込みデータを送信する際のタイミングチャートを示す。
　最初に、ホスト装置４００は、第１の電源線及び第２の電源線を介して各記憶装置に電源電圧の供給を開始する。各記憶装置の第２の電源端子ＶＤＤの電圧が所定の電圧値（電圧値は、第１の電源線から供給される電位を基準とする電圧値である。）に達すると（図４のＥ１）、パワーオンリセット（ＰＯＲ）回路１８０によりパワーオンリセットが解除される。
　次にホスト装置４００は、リセット信号レベル（広義にはリセット端子ＸＲＳＴの電圧レベル）をＬレベル（広義にはリセット状態を示す電圧レベル）からＨレベル（広義にはリセット解除状態を示す電圧レベル）に設定する（図４のＥ２）。
　モード判定部１５０（広義には制御部１１０）は、クロック端子ＳＣＫの電圧レベルが第１の電圧レベル（Ｌレベル）である期間に、リセット端子ＸＲＳＴの電圧レベルがリセット状態を示す電圧レベル（Ｌレベル）からリセット解除状態を示す電圧レベル（Ｈレベル）に変化した場合に（図４のＥ２）、動作モードが通常通信モード（通常動作モード）であると判定する。
　続いてホスト装置４００は、クロック端子ＳＣＫにクロックを供給し、このクロックに基づいて第１の記憶装置（ＩＤ＝１）に対してＩＤ情報、書き込みコマンド及びデータを送信する。
　制御部１１０は、動作モードが通常通信モードであると判断した場合には、クロック端子ＳＣＫの電圧レベルがＬレベル（広義には第１の電圧レベル）からＨレベル（広義には第２の電圧レベル）に変化した後のクロックに従って、ホスト装置４００から出力される情報をデータ端子ＳＤＡを介して取得する。より具体的には、制御部１１０は、ホスト装置４００から出力される情報としてコマンドを取得し、取得したコマンドを解析し、解析結果に基づいて、ホスト装置４００からのデータを受信し、又は、ホスト装置４００に対してデータを送信する処理を行う。ホスト装置４００は、記憶装置を指定するために、コマンドの送信の前にＩＤ情報を送信することができる。
　図４に示すように、例えばＩＤ情報はＩ０～Ｉｉ（ｉは自然数）のｉ＋１ビットで構成され、これにパリティビットＩＰが付加される。また例えば書き込みコマンドはＣ０～Ｃｊ（ｊは自然数）のｊ＋１ビットで構成され、これにパリティビットＣＰが付加される。また例えばデータはＤ０～Ｄｋのｋ＋１ビットで構成され、これにパリティビットＤＰが付加される。パリティビットＩＰ、ＣＰ、ＤＰは、パリティチェックのために付加されるビットであって、１の個数が常に偶数若しくは奇数となるように付加されるビットである。
　第１の記憶装置（ＩＤ＝１）の通信部１４０は、受信したＩＤ情報（ＩＤ＝１）と自身のＩＤ情報とが一致することを認識し、さらに受信したコマンドが書き込みコマンドであることを認識する。そしてデータを受信し、受信したデータを記憶制御部１２０に出力する。記憶制御部１２０は、記憶部１３０にデータを書き込む。
　一方、第２～第４の記憶装置（ＩＤ＝２～４）は、受信したＩＤ情報（ＩＤ＝１）と自身のＩＤ情報とが不一致であることを認識し、コマンド及びデータを受信しない。
　ホスト装置４００は、第１の記憶装置（ＩＤ＝１）に対するデータの送信を完了すると、リセット端子ＸＲＳＴの電圧レベルをＨレベルからＬレベルに変化させ、再びＨレベルに戻す。そして第２の記憶装置（ＩＤ＝２）に対してＩＤ情報、書き込みコマンド及びデータを送信する。
　第２の記憶装置（ＩＤ＝２）の通信部１４０は、受信したＩＤ情報（ＩＤ＝２）と自身のＩＤ情報とが一致することを認識し、さらに受信したコマンドが書き込みコマンドであることを認識する。そしてデータを受信し、受信したデータを記憶制御部１２０に出力する。記憶制御部１２０は、記憶部１３０にデータを書き込む。この時には、他の記憶装置は、受信したＩＤ情報（ＩＤ＝２）と自身のＩＤ情報とが不一致であることを認識し、コマンド及びデータを受信しない。
　同様にして、ホスト装置４００は、第３、第４の記憶装置（ＩＤ＝３、４）に対してＩＤ情報、書き込みコマンド及びデータを順次送信する。
　システムの第２の構成例（図２）では、ホスト装置４００は１個の記憶装置を指定して通常通信モードに設定することができる。例えば、第１の記憶装置に書き込みデータを送信する場合には、第１の記憶装置のリセット端子ＸＲＳＴ１の電圧レベルをＬレベルからＨレベルに設定する。こうすることで、ホスト装置４００は、第１の記憶装置に対して、書き込みコマンド及び書き込みデータを送信することができる。この場合には、リセット信号により送信先の記憶装置を指定することができるから、ＩＤ情報を送信する必要がなくなる。
　このようにして、通常通信モードにおいて、ホスト装置４００は、第１～第４の記憶装置１００－１～１００－４に書き込みデータを送信し、各記憶装置の記憶部１３０にデータを書き込むことができる。また同様にして、ホスト装置４００は、各記憶装置の記憶部１３０から読み出しデータを受信することができる。
　図５（Ａ）、図５（Ｂ）は、記憶装置１００の接続検出モードのタイミングチャートの第１の例である。この第１の例は、図１に示したシステムの第１の構成例によるものである。図５（Ａ）は、第２の電源電圧ＶＤＤ、リセット信号（広義にはリセット端子ＸＲＳＴに入力される信号）、クロック信号（広義にはクロック端子ＳＣＫに入力される信号）、データ信号（広義にはデータ端子ＳＤＡに入出力される信号）及び応答信号ＡＮＳ１～ＡＮＳ４のタイミングチャートである。また、図５（Ｂ）は、各応答信号ＡＮＳｍ（ｍは１≦ｍ≦ｎである少なくとも１つの整数）がアクティブ状態ＡＣＴである期間の詳細なタイミングチャートである。
　図５（Ａ）に従って、記憶装置１００の動作を説明する。最初に第２の電源電圧ＶＤＤが立ち上がり（図５（Ａ）のＡ１）、ＶＤＤが所定の電圧値に達すると、パワーオンリセット（ＰＯＲ）回路１８０がパワーオンリセット信号ＰＯＲＯＵＴ（図示せず）をＨレベル（高電位レベル、広義には第２の電圧レベル）にして、リセットを解除する。
　次にクロック信号レベル（広義にはクロック端子ＳＣＫの電圧レベル）がＬレベル（低電位レベル、広義には第１の電圧レベル）からＨレベルに変化し（図５（Ａ）のＡ２）、続いてリセット信号レベル（広義にはリセット端子ＸＲＳＴの電圧レベル）がＬレベル（広義にはリセット状態を示す電圧レベル）からＨレベル（広義にはリセット解除状態を示す電圧レベル）に変化する（図５（Ａ）のＡ３）。
　モード判定部１５０（広義には制御部１１０）は、クロック端子ＳＣＫの電圧レベルが第２の電圧レベル（Ｈレベル）である期間に、リセット端子ＸＲＳＴの電圧レベルがリセット状態を示す電圧レベル（Ｌレベル）からリセット解除状態を示す電圧レベル（Ｈレベル）に変化した場合に（図５（Ａ）のＡ３）、動作モードが接続検出モードであると判定する。
　次にクロック端子ＳＣＫの電圧レベルがＨレベルからＬレベルに変化する（図５（Ａ）のＡ４）。このタイミングが、第１のクロックサイクルＴ１の開始タイミングになる。すなわち応答部１６０は、電源投入後に、クロック端子ＳＣＫの電圧レベルが第１の電圧レベル（Ｌレベル）から第２の電圧レベル（Ｈレベル）に変化し、次に第２の電圧レベル（Ｈレベル）から第１の電圧レベル（Ｌレベル）に変化するタイミングを、第１のクロックサイクルＴ１の開始タイミングであると判断する。
　制御部１１０は、クロック端子ＳＣＫに入力されるクロックの第１～第ｎ（ｎは２以上の整数）のクロックサイクルのうちの当該記憶装置１００のＩＤ情報に対応する第ｍ（ｍは１≦ｍ≦ｎである少なくとも１つの整数）のクロックサイクルにおいて、応答信号ＡＮＳｍを、データ端子ＳＤＡを介してホスト装置４００に対して出力する。
　このように、制御部１１０は、動作モードが接続検出モードであると判断した場合には、クロック端子ＳＣＫの電圧レベルが第２の電圧レベル（Ｈレベル）から第１の電圧レベル（Ｌレベル）に変化した後のクロックに従って、当該記憶装置が接続されていることを通知するための応答信号ＡＮＳｍを、データ端子ＳＤＡを介してホスト装置４００に対して出力する。
　なお、図５（Ａ）のタイミングチャートでは、１クロックサイクルがクロック信号の物理的な１周期になっているが、これに限定されるものではない。例えばクロック信号の物理的な２周期を１クロックサイクルとしてもよい。
　具体的には、例えば図５（Ａ）に示すように、ＩＤ情報が１である記憶装置１００－１は、第１のクロックサイクルＴ１において、応答信号ＡＮＳ１を出力する。そしてＩＤ情報が２である記憶装置１００－２は、第２のクロックサイクルＴ２において、応答信号ＡＮＳ２を出力する。以下同様に、応答信号ＡＮＳ３、ＡＮＳ４が出力される。なお、各記憶装置のＩＤ情報は、接続検出モードであると判定された後、第１のクロックサイクルＴ１の開始タイミング前のＩＤ情報読み出し期間ＴＲＭにおいて、各記憶装置１００の記憶部１３０から読み出される。
　制御部１１０は、動作モードが接続検出モードであると判断した後に、リセット端子ＸＲＳＴの電圧レベルがリセット解除状態を示す電圧レベル（Ｈレベル）からリセット状態を示す電圧レベル（Ｌレベル）に変化した場合に、接続検出モードを終了する処理を行う。
　電源投入タイミング（図５（Ａ）のＡ１）から第１のクロックサイクルＴ１の開始タイミング（図５（Ａ）のＡ４）までの長さをＴＰとし、クロック端子ＳＣＫに入力されるクロックの各クロックサイクルの長さをＴＣとした場合に、ＴＰ＞ＴＣである。すなわち応答部１６０は、電源投入タイミングからＴＣよりも長い期間が経過した後に、クロック端子ＳＣＫの電圧レベルが第２の電圧レベル（Ｈレベル）から第１の電圧レベル（Ｌレベル）に変化するタイミングを開始タイミングであると判断する。
　このようにすることで、電源投入後にパワーオンリセット回路１８０によりリセットが解除されてから、記憶装置１００の各回路が動作を開始し、次にモード判定部１５０が接続検出モードであると判定し、続いて記憶部１３０からＩＤ情報が読み出されるまでの時間を確保することができる。
　図５（Ｂ）は、応答信号ＡＮＳｍのアクティブ状態ＡＣＴである期間の詳細なタイミングチャートである。第ｍのクロックサイクルＴｍの期間において、応答信号ＡＮＳｍは、高インピーダンス状態（Ｈｉ－Ｚ）からＨレベルに変化し、次にＨレベルからＬレベルに変化し、再び高インピーダンス状態（Ｈｉ－Ｚ）に戻る。第ｍのクロックサイクルＴｍの開始タイミング（すなわちＳＣＫの立ち下がりタイミング）から第１の遅延時間ＴＤ１が経過した時点で、応答信号ＡＮＳｍは高インピーダンス状態（Ｈｉ－Ｚ）からＨレベルに変化する。またＳＣＫの立ち上がりタイミングから第２の遅延時間ＴＤ２が経過した時点で、ＨレベルからＬレベルに変化する。このように第１、第２の遅延時間ＴＤ１、ＴＤ２を設けることで、隣接する２つのクロックサイクル（例えば第２、第３のクロックサイクル）において応答信号が出力された場合に、２つの応答信号が互いに干渉することを防止できる。
　図６（Ａ）、図６（Ｂ）は、記憶装置１００の接続検出モードのタイミングチャートの第２の例である。この第２の例は、図１に示したシステムの第１の構成例によるものである。図６（Ａ）は、第２の電源電圧ＶＤＤ、リセット信号（広義にはリセット端子ＸＲＳＴに入力される信号）、クロック信号（広義にはクロック端子ＳＣＫに入力される信号）、データ信号（広義にはデータ端子ＳＤＡに入出力される信号）及び応答信号ＡＮＳ１～ＡＮＳ４のタイミングチャートである。また、図６（Ｂ）は、各応答信号ＡＮＳｍがアクティブ状態ＡＣＴである期間の詳細なタイミングチャートである。図６（Ａ）、図６（Ｂ）のタイミングチャートは、モード判定については上述した図５（Ａ）の場合と同じであるが、応答信号の波形が異なっている。
　最初に第２の電源電圧ＶＤＤが立ち上がり（図６（Ａ）のＦ１）、ＶＤＤが所定の電圧値に達すると、パワーオンリセット（ＰＯＲ）回路１８０がパワーオンリセット信号ＰＯＲＯＵＴ（図示せず）をＨレベルに設定して、リセットを解除する。
　次にクロック信号レベル（広義にはクロック端子ＳＣＫの電圧レベル）がＬレベルからＨレベルに変化し（図６（Ａ）のＦ２）、続いてリセット信号レベル（広義にはリセット端子ＸＲＳＴの電圧レベル）がＬレベルからＨレベルに変化する（図６（Ａ）のＦ３）。
　モード判定部１５０は、クロック端子ＳＣＫの電圧レベルが第２の電圧レベル（Ｈレベル）である期間に、リセット端子ＸＲＳＴの電圧レベルがリセット状態を示す電圧レベル（Ｌレベル）からリセット解除状態を示す電圧レベル（Ｈレベル）に変化した場合に（図６（Ａ）のＦ３）、動作モードが接続検出モードであると判定する。
　次にクロック端子ＳＣＫの電圧レベルがＨレベルからＬレベルに変化する（図６（Ａ）のＦ４）。このタイミングが、第１のクロックサイクルＴ１の開始タイミングになる。すなわち応答部１６０は、電源投入後に、クロック端子ＳＣＫの電圧レベルが第１の電圧レベル（Ｌレベル）から第２の電圧レベル（Ｈレベル）に変化し、次に第２の電圧レベル（Ｈレベル）から第１の電圧レベル（Ｌレベル）に変化するタイミングを、第１のクロックサイクルＴ１の開始タイミングであると判断する。
　制御部１１０は、クロック端子ＳＣＫに入力されるクロックの第１～第ｎのクロックサイクルのうちの当該記憶装置１００のＩＤ情報に対応する第ｍのクロックサイクルにおいて、応答信号ＡＮＳｍを、データ端子ＳＤＡを介してホスト装置４００に対して出力する。
　図６（Ａ）のタイミングチャートでは、クロック信号の物理的な２周期を１クロックサイクルとしている。例えば第１～第４のクロックサイクルＴ１～Ｔ４は、それぞれクロック信号の物理的な２周期になっている。
　図６（Ａ）に示すように、ＩＤ情報が１である記憶装置１００－１は、第１のクロックサイクルＴ１において、応答信号ＡＮＳ１を出力する。そしてＩＤ情報が２である記憶装置１００－２は、第２のクロックサイクルＴ２において、応答信号ＡＮＳ２を出力する。以下同様に、応答信号ＡＮＳ３、ＡＮＳ４が出力される。なお、各記憶装置のＩＤ情報は、接続検出モードであると判定された後、第１のクロックサイクルＴ１の開始タイミング前のＩＤ情報読み出し期間ＴＲＭにおいて、各記憶装置１００の記憶部１３０から読み出される。
　図５（Ａ）と同様に、電源投入タイミング（図６（Ａ）のＦ１）から第１のクロックサイクルＴ１の開始タイミング（図６（Ａ）のＦ４）までの長さをＴＰとし、クロック端子ＳＣＫに入力されるクロックの各クロックサイクルの長さをＴＣとした場合に、ＴＰ＞ＴＣである。
　図６（Ｂ）は、応答信号ＡＮＳｍのアクティブ状態ＡＣＴである期間の詳細なタイミングチャートである。制御部１１０は、第ｍのクロックサイクルＴｍの第１の期間において、データ端子ＳＤＡの電圧レベルを第２の電圧レベル（Ｈレベル）に設定する。そして第ｍのクロックサイクルＴｍの第１の期間より後の第２の期間において、データ端子ＳＤＡを高インピーダンス状態Ｈｉ－Ｚに設定することで、応答信号ＡＮＳｍを出力する。このようにクロックサイクルの第２の期間において、データ端子ＳＤＡを高インピーダンス状態Ｈｉ－Ｚに設定することで、次のクロックサイクルにおいて応答信号が出力された場合に、２つの応答信号が互いに干渉することを防止できる。
　ホスト装置４００のデータ端子ＨＤＡと第１の電源端子ＨＶＳＳとの間にはプルダウン抵抗が設けられているから、クロックサイクルの第２の期間においてデータ端子ＳＤＡが高インピーダンス状態Ｈｉ－Ｚに設定されると、データ端子ＳＤＡの電圧レベルはＨレベルからＬレベルに徐々に降下する。その結果、例えば図６（Ａ）に示すように、第１～第４の記憶装置に対応するクロックサイクルＴ１～Ｔ４において、第１の期間にはＨレベルになり、第２の期間には徐々にＬレベルに降下する信号が出力される。
　図７（Ａ）、図７（Ｂ）に、記憶装置１００の接続検出モードのタイミングチャートの第３の例を示す。この第３の例は、図２に示したシステムの第２の構成例によるものである。図７（Ａ）は、第２の電源電圧ＶＤＤ、第１～第４の記憶装置に入力される第１～第４のリセット信号、クロック信号、データ信号及び応答信号ＡＮＳ１～ＡＮＳ４のタイミングチャートである。また、図７（Ｂ）は、応答信号ＡＮＳｍ（ｍは１≦ｍ≦４である整数）がアクティブ状態ＡＣＴである期間の詳細なタイミングチャートである。
　図７（Ａ）に従って、記憶装置１００の動作を説明する。最初に第２の電源電圧ＶＤＤが立ち上がり（図７（Ａ）のＢ１）、ＶＤＤが所定の電圧値に達すると、パワーオンリセット（ＰＯＲ）回路１８０がパワーオンリセット信号ＰＯＲＯＵＴ（図示せず）をＨレベルにして、リセットを解除する。
　次にクロック信号レベル（クロック端子ＳＣＫの電圧レベル）がＬレベルからＨレベルに変化し（図７（Ａ）のＢ２）、続いて第１のリセット信号レベル（第１の記憶装置のリセット端子ＸＲＳＴ１の電圧レベル）がＬレベル（リセット状態を示す電圧レベル）からＨレベル（リセット解除状態を示す電圧レベル）に変化する（図７（Ａ）のＢ３）。
　第１の記憶装置１００－１のモード判定部１５０（広義には制御部１１０）は、クロック端子ＳＣＫの電圧レベルが第２の電圧レベル（Ｈレベル）である期間に、リセット端子ＸＲＳＴ１の電圧レベルがリセット状態を示す電圧レベル（Ｌレベル）からリセット解除状態を示す電圧レベル（Ｈレベル）に変化した場合に（図７（Ａ）のＢ３）、動作モードが接続検出モードであると判断する。
　次にクロック端子ＳＣＫの電圧レベルがＨレベルからＬレベルに変化する（図７（Ａ）のＢ４）。第１の記憶装置１００－１の制御部１１０は、このタイミングで応答信号ＡＮＳ１をアクティブ状態ＡＣＴにする。即ち、クロック端子ＳＣＫの電圧レベルがＨレベルからＬレベルに変化した後のクロックに従って、応答信号ＡＮＳ１を、データ端子ＳＤＡを介してホスト装置４００に対して出力する。
　そして応答信号ＡＮＳ１が出力された後、第１のリセット信号レベルは、Ｈレベル（リセット解除状態を示す電圧レベル）からＬレベル（リセット状態を示す電圧レベル）に変化する（図７（Ａ）のＢ５）。このタイミングで、第１の記憶装置１００－１の制御部１１０は、接続検出モードを終了する処理を行う。
　次にクロック信号レベル（クロック端子ＳＣＫの電圧レベル）が再びＬレベルからＨレベルに変化し、続いて第２のリセット信号レベル（第２の記憶装置のリセット端子ＸＲＳＴ２の電圧レベル）がＬレベル（リセット状態を示す電圧レベル）からＨレベル（リセット解除状態を示す電圧レベル）に変化する。
　第２の記憶装置１００－２のモード判定部１５０（広義には制御部１１０）は、クロック端子ＳＣＫの電圧レベルが第２の電圧レベル（Ｈレベル）である期間に、リセット端子ＸＲＳＴ２の電圧レベルがリセット状態を示す電圧レベル（Ｌレベル）からリセット解除状態を示す電圧レベル（Ｈレベル）に変化した場合に、動作モードが接続検出モードであると判断する。
　次にクロック端子ＳＣＫの電圧レベルがＨレベルからＬレベルに変化する。第２の記憶装置１００－２の制御部１１０は、このタイミングで応答信号ＡＮＳ２をアクティブ状態ＡＣＴにする。即ち、クロック端子ＳＣＫの電圧レベルがＨレベルからＬレベルに変化した後のクロックに従って、応答信号ＡＮＳ２を、データ端子ＳＤＡを介してホスト装置４００に対して出力する。
　そして応答信号ＡＮＳ２が出力された後、第２のリセット信号レベルは、Ｈレベル（リセット解除状態を示す電圧レベル）からＬレベル（リセット状態を示す電圧レベル）に変化する。このタイミングで、第２の記憶装置１００－２の制御部１１０は、接続検出モードを終了する処理を行う。
　このように、第３の例では、第１の記憶装置１００－１の接続検出期間ＴＤＥＴ１の後に、第２の記憶装置１００－２の接続検出期間ＴＤＥＴ２が設けられ、さらに第３、第４の記憶装置１００－３、１００－４の接続検出期間ＴＤＥＴ３、ＴＤＥＴ４が順次設けられる。
　もっとも、図７（Ａ）のように接続検出期間ＴＤＥＴ１～ＴＤＥＴ４を順番に設ける必要はなく、接続検出の順番は任意である。例えばＴＤＥＴ４から始めてＴＤＥＴ１で終わるようにしてもよい。或いは、第１～第４の記憶装置１００－１～１００－４のうちの任意の１個についてのみ接続検出を行うこともできる。
　図７（Ｂ）は、応答信号ＡＮＳｍの詳細なタイミングチャートである。第ｍの記憶装置１００－ｍの制御部１１０は、第ｍの接続検出期間ＴＤＥＴｍにおいて、データ端子ＳＤＡの電圧レベルを高インピーダンス状態（Ｈｉ－Ｚ）からＨレベルに変化させ、次にＨレベルからＬレベルに変化させ、再び高インピーダンス状態（Ｈｉ－Ｚ）に設定する。接続検出期間の終了後に高インピーダンス状態（Ｈｉ－Ｚ）にすることで、次の接続検出期間に出力される応答信号との干渉を防止することができる。
　応答信号ＡＮＳｍの波形は、図７（Ｂ）に示すものに限定されず、様々な波形が可能である。例えば、データ端子ＳＤＡの電圧レベルを高インピーダンス状態（Ｈｉ－Ｚ）からＨレベルに変化させ、次にＨレベルから高インピーダンス状態（Ｈｉ－Ｚ）に変化させてもよい。また、Ｈレベルに設定される期間をクロック信号の物理的な２周期にしてもよい。
　図８（Ａ）は、モード判定部１５０の動作を説明する図である。モード判定部１５０は、クロック端子ＳＣＫの電圧レベルが第２の電圧レベル（Ｈレベル）である期間に、リセット端子ＸＲＳＴの電圧レベルがリセット状態を示す電圧レベル（Ｌレベル）からリセット解除状態を示す電圧レベル（Ｈレベル）に変化した場合に、動作モードが接続検出モードであると判定する。そして応答部１６０に対する制御信号ＳＤＥＴをアクティブレベル（Ｈレベル）にする。
　一方、クロック端子ＳＣＫの電圧レベルが第１の電圧レベル（Ｌレベル）である期間に、リセット端子ＸＲＳＴの電圧レベルがリセット状態を示す電圧レベル（Ｌレベル）からリセット解除状態を示す電圧レベル（Ｈレベル）に変化した場合に、動作モードが通常通信モードであると判定する。そして記憶制御部１２０に対する制御信号ＳＣＯＭをアクティブレベル（Ｈレベル）にする。
　図８（Ｂ）に、モード判定部１５０の構成例を示す。この構成例では、Ｄフリップフロップ回路を用いてモード判定部１５０を構成する。この回路の動作は通常のＤフリップフロップ回路の動作と同じである。すなわち、リセット端子ＸＲＳＴの電圧レベルの立ち上がりエッジで、クロック端子ＳＣＫの電圧レベルが取り込まれて出力ＳＤＥＴとして保持され、同時にその反転出力が出力ＳＣＯＭとして保持される。
　図９に、応答部１６０の基本的な構成例を示す。応答部１６０は、ＩＤ一致判定部１６１、カウンター１６２、ＩＤ保持部１６３、出力部１６５を含む。
　ＩＤ一致判定部１６１（一致判定部）は、カウンター１６２のカウント値と記憶部１３０から読み出されたＩＤ情報の値との一致を判定する。カウンター１６２は、第１のクロックサイクルＴ１の開始タイミング後のクロック端子ＳＣＫに入力されるクロックＣＬＫのカウント処理を行う。ＩＤ保持部１６３は、記憶部１３０から読み出されたＩＤ情報の値を保持して、ＩＤ一致判定部１６１に出力する。出力部１６５は、ＩＤ一致判定部１６１の判定結果に基づいて、通信部１４０に対して応答信号ＡＮＳを出力するための出力指示ＲＳＰを出力する。
　応答部１６０は、カウント値とＩＤ情報の値とが一致した場合に、応答信号の出力指示を行う。具体的には、例えば前述した図５（Ａ）のタイミングチャートに示すように、モード判定部１５０が動作モードを接続検出モードであると判定すると（図５（Ａ）のＡ３）、モード判定部１５０は制御信号ＳＤＥＴをアクティブレベルに設定する。そうすると記憶制御部１２０は、ＩＤ情報読み出し期間ＴＲＭにおいて、記憶部１３０からＩＤ情報の値を読み出し、ＩＤ保持部１６３がそのＩＤ情報の値を保持する。次にカウンター１６２は、第１のクロックサイクルＴ１の開始タイミング（図５（Ａ）のＡ４）後のクロックＣＬＫのカウント処理を開始する。
　そしてＩＤ一致判定部１６１は、カウンター１６２のカウント値とＩＤ情報の値とが一致するか否かを判定し、一致する場合には出力部１６５から通信部１４０に対して応答信号ＡＮＳを出力するための出力指示ＲＳＰを出力する。例えば図５（Ａ）に示すように、第１のクロックサイクルＴ１ではカウント値が１であるから、ＩＤ＝１である記憶装置から応答信号ＡＮＳ１が出力される。同様に第２のクロックサイクルＴ２ではカウント値が２であるから、ＩＤ＝２である記憶装置から応答信号ＡＮＳ２が出力される。このようにして、各記憶装置のＩＤ情報の値に対応するクロックサイクルにおいて、応答信号ＡＮＳが出力される。
　システムの第２の構成例（図２）では、図７（Ａ）で説明したように、記憶装置１００が自身のＩＤ情報に対応するクロックサイクルにおいて応答信号を出力する必要がない。従って、応答部１６０は、モード判定部１５０が接続検出モードと判断した場合に、応答信号ＡＮＳを出力するための出力指示ＲＳＰを出力すればよい。こうすることで、応答部１６０の構成を簡素にすることができる。
　図１０に、ＩＤ情報とクロックサイクルとの対応関係の一例を示す。図１０では、ＩＤ情報の値は３ビットで表現され、ＩＤ＝０からＩＤ＝７まで使用できる。ただし、図１０のようにＩＤ＝０を使用しないこともできる。ＩＤ＝１には第１のクロックサイクルＴ１が対応し、ＩＤ＝２には第２のクロックサイクルＴ２が対応する。以下同様にして、ＩＤ＝３～７には第３～第７のクロックサイクルＴ３～Ｔ７がそれぞれ対応する。なお、ＩＤ情報として必ずしもＩＤ＝７まで使用する必要はない。例えば実際に使用するインクカートリッジ（広義には液体容器）の個数が４である場合には、ＩＤ情報としてＩＤ＝１～４を使用すればよい。具体的には、例えばインクカートリッジの４色（黒、シアン、マゼンタ、イエロー）にＩＤ＝１～４をそれぞれ対応させることができる。
　図１１に、ＩＤ情報とクロックサイクルとの対応関係の別の例を示す。図１１には、１つの液体容器（インクカートリッジ）が１色の液体（インクなど）を格納する単色型液体容器の他に、１つの液体容器が複数色の液体を格納する一体型液体容器についても示す。
　例えば単色型を用いる場合には、上述したようにＩＤ＝１～４を各色（黒、シアン、マゼンタ、イエロー）の液体容器に対応させ、クロックサイクルＴ１～Ｔ４において応答信号を出力することができる。また、４色一体型を用いる場合には、ＩＤ情報をＩＤ＝７とし、クロックサイクルＴ１～Ｔ４において応答信号を出力することができる。また、黒色の単色型とカラー一体型とを併用する場合には、黒色の単色型のＩＤ情報をＩＤ＝１としてクロックサイクルＴ１において応答信号を出力し、カラー一体型のＩＤ情報をＩＤ＝６として、クロックサイクルＴ２～Ｔ４において応答信号を出力することができる。
　以上説明したように、本実施形態の記憶装置１００によれば、応答部１６０は、第１～第ｎのクロックサイクルＴ１～Ｔｎのうちの複数のクロックサイクルにおいて、応答信号の出力指示を行うことができる。また本実施形態の液体容器３００によれば、液体容器３００が複数色の液体を格納する場合に、第１～第ｎのクロックサイクルＴ１～Ｔｎのうちの複数色に対応する複数のクロックサイクルにおいて、応答信号を出力することができる。こうすることで、第１～第ｎのクロックサイクルをｎ色のインクと各々対応させることができるから、インクカートリッジが単色型であっても、一体型であっても、ホスト装置のファームウェアを変更することなく対応することが可能になる。
　なお、システムの第２の構成例（図２）では、上述したように、ホスト装置が応答信号を出力させる記憶装置、即ち、接続検出の対象となる記憶装置を指定することができるから、液体容器３００が複数色の液体を格納する場合であっても、記憶装置は複数の応答信号を出力する必要がない。
　３．基板及び液体容器
　次に、上述した本実施形態の記憶装置１００が設けられた液体容器３００の詳細な構成例について、図１２を用いて説明する。なお以下では、ホスト装置４００がインクジェット方式のプリンターであり、液体容器３００がインクカートリッジであり、基板２００が、インクカートリッジに設けられた回路基板である場合を例に説明する。但し、本実施形態では、ホスト装置、液体容器、基板は、他の装置、容器、基板であってもよい。例えば、ホスト装置はメモリーカードのリーダー／ライターであってもよく、基板はメモリーカードに設けられた回路基板であってもよい。
　図１２に示すインクカートリッジ３００（広義には液体容器）の内部には、インクを収容するための図示しないインク室が形成される。また、インクカートリッジ３００には、インク室に連通するインク供給口３４０が設けられる。このインク供給口３４０は、インクカートリッジ３００がプリンターに装着されたときに、印刷ヘッドユニットにインクを供給するためのものである。
　インクカートリッジ３００は、回路基板２００（広義には基板）を含む。回路基板２００には、本実施形態の記憶装置１００が設けられ、データの記憶やホスト装置４００とのデータ送受信を行う。回路基板２００は、例えばプリント基板により実現され、インクカートリッジ３００の表面に設けられる。回路基板２００には、第２の電源端子ＶＤＤ等の端子が設けられる。そして、インクカートリッジ３００がプリンターに装着されたときに、それらの端子とプリンター側の端子が接触（電気的に接続）することで、電源やデータのやり取りが行われる。
　図１３（Ａ）、図１３（Ｂ）に、本実施形態の記憶装置１００が設けられた回路基板２００の詳細な構成例を示す。図１３（Ａ）に示すように、回路基板２００の表面（プリンターと接続される面）には、複数の端子を有する端子群が設けられる。この端子群は、第１の電源端子ＶＳＳ、第２の電源端子ＶＤＤ、リセット端子ＸＲＳＴ、クロック端子ＳＣＫ、データ端子ＳＤＡを含む。各端子は、例えば矩形状（略矩形状）に形成された金属端子により実現される。そして、各端子は、回路基板２００に設けられた図示しない配線パターン層やスルホールを介して、記憶装置１００に接続される。
　図１３（Ｂ）に示すように、回路基板２００の裏面（プリンターと接続される面の裏側の面）には、本実施形態の記憶装置１００が設けられる。記憶装置１００は、例えば、強誘電体メモリーを有する半導体記憶装置により実現できる。この記憶装置１００には、インク又はインクカートリッジ３００に関連する種々のデータが格納され、例えば、インクカートリッジ３００を識別するためのＩＤ情報やインクの消費量等のデータが格納される。インク消費量のデータは、インクカートリッジ３００内に収容されたインクについて、印刷の実行等に伴い消費されるインク量の累計を示すデータである。このインク消費量のデータは、インクカートリッジ３００内のインク量を示す情報であってもよく、消費したインク量の割合を示す情報であってもよい。
　図１４（Ａ）～図１４（Ｃ）に、４色一体型の液体容器３００及び基板２００の詳細な構成例を示す。図１４（Ａ）に示す４色一体型の液体容器（インクカートリッジ）３００は、黒Ｋ、シアンＣ、マゼンタＭ、イエローＹの４色の液体（インク）を格納する。基板２００は、４色一体型の液体容器３００に用いられる共通基板（広義には基板）であって、４色（Ｃ、Ｍ、Ｙ、Ｋ）のそれぞれに対応する４組の端子群を有する。この端子群は、第１の電源端子ＶＳＳ、第２の電源端子ＶＤＤ、リセット端子ＸＲＳＴ、クロック端子ＳＣＫ、データ端子ＳＤＡを含む。
　図１４（Ｂ）に、共通基板（基板）２００の第１の構成例を示す。この構成例は、第１～第４の記憶装置１００－１～１００－４を含み、これら４個の記憶装置は４色（Ｃ、Ｍ、Ｙ、Ｋ）にそれぞれ対応する。例えば第１の記憶装置１００－１は、シアンＣの液体色に対応するＩＤ情報を有し、接続検出モードにおいて、シアンＣの液体色に対応するクロックサイクルの期間に応答信号を出力する。なお、各記憶装置は共通基板２００の裏面（端子のある面の反対側の面）に設けられるため、破線で示してある。
　図１４（Ｃ）に、共通基板（基板）２００の第２の構成例を示す。この構成例は、１個の記憶装置１００を含む。この１個の記憶装置は、ＩＤ情報として例えば図１１のＩＤ＝７を有し、４色（Ｃ、Ｍ、Ｙ、Ｋ）の液体色に対応する４つのクロックサイクルの期間において応答信号を出力する。このようにすることで、１個の記憶装置で４色の液体色に対応する応答信号を出力することができるから、製造コストの低減などが可能になる。
　図１４（Ｃ）では、記憶装置１００はシアンＣの液体色に対応する位置に設けられているが、他の液体色に対応する位置に設けられてもよい。例えば、マゼンタＭに対応する位置でもよいし、或いはイエローＹに対応する位置でもよい。
　また図１４（Ｃ）において、記憶装置が設けられていない液体色（マゼンタＭ、イエローＹ、黒Ｋ）に対応する端子群は、記憶装置が設けられているシアンＣに対応する端子群と電気的に接続されてもよいし、或いは電気的に非接続でもよい。具体的には、例えばマゼンタＭに対応するリセット端子ＸＲＳＴは、シアンＣに対応するリセット端子ＸＲＳＴと電気的に接続されていてもよいし、或いは電気的に非接続でもよい。
　また、記憶装置が設けられていない液体色（マゼンタＭ、イエローＹ、黒Ｋ）に対応する端子群を設けなくてもよい。
　なお、共通基板（基板）２００に設けられる記憶装置の個数を２個又は３個とする構成も可能である。例えば、黒Ｋに対応する第１の記憶装置と他の３色に対応する第２の記憶装置を設けることもできる。或いは、黒Ｋに対応する第１の記憶装置、シアンＣに対応する第２の記憶装置及び他の２色に対応する第３の記憶装置を設けることもできる。
　４．ホスト装置
　図１５に、本実施形態のホスト装置４００の基本的な構成例を示す。ホスト装置４００は、例えばプリンター本体であって、電源供給部４１０、通信処理部４２０、監視部４３０、ホスト制御部４４０、表示部４５０、表示制御部４６０を含む。さらにホスト装置４００は、第１～第ｋ（ｋは２以上の整数）のホスト側端子を含む。具体的には、例えばホスト側リセット端子ＨＲＳＴ、ホスト側クロック端子ＨＣＫ、ホスト側データ端子ＨＤＡ、第１のホスト側電源端子ＨＶＳＳ及び第２のホスト側電源端子ＨＶＤＤを含む。
　電源供給部４１０は、第１～第ｎの記憶装置１００－１～１００－ｎに対して電源を供給する。通信処理部４２０は、第１～第ｋのホスト側端子、例えばホスト側リセット端子ＨＲＳＴ、ホスト側クロック端子ＨＣＫ、ホスト側データ端子ＨＤＡを介して、第１～第ｎの記憶装置１００－１～１００－ｎとの通信処理を行う。
　なお、図２に示したシステムの第２の構成例では、ホスト装置４００は、ホスト側リセット端子として第１～第ｎのホスト側リセット端子ＨＲＳＴ１～ＨＲＳＴｎを含む。
　監視部４３０は、第１～第ｎの記憶装置１００－１～１００－ｎに供給するクロックの第１～第ｎのクロックサイクルＴ１～Ｔｎの各クロックサイクルにおいて、第１～第ｎの記憶装置１００－１～１００－ｎからの応答信号が出力されたか否かを監視する。
　なお、図２に示したシステムの第２の構成例では、監視部４３０は、第１～第ｎの記憶装置１００－１～１００－ｎのうちの接続検出の対象とされた記憶装置からの応答信号が出力されたか否かを監視する。
　ホスト制御部４４０は、電源供給部４１０、通信処理部４２０、監視部４３０及び表示部４５０のそれぞれの制御処理を行う。
　表示部４５０は、例えばＬＣＤ（液晶ディスプレイ）等であって、ホスト装置４００（プリンター）の操作画面、動作状態、エラーメッセージ等を表示する。接続検出モードにおいては、表示部４５０は、監視部４３０の監視結果に基づいて、接続検出結果を表示する。
　表示制御部４６０は、接続検出結果を表示部４５０に表示する制御を行う。この表示制御部４６０は、公知の表示コントローラーなどにより実現される。
　図１６は、通常通信モード及び接続検出モードの電源供給期間を説明する図である。電源供給部４１０は、通常通信モードの電源供給期間の長さをＴＡとし、接続検出モードの電源供給期間の長さをＴＢとした場合に、ＴＡ＞ＴＢとなるように電源供給を行う。また、通常通信モードの電源供給期間と次の通常通信モードの電源供給期間との間に接続検出モードの電源供給期間を設けてもよい。なお、図示していないが、接続検出モードの電源供給期間を続けて複数回設けてもよい。
　このようにすることで、１つの通常通信モードの期間と次の通常通信モードの期間との間の短い期間に接続検出モードの期間を設けることができるから、通常のデータ通信に支障を与えることなく、インクカートリッジの接続検出を行うことができる。その結果、プリンターシステムの信頼性を向上させることが可能になる。
　さらに、短い時間でインクカートリッジの接続検出を行うことができるから、インクカートリッジの有無をリアルタイムで表示部４５０に表示することができる。その結果、ユーザーがインクカートリッジを交換する際のエラーを防止し、操作性を向上させることが可能になる。
　本実施形態の比較例の手法として、通常通信モード（通常動作モード）において、通信のタイムアウトエラーを検出する手法が考えられる。しかしこの手法では、バス接続であるためにタイムアウトエラーが発生するまでに時間がかかり、接続検出の時間が長くなるという問題がある。そのために、通信中にエラーが発生するおそれが大きくなり、エラーが発生した場合には、インクカートリッジが装着されているにもかかわらず、非装着と判断されるおそれがある。
　本実施形態では、通常通信モードとは別の接続検出モードを設けて、その接続検出モードにおいて例えば図５（Ａ）、図６（Ａ）に示すように、ｎクロックサイクルの期間で接続検出を完了できる。これにより、図１６に示すように、通常通信モードとは別に接続検出モードを設けたとしても、その接続検出モードの電源供給期間の長さＴＢを通常通信モードの電源供給期間の長さＴＡより十分に小さくできる。こうすることで、１つの通常通信モードの期間と次の通常通信モードの期間との間に、短時間の接続検出モードの期間を設定して、そこで接続検出を行うことが可能になる。その結果、通常通信モードにおいて接続検出を行う必要もないし、接続検出モードを設けたことで、通常通信モードの帯域が制限されることも防止できる。また、接続検出に要する時間を短縮できるから、検出結果をリアルタイムに表示したり、検出時のエラーを低減することが可能になる。
　なお、以上のように本実施形態について詳細に説明したが、本発明の新規事項及び効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例は全て本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義又は同義な異なる用語（第１の電圧レベル、第２の電圧レベル）と共に記載された用語（Ｌレベル、Ｈレベル）は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また記憶装置、基板、液体容器、ホスト装置及びシステムの構成、動作も本実施形態で説明したものに限定されず、種々の変形実施が可能である。
１００　記憶装置、１１０　制御部、１２０　記憶制御部、１３０　記憶部、
１４０　通信部、１５０　モード判定部、１６０　応答部、１６１　ＩＤ一致判定部、
１６２　カウンター、１６３　ＩＤ保持部、１６５　出力部、１７０　内部発振回路、
１８０　パワーオンリセット回路、２００　基板、３００　液体容器、
３４０　インク供給口、４００　ホスト装置、４１０　電源供給部、
４２０　通信処理部、４３０　監視部、４４０　ホスト制御部、４５０　表示部、
４６０　表示制御部
ＳＣＫ　クロック端子、ＳＤＡ　データ端子、ＳＣＯＭ、ＳＤＥＴ　制御信号、
ＶＤＤ　第２の電源端子、ＶＳＳ　第１の電源端子、ＸＲＳＴ　リセット端子

Claims (11)

  1. 　記憶部と、
    　前記記憶部のアクセスを制御する記憶制御部と、
    　ホスト装置との通信処理を行う制御部と、
    　データ端子と、
    　リセット端子と、
    　クロック端子とを含み、
    　前記制御部は、
    　前記クロック端子の電圧レベルが第１の電圧レベルである期間に、前記リセット端子の電圧レベルがリセット状態を示す電圧レベルからリセット解除状態を示す電圧レベルに変化した場合に、動作モードが通常通信モードであると判断し、
    　前記クロック端子の電圧レベルが第２の電圧レベルである期間に、前記リセット端子の電圧レベルが前記リセット状態を示す電圧レベルから前記リセット解除状態を示す電圧レベルに変化した場合に、前記動作モードが接続検出モードであると判断することを特徴とする記憶装置。
  2. 　請求項１において、
    　前記ホスト装置は、バスを介して当該記憶装置を含む第１の記憶装置～第ｎ（ｎは２以上の整数）の記憶装置と電気的に接続され、
    　前記リセット端子には、前記バスを介して前記ホスト装置から出力されるリセット信号が入力されることを特徴とする記憶装置。　
  3. 　請求項１において、
    　前記リセット端子には、前記ホスト装置から出力される第１のリセット信号～第ｎ（ｎは２以上の整数）のリセット信号のうちの当該記憶装置に対応するリセット信号が入力されることを特徴とする記憶装置。
  4. 　請求項１乃至３のいずれかにおいて、
    　前記制御部は、
    　前記動作モードが前記接続検出モードであると判断した場合には、前記クロック端子の電圧レベルが前記第２の電圧レベルから前記第１の電圧レベルに変化した後のクロックに従って、当該記憶装置が接続されていることを通知するための応答信号を、前記データ端子を介して前記ホスト装置に対して出力することを特徴とする記憶装置。
  5. 　請求項２において、
    　前記クロック端子には、第１のクロックサイクル～第ｎ（ｎは２以上の整数）のクロックサイクルを含むクロックが入力され、
    　前記制御部は、
    　前記動作モードが前記接続検出モードであると判断した場合には、前記クロック端子の電圧レベルが前記第２の電圧レベルから前記第１の電圧レベルに変化した後の前記第１のクロック～前記第ｎのクロックサイクルのうち、当該記憶装置のＩＤ情報に対応する第ｍ（ｍは１≦ｍ≦ｎである少なくとも１つの整数）のクロックサイクルにおいて、当該記憶装置が接続されていることを通知するための応答信号を、前記データ端子を介して前記ホスト装置に対して出力することを特徴とする記憶装置。
  6. 　請求項１乃至５のいずれかにおいて、
    　前記制御部は、
    　前記動作モードが前記通常通信モードであると判断した場合には、前記クロック端子の電圧レベルが前記第１の電圧レベルから前記第２の電圧レベルに変化した後のクロックに従って、前記ホスト装置から出力される情報を前記データ端子を介して取得することを特徴とする記憶装置。
  7. 　請求項６において、
    　前記制御部は、
    　前記ホスト装置から出力される前記情報としてコマンドを取得し、取得した前記コマンドを解析し、解析結果に基づいて、前記ホスト装置からのデータを受信し、又は、前記ホスト装置に対してデータを送信する処理を行うことを特徴とする記憶装置。
  8. 　請求項１乃至７のいずれかにおいて、
    　前記制御部は、
    　前記動作モードが前記接続検出モードであると判断した後に、前記リセット端子の電圧レベルが前記リセット解除状態を示す電圧レベルから前記リセット状態を示す電圧レベルに変化した場合に、前記接続検出モードを終了する処理を行うことを特徴とする記憶装置。
  9. 　請求項１乃至８のいずれかに記載の記憶装置を含むことを特徴とする基板。
  10. 　請求項１乃至８のいずれかに記載の記憶装置を含むことを特徴とする液体容器。
  11. 　請求項１乃至８のいずれかに記載の記憶装置と、
    　前記ホスト装置とを含むことを特徴とするシステム。
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WO2015104193A1 (en) * 2014-01-10 2015-07-16 Koninklijke Philips N.V. Multi-master bus
WO2021080607A1 (en) 2019-10-25 2021-04-29 Hewlett-Packard Development Company, L.P. Logic circuitry package
US11292261B2 (en) 2018-12-03 2022-04-05 Hewlett-Packard Development Company, L.P. Logic circuitry package
HUE063370T2 (hu) 2018-12-03 2024-01-28 Hewlett Packard Development Co Logikai áramkör
US11250146B2 (en) 2018-12-03 2022-02-15 Hewlett-Packard Development Company, L.P. Logic circuitry
KR20210087499A (ko) 2018-12-03 2021-07-12 휴렛-팩커드 디벨롭먼트 컴퍼니, 엘.피. 로직 회로
US11338586B2 (en) 2018-12-03 2022-05-24 Hewlett-Packard Development Company, L.P. Logic circuitry
EP3688601B1 (en) 2018-12-03 2020-10-07 Hewlett-Packard Development Company, L.P. Logic circuitry
US10894423B2 (en) 2018-12-03 2021-01-19 Hewlett-Packard Development Company, L.P. Logic circuitry
CA3121151A1 (en) 2018-12-03 2020-06-11 Hewlett-Packard Development Company, L.P. Logic circuitry
MX2021006229A (es) 2018-12-03 2021-08-11 Hewlett Packard Development Co Conjunto de circuitos logicos.
CA3121147C (en) 2018-12-03 2023-08-22 Hewlett-Packard Development Company, L.P. Logic circuitry
BR112021010651A2 (pt) 2018-12-03 2021-08-17 Hewlett-Packard Development Company, L.P. pacote de circuitos lógicos
CN113227812A (zh) * 2019-02-06 2021-08-06 惠普发展公司，有限责任合伙企业 触点连接性

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2517540Y2 (ja) * 1987-11-12 1996-11-20 三菱電機株式会社 Ｉｃカード
JP2002014870A (ja) * 2000-06-30 2002-01-18 Seiko Epson Corp 記憶装置および記憶装置に対するアクセス方法
JP2002370383A (ja) * 2001-06-19 2002-12-24 Seiko Epson Corp 印刷記録材容器の識別システムおよび識別方法
JP2006127407A (ja) * 2004-11-01 2006-05-18 Canon Inc 半導体集積回路
JP2009274438A (ja) * 2008-04-17 2009-11-26 Seiko Epson Corp 液体噴射装置、液体供給システム、回路基板

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SG147311A1 (en) * 2002-07-18 2008-11-28 Seiko Epson Corp Cartridge and printing apparatus
WO2006025575A1 (ja) * 2004-09-01 2006-03-09 Seiko Epson Corporation 印刷装置
US20100021954A1 (en) * 2008-07-23 2010-01-28 Sophie Deshayes High capacity nanoparticulate immobilization surface

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2517540Y2 (ja) * 1987-11-12 1996-11-20 三菱電機株式会社 Ｉｃカード
JP2002014870A (ja) * 2000-06-30 2002-01-18 Seiko Epson Corp 記憶装置および記憶装置に対するアクセス方法
JP2002370383A (ja) * 2001-06-19 2002-12-24 Seiko Epson Corp 印刷記録材容器の識別システムおよび識別方法
JP2006127407A (ja) * 2004-11-01 2006-05-18 Canon Inc 半導体集積回路
JP2009274438A (ja) * 2008-04-17 2009-11-26 Seiko Epson Corp 液体噴射装置、液体供給システム、回路基板

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