JP5790119B2 - 記憶装置、ホスト装置、回路基板、液体容器及びシステム - Google Patents
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Description
図1に本実施形態の記憶装置及びホスト装置の基本的な構成例を示す。本実施形態の記憶装置100は、制御部110、記憶部120、記憶制御部130を含む。また、本実施形態のホスト装置400は、通信処理部410、制御部420を含む。なお、本実施形態の記憶装置及びホスト装置は図1の構成に限定されず、その構成要素の一部を省略したり、他の構成要素に置き換えたり、他の構成要素を追加するなどの種々の変形実施が可能である。
図4は、ホスト装置400から第1〜第4の記憶装置100−1〜100−4にデータが送信されてから、各記憶装置100の記憶部120にデータが書き込まれるまでの詳細なタイミングチャートである。
図9に本実施形態のシステムの基本的な構成例を示す。本実施形態のシステムは、例えばインクジェット方式のプリンターなどであって、第1の記憶装置100−1〜第n(nは2以上の整数)の記憶装置100−n、記憶装置が実装されるn個の回路基板200−1〜200−n、回路基板を備えるn個の液体容器300−1〜300−n及びホスト装置400を含む。なお、本実施形態のシステムは図9の構成に限定されず、その構成要素の一部を省略したり、他の構成要素に置き換えたり、他の構成要素を追加するなどの種々の変形実施が可能である。
200 回路基板、300 液体容器、340 インク供給口、400 ホスト装置、
410 通信処理部、420 制御部、
ID_COMP IDコンパレーター、I/O_CNTL I/Oコントローラー、
OPCDEC オペレーションコードデコーダー、
ADDR_COUNT アドレスカウンター、
SCK クロック信号線、SDA データ信号線、XRST リセット信号線、
TCK クロック端子、TDA データ端子、TRST リセット端子、
HCK クロック端子、HDA データ端子、HRST リセット端子
Claims (14)
- バスを介して接続されるホスト装置との通信処理を行う制御部と、
前記ホスト装置からのデータが書き込まれる記憶部と、
前記記憶部のアクセス制御を行う記憶制御部とを含み、
前記制御部は、
前記バスに接続される複数の記憶装置のうちのm(mは1以上の整数)個の記憶装置に対する前記ホスト装置によるデータの書き込み期間の終了後に、前記ホスト装置からのID情報を受信し、且つ、自身の前記記憶部に前記ホスト装置からのデータが正常に書き込まれている場合に、前記ホスト装置に対してアクノリッジを返信することを特徴とする記憶装置。 - 請求項1において、
リセット端子を含み、
前記制御部は、
前記リセット端子に入力される前記ホスト装置からのリセット信号がリセット解除を表すレベルである第1のリセット解除期間〜第m(mは2以上の整数)のリセット解除期間の各々において、
前記m個の記憶装置に対応するm個のID情報のいずれか1つを受信し、受信された前記いずれか1つのID情報と自身のID情報とが一致する場合に、前記ホスト装置に対して前記アクノリッジを返信することを特徴とする記憶装置。 - 請求項2において、
クロック端子を含み、
前記制御部は、
前記クロック端子に入力される第1のクロック期間のクロックに基づいて、前記いずれか1つのID情報を受信し、
前記第1のクロック期間の後に前記クロック端子に入力される第2のクロック期間のクロックに基づいて、前記アクノリッジを返信することを特徴とする記憶装置。 - 請求項3において、
前記制御部は、
前記記憶制御部からの内部アクノリッジ信号に基づいて、前記記憶部に前記ホスト装置からのデータが正常に書き込まれたか否かを判断することを特徴とする記憶装置。 - 請求項3又は4において、
データ端子を含み、
前記制御部は、
前記第2のクロック期間のクロックに基づいて、前記アクノリッジを表す論理レベルの信号を前記データ端子から出力することを特徴とする記憶装置。 - 請求項5において、
前記制御部は、
前記第2のクロック期間のクロックに基づいて、前記データ端子を高インピーダンス状態から第1の論理レベルに変化させ、次に前記第1の論理レベルから第2の論理レベルに変化させ、
前記第2のクロック期間の終了後に、前記データ端子を高インピーダンス状態に戻すことを特徴とする記憶装置。 - バスを介して接続される複数の記憶装置との通信処理を行う通信処理部と、
前記通信処理部を制御する制御部と、
を含むホスト装置であって、
前記複数の記憶装置の各記憶装置は、
前記各記憶装置が前記ホスト装置の前記通信処理部からのID情報を受信し、且つ、前記各記憶装置内の記憶部にデータが正常に書き込まれた場合に、前記ホスト装置に対してアクノリッジを返信し、
前記通信処理部は、
前記複数の記憶装置のうちのm(mは1以上の整数)個の記憶装置に対するデータの書き込み期間の終了後に、前記m個の記憶装置に対応するm個のID情報を送信し、前記ID情報の送信後に前記アクノリッジの受信処理を行うことを特徴とするホスト装置。 - 請求項7において、
リセット端子を含み、
前記通信処理部は、
前記リセット端子から出力されるリセット信号がリセット解除を表すレベルである第1のリセット解除期間〜第m(mは2以上の整数)のリセット解除期間の各々において、前記m個のID情報のいずれか1つを送信し、前記アクノリッジの受信処理を行うことを特徴とするホスト装置。 - 請求項8において、
クロック端子と、
データ端子とを含み、
前記通信処理部は、
前記第1のリセット解除期間〜前記第mのリセット解除期間の各リセット解除期間のうちの第1のクロック期間において、
前記クロック端子から前記第1のクロック期間のクロックを出力し、
前記第1のクロック期間のクロックに基づいて、前記いずれか1つのID情報を前記データ端子から出力し、
前記各リセット解除期間のうちの、前記第1のクロック期間の後の第2のクロック期間において、
前記アクノリッジを受信するための前記第2のクロック期間のクロックを前記クロック端子から出力することを特徴とするホスト装置。 - 請求項9において、
前記通信処理部は、
前記第1のクロック期間の終了後に、前記データ端子を高インピーダンス状態に設定することを特徴とするホスト装置。 - 請求項1乃至6のいずれかに記載の記憶装置を含むことを特徴とする回路基板。
- 請求項1乃至6のいずれかに記載の記憶装置を含むことを特徴とする液体容器。
- 請求項1乃至6のいずれかに記載の記憶装置と、
請求項7乃至10のいずれかに記載のホスト装置とを含むことを特徴とするシステム。 - 請求項5又は6に記載の記憶装置と、
請求項9又は10に記載のホスト装置とを含み、
前記第1のクロック期間と前記第2のクロック期間との間において、
前記記憶装置の前記データ端子及び前記ホスト装置の前記データ端子が共に高インピーダンス状態に設定されることを特徴とするシステム。
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