JPH0454530Y2 - - Google Patents
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- Publication number
- JPH0454530Y2 JPH0454530Y2 JP5444986U JP5444986U JPH0454530Y2 JP H0454530 Y2 JPH0454530 Y2 JP H0454530Y2 JP 5444986 U JP5444986 U JP 5444986U JP 5444986 U JP5444986 U JP 5444986U JP H0454530 Y2 JPH0454530 Y2 JP H0454530Y2
- Authority
- JP
- Japan
- Prior art keywords
- output
- terminal
- input
- bidirectional buffer
- interface terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- 230000002457 bidirectional effect Effects 0.000 claims description 28
- 239000000872 buffer Substances 0.000 claims description 27
- 230000003068 static effect Effects 0.000 claims description 17
- 238000001514 detection method Methods 0.000 claims description 9
- 230000005611 electricity Effects 0.000 description 11
- 238000010586 diagram Methods 0.000 description 8
- 230000006378 damage Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 230000014759 maintenance of location Effects 0.000 description 1
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- Credit Cards Or The Like (AREA)
Description
【考案の詳細な説明】
〔産業上の利用分野〕
本考案は、メモリカードの中でも特にデータ保
持用電池を有するスタテイツクRAMメモリカー
ドに関する。
持用電池を有するスタテイツクRAMメモリカー
ドに関する。
従来のメモリカードは、第５図のブロツク図に
示すように、スタテイツクRAM（SRAM）２の
読み書きに必要な信号線であるデータバス６、ア
ドレスバス８、出力制御信号線（OE）１２、書
き込み制御信号線（WE）１３及び動作制御信号
線（CE）１４は、インタフエース端子１に直接
接続されている。またSRAM２のアドレスバス
８，OE１２，WE１３及びCE１４の入力インピ
ーダンスは非常に高いため、インタフエース端子
１に静電気が印加されると、SRAM２内のデー
タが変化したり、SRAM２の入力部が破壊され
る。また、直接静電気が印加されないでも、メモ
リカード近辺にて発生した電磁ノイズの影響によ
り、前記各種信号線の電位が変動し、SRAM２
の消費電流が増し、電池５の寿命が短かくなつた
り、SRAM２内のデータが変化する欠点がある。
これらの欠点を除去するために第６図に示すよう
に各種入力信号線に接地用抵抗６０を有するメモ
リカードが存在する。全入力信号線へ接地用抵抗
６０を追加することにより、電磁ノイズに対して
の問題はほとんど解決するが、静電気のインタフ
エース端子１への直接印加に対する問題は残る。
これは、静電気等の急激な電圧変化に対しては、
接地用抵抗６０自身及びそのための配線のインピ
ーダンスが高いことと、接地用抵抗６０の直流抵
抗が数KΩまでしか下げられないためである。
示すように、スタテイツクRAM（SRAM）２の
読み書きに必要な信号線であるデータバス６、ア
ドレスバス８、出力制御信号線（OE）１２、書
き込み制御信号線（WE）１３及び動作制御信号
線（CE）１４は、インタフエース端子１に直接
接続されている。またSRAM２のアドレスバス
８，OE１２，WE１３及びCE１４の入力インピ
ーダンスは非常に高いため、インタフエース端子
１に静電気が印加されると、SRAM２内のデー
タが変化したり、SRAM２の入力部が破壊され
る。また、直接静電気が印加されないでも、メモ
リカード近辺にて発生した電磁ノイズの影響によ
り、前記各種信号線の電位が変動し、SRAM２
の消費電流が増し、電池５の寿命が短かくなつた
り、SRAM２内のデータが変化する欠点がある。
これらの欠点を除去するために第６図に示すよう
に各種入力信号線に接地用抵抗６０を有するメモ
リカードが存在する。全入力信号線へ接地用抵抗
６０を追加することにより、電磁ノイズに対して
の問題はほとんど解決するが、静電気のインタフ
エース端子１への直接印加に対する問題は残る。
これは、静電気等の急激な電圧変化に対しては、
接地用抵抗６０自身及びそのための配線のインピ
ーダンスが高いことと、接地用抵抗６０の直流抵
抗が数KΩまでしか下げられないためである。
前述の従来技術では、メモリーカード近辺で発
生する電磁ノイズやインタフエース端子１に印加
される高電圧の静電気により、SRAM２内のデ
ータ変化やSRAM２の破壊が発生する問題点を
有する。
生する電磁ノイズやインタフエース端子１に印加
される高電圧の静電気により、SRAM２内のデ
ータ変化やSRAM２の破壊が発生する問題点を
有する。
そこで本考案は、このような問題点を解決する
もので、その目的は静電気や電磁ノイズによるデ
ータ変化やSRAMの破壊のないメモリカードを
提供するところにある。
もので、その目的は静電気や電磁ノイズによるデ
ータ変化やSRAMの破壊のないメモリカードを
提供するところにある。
〔問題点を解決するための手段〕
本考案のメモリカードは、少なくともインタフ
エース用端子とSRAMと電池と電圧検出回路を
有し、前記インタフエース用端子とSRAMの入
力端子との間に双方向性のバツフアを有し、前記
の電圧検出回路の出力により前記双方向性バツフ
アの入出力方向を切換え、インタフエース用端子
への出力状態においては接地レベルを出力するこ
とを特徴とする。
エース用端子とSRAMと電池と電圧検出回路を
有し、前記インタフエース用端子とSRAMの入
力端子との間に双方向性のバツフアを有し、前記
の電圧検出回路の出力により前記双方向性バツフ
アの入出力方向を切換え、インタフエース用端子
への出力状態においては接地レベルを出力するこ
とを特徴とする。
本考案は以上の構成を有し、本考案に外部から
電源が供給されていないことを電圧検出回路は検
出しその出力により双方向性バツフアをインタフ
エース端子への出力状態とする。このとき入力信
号線用端子の入力抵抗は1Ω以下にまで下がり、
静電気や電磁イズによるデータ変化やSRAM及
び双方向性バツフアの破壊が発生する危険が減少
する。
電源が供給されていないことを電圧検出回路は検
出しその出力により双方向性バツフアをインタフ
エース端子への出力状態とする。このとき入力信
号線用端子の入力抵抗は1Ω以下にまで下がり、
静電気や電磁イズによるデータ変化やSRAM及
び双方向性バツフアの破壊が発生する危険が減少
する。
以下、本考案について実施例に基づいて詳細に
説明する。
説明する。
第１図は、本考案のメモリカードのブツロク図
である。スタテイツクRAM（SRAM）２、読み
書きに必要な信号線のうちデータバス６は直接イ
ンタフエース用端子１に接続されているが、アド
レスバス８、出力制御信号線（OE）１２、書き
込み制御信号線（WE）１３及び動作制御信号線
（CE）１４の入力信号線は、インタフエース用端
子１よりデータバスクもOE９、WE１０及びCE
１１により双方向性バツフア３に接続され、双方
向性バツフア３を通して必要な信号を受ける。電
圧検出回路４によりインタフエース端子１より電
源が供給されていないことを検出した場合は、双
方向性バツフア３をインタフエース端子１に対し
出力状態にし、インタフエース端子１より電源が
供給されていると検出した場合は、双方向性バツ
フア３をインタフエース端子１からの入力方向と
するように電源状態出力信号線１５により制御さ
れる。インタフエース用端子１から電源が供給さ
れていないときは、SRAM２及び双方向性バツ
フア３は電池５により電源の供給を受け動作して
いる。双方向性バツフア３は、インタフエース１
に対して出力状態の場合接地レベルを出力してい
る。またSRAM２に対しては常にインタフエー
ス端子１側のレベルを出力している。
である。スタテイツクRAM（SRAM）２、読み
書きに必要な信号線のうちデータバス６は直接イ
ンタフエース用端子１に接続されているが、アド
レスバス８、出力制御信号線（OE）１２、書き
込み制御信号線（WE）１３及び動作制御信号線
（CE）１４の入力信号線は、インタフエース用端
子１よりデータバスクもOE９、WE１０及びCE
１１により双方向性バツフア３に接続され、双方
向性バツフア３を通して必要な信号を受ける。電
圧検出回路４によりインタフエース端子１より電
源が供給されていないことを検出した場合は、双
方向性バツフア３をインタフエース端子１に対し
出力状態にし、インタフエース端子１より電源が
供給されていると検出した場合は、双方向性バツ
フア３をインタフエース端子１からの入力方向と
するように電源状態出力信号線１５により制御さ
れる。インタフエース用端子１から電源が供給さ
れていないときは、SRAM２及び双方向性バツ
フア３は電池５により電源の供給を受け動作して
いる。双方向性バツフア３は、インタフエース１
に対して出力状態の場合接地レベルを出力してい
る。またSRAM２に対しては常にインタフエー
ス端子１側のレベルを出力している。
本考案のメモリカードが他の電子機器より切り
放されている時には、インタフエース端子１から
の電源は供給されていないので双方向性バツフア
３は、インタフエース端子１に対して接地レベル
を出力している。この時双方向性バツフア３は
SRAM２に対しても接地レベルを出力している
ので、本考案のメモリカード近辺において静電ノ
イズが発生しても、SRAM２の各入力信号線の
アドレスバス８，OE１２，WE１３及びCE１４
は接地レベルに固定されSRAM２内のデータが
変化したり電源電流が増すことはない。また、こ
の状態において、インタフエース用端子１に高電
圧の静電気が印加されていも双方向性バツフア３
の出力部を通して接地されているため破壊される
危険が減少する。
放されている時には、インタフエース端子１から
の電源は供給されていないので双方向性バツフア
３は、インタフエース端子１に対して接地レベル
を出力している。この時双方向性バツフア３は
SRAM２に対しても接地レベルを出力している
ので、本考案のメモリカード近辺において静電ノ
イズが発生しても、SRAM２の各入力信号線の
アドレスバス８，OE１２，WE１３及びCE１４
は接地レベルに固定されSRAM２内のデータが
変化したり電源電流が増すことはない。また、こ
の状態において、インタフエース用端子１に高電
圧の静電気が印加されていも双方向性バツフア３
の出力部を通して接地されているため破壊される
危険が減少する。
第２図は、双方向性バツフア３の一例である。
インタフエース用端子１に接続される入出力端子
２０の状態はインバータ２５を通してSRAM２
に接続される出力端子２１へ出力される。インタ
フエース用端子１から電源供給されている場合に
は、電源状態出力信号線１５が低レベルとなり、
これに接続されているCS端子２２からインバー
タ３１とノア２９によりＮチヤンネルトランジス
タ２７は切断状態となる。またアンド２８の入力
の一本はVss２８に接続されているため、Ｐチヤ
ンネルトランジスタ２６は常に切断状態であるた
め、CS端子２２が低レベルの場合入出力端子２
０は入力となる。逆にインタフエース用端子１か
ら電源供給されていない場合には、CS端子２２
は高レベルとなり、インバータ３０により反転
し、ノア２９の入力がいづれも低レベルであるた
め、Ｎチヤンネルトランジスタ２７が導電状態と
なる。この時入出力端子２０はVss２８との導電
状態である出力端子となる。この時に入出力端子
２０に印加される静電気はＮチヤンネルトランジ
スタ２７を通してVss２３に放電される。この回
路をSRAM２が必要とする数だけ集めると第１
図の双方向性バツフア３ができる。
インタフエース用端子１に接続される入出力端子
２０の状態はインバータ２５を通してSRAM２
に接続される出力端子２１へ出力される。インタ
フエース用端子１から電源供給されている場合に
は、電源状態出力信号線１５が低レベルとなり、
これに接続されているCS端子２２からインバー
タ３１とノア２９によりＮチヤンネルトランジス
タ２７は切断状態となる。またアンド２８の入力
の一本はVss２８に接続されているため、Ｐチヤ
ンネルトランジスタ２６は常に切断状態であるた
め、CS端子２２が低レベルの場合入出力端子２
０は入力となる。逆にインタフエース用端子１か
ら電源供給されていない場合には、CS端子２２
は高レベルとなり、インバータ３０により反転
し、ノア２９の入力がいづれも低レベルであるた
め、Ｎチヤンネルトランジスタ２７が導電状態と
なる。この時入出力端子２０はVss２８との導電
状態である出力端子となる。この時に入出力端子
２０に印加される静電気はＮチヤンネルトランジ
スタ２７を通してVss２３に放電される。この回
路をSRAM２が必要とする数だけ集めると第１
図の双方向性バツフア３ができる。
第３図は第２図の回路を簡略化したものであ
る。CS端子２２が低レベルの時には、入出力端
子２０は入力、CS端子２２が高レベルの時には、
入出力端子２０は出力になる。また第４図のよう
に入出力端子２０に接地用抵抗６０を付け加える
と更に静電気や電磁ノイズに対して強くなる。
る。CS端子２２が低レベルの時には、入出力端
子２０は入力、CS端子２２が高レベルの時には、
入出力端子２０は出力になる。また第４図のよう
に入出力端子２０に接地用抵抗６０を付け加える
と更に静電気や電磁ノイズに対して強くなる。
電圧検出回路４の構成は図示しないが、ツエナ
ーダイオードを使つた定電圧回路と電圧コンパレ
ータを使用した回路等一般的によく知られている
回路にて構成することができる。また双方向性バ
ツフア３も前述の回路以外にも可能であることは
言うまでもない。
ーダイオードを使つた定電圧回路と電圧コンパレ
ータを使用した回路等一般的によく知られている
回路にて構成することができる。また双方向性バ
ツフア３も前述の回路以外にも可能であることは
言うまでもない。
以上述べたように本考案は、電圧検出回路の出
力により入出力を切り替える双方向性バツフアを
有するため、静電気や電磁ノイズによるデータ変
化やIC破壊を免れることができる。
力により入出力を切り替える双方向性バツフアを
有するため、静電気や電磁ノイズによるデータ変
化やIC破壊を免れることができる。
第１図は、本考案のメモリカードのブロツク
図、第２図は、双方向性バツフアの一実施例の回
路図、第３図は、双方向性バツフアの一実施例の
簡易型回路図、第４図は、双方向性バツフアの一
実施例の接地抵抗付型回路図、第５図は、従来の
メモリカードのブロツク図、第６図は、従来のメ
モリカードの接地抵抗付型ブロツク図。 １は、インタフエース用端子、２は、スタテイ
ツクRAM、３は、双方向性バツフア、４は、電
圧検出回路、５は、電池、６は、データバス、７
は、双方向性バツフアへのアドレスバス、８は、
アドレスバス、９は、双方向性バツフアへの出力
制御信号線、１０は、双方向性バツフアへの書き
込み制御信号線、１１は、双方向性バツフアへの
動作制御信号線、１２は、出力制御信号線、１３
は、書き込み制御信号線、１４は、動作制御信号
線、１５は、電源状態出力信号線、１６は、ダイ
オード、２０は、入出力端子、２１は、出力端
子、２２は、CS端子、２３は、Vss端子、２４
は、Vcc端子、２５は、インバタータ、２６は、
Ｐチヤンネルトランジスタ、２７は、Ｎチヤンネ
ルトランジスタ、２８は、アンド、２９は、ノ
ア、３０は、インバータ、６０は、接地用抵抗。
図、第２図は、双方向性バツフアの一実施例の回
路図、第３図は、双方向性バツフアの一実施例の
簡易型回路図、第４図は、双方向性バツフアの一
実施例の接地抵抗付型回路図、第５図は、従来の
メモリカードのブロツク図、第６図は、従来のメ
モリカードの接地抵抗付型ブロツク図。 １は、インタフエース用端子、２は、スタテイ
ツクRAM、３は、双方向性バツフア、４は、電
圧検出回路、５は、電池、６は、データバス、７
は、双方向性バツフアへのアドレスバス、８は、
アドレスバス、９は、双方向性バツフアへの出力
制御信号線、１０は、双方向性バツフアへの書き
込み制御信号線、１１は、双方向性バツフアへの
動作制御信号線、１２は、出力制御信号線、１３
は、書き込み制御信号線、１４は、動作制御信号
線、１５は、電源状態出力信号線、１６は、ダイ
オード、２０は、入出力端子、２１は、出力端
子、２２は、CS端子、２３は、Vss端子、２４
は、Vcc端子、２５は、インバタータ、２６は、
Ｐチヤンネルトランジスタ、２７は、Ｎチヤンネ
ルトランジスタ、２８は、アンド、２９は、ノ
ア、３０は、インバータ、６０は、接地用抵抗。
Claims (1)
- 少なくともインタフエース用端子とスタテイツ
クRAMと電池と電圧検出回路を有し、前記イン
タフエース用端子とスタテイツクRAMの入力端
子との間に双方向性のバツフアを有し、前記の電
圧検出回路の出力により前記双方向性バツフアの
入出力方向を切換えインタフエース用端子への出
力状態においては接地レベルを出力することを特
徴とするメモリカード。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5444986U JPH0454530Y2 (ja) | 1986-04-11 | 1986-04-11 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5444986U JPH0454530Y2 (ja) | 1986-04-11 | 1986-04-11 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62166561U JPS62166561U (ja) | 1987-10-22 |
| JPH0454530Y2 true JPH0454530Y2 (ja) | 1992-12-21 |
Family
ID=30881453
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5444986U Expired JPH0454530Y2 (ja) | 1986-04-11 | 1986-04-11 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0454530Y2 (ja) |
-
1986
- 1986-04-11 JP JP5444986U patent/JPH0454530Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62166561U (ja) | 1987-10-22 |
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