KR0172761B1 - 과전압 보호 회로를 갖는 메모리 소자 - Google Patents

과전압 보호 회로를 갖는 메모리 소자 Download PDF

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Abstract

본 발명은 과전압 보호 회로를 갖는 메모리 소자에 관한 것으로, 외부에서 인가되는 어드레스 신호(ADD)를 디코딩하여 메모리 셀(100)내의 다수의 블록 중 해당 블록을 선택하기 위한 신호(BLKi,Xsel,Ysel)를 생성 출력하는 수단(30); 외부에서 인가되는 라이트 인에이블을 입력받아 라이트(Write)상태 및 리드(Read)상태중 어느 하나를 인에이블시키기위해 제1라이트 인에이블 신호(WE1) 및 제2라이트 인에이블 신호(WE2)를 각각 출력하는 수단 라이트 제어 수단(20); 상기 디코딩된 블록 선택 신호(BLKi) 및 인가되는 칩 선택 신호(CS1)에 따라 블록 선택 제어 신호(BCS, BCY, BCX)를 출력하는 블록 로직 제어 수단(40)을 구비하고 있는 메모리 소자에 있어서, 공급 전원이 정상 전압이상으로 증가되는 것을 감지하여 전원 전압 신호 Vref를 출력하는 과전압 감지 수단(120); 외부로부터 상기 메모리 소자 자신을 구동시키기 위해 인가되는 칩 선택 신호(/CS)와, 상기 과전압 감지 수단(120)으로부터 출력되는 전원 전압 신호(Vref)를 입력받아, 과전압이 인가된 상태에서 외부로부터 상기 메모리 소자 자신이 선택되면, 칩의 기동을 차단시켜 스탠드 바이 상태를 유지하도록 제어하는 과전압 제어 수단(110)을 포함하는 것을 과전압 보호 회로(A)를 더 구비한 것을 특징으로 하는 메모리 소자로서, 특히 정상이 아니 과전압의 인가 될 경우에도 메모리의 데이터를 보호하고, 메모리 동작 로직의 파손을 보호할 뿐만 아니라, 칩동작으로 인한 온도 상승을 막아주는 과전압 보호 회로를 갖는 메모리 소자이다.
본 발명의 과전압 보호 회로는 메모리 소자등에 적용되어 과전압이 인가되면 이를 감지하여 오프 상태로 만들어 동작을 정지시킴으로서, 불필요한 전류 소모를 줄이고, 칩 내부의 온도 상승을 막을 뿐만 아니라, 고속에서의 게이트 옥사이드에 대한 차지(charge), 디스차지(discharge) 동작을 없애서 그의 파괴를 방지할 수가 있다.
또한, 과전압 보호 회로와 같은 간단한 회로를 부가 설치함으로서 과전압서 발생되는 온도 상승으로 인한 주변소자등의 파괴를 막아줌으로서 과전압으로부터 칩을 보호할 수가 있다.

Description

과전압 보호 회로를 갖는 메모리 소자
제1도는 종래의 전형적인 메모리 소자(RAM)의 블록도.
제2도는 종래 메모리 소자(RAM)의 칩선택 로직(LOGIC)부 구성을 예시한 회로도.
제3도는 제1도의 메모리 소자(RAM)에 대한 신호 파형도.
제4도는 본 발명의 바람직한 일실시예에 따른 과전압 보호회로를 갖는 메모리 소자(RAM)의 개략적인 구성을 나타낸 블록도.
제5도는 제4도의 메모리 소자(RAM)의 과전압 보호 회로(A)에 대한 일실시예에 따른 로직(LOGIC)회로도.
제6도는 제4도의 과전압 보호 회로를 갖는 메모리 소자(RAM)에 대한 신호 파형도.
* 도면의 주요부분에 대한 부호의 설명
10 : 칩선택 로직부 20 : 라이트 제어로직부
30 : 어드레스 버퍼 및 디코딩부 40 : 블록 제어 로직부
50 : 출력 버퍼부 60 : 센스 앰프 로직부
70 : Y 디코더부 80 : X 디코더부
90 : 라이트 구동부 100 : 메모리 셀
110 : 과전압 제어부 120 : 과전압 감지부
A : 과전압보호회로
본 발명은 과전압 보호 회로를 갖는 메모리 소자에 관한 것으로, 특히 정상이 아닌 과전압이 인가될 경우에도 메모리의 데이터를 보호하고, 메모리 동작 로직의 파손을 보호할 뿐만 아니라, 칩동작으로 인한 온도 상승을 막아주는 과전압 보호 회로를 갖는 메모리 소자(RAM)에 관한 것이다.
보편적으로 메모리 소자 종류로서는, 읽기 전용 메모리인 ROM(Read Only Memory)과 데이터의 쓰기(Write) 및 일기(Read)가 가능한 RAM(Random Access Memory)등의 보편적으로 많이 사용되고 있다.
이밖에도 메모리 소자로서 마그네틱버블(Magnetic Bubbl)메모리와 CCD (Charge Coupled Device)등이 있다.
여기에서는 좀 더 쉽게 본 발명요지가 이해되도록 하기 위해, 메모리 소자로 많이 사용되고 있는 공지의 RAM에 본 발명을 적용시켜 그 구성 및 동작 원리를 상세히 설명할 것이다.
제1도는 종래의 전형적인 RAM의 구성을 개략적으로 나타낸 블록도이고, 제2도는 제1도의 메모리 소자 내의 칩선택 로직부에 대한 일실시예에 따른 로직(LOGIC) 회로도이다. 그리고, 제3도는 상기 제1도에 도시된 RAM의 동작을 설명하기 위한 신호타이밍도이다.
첨부된 도면 제1도 및 제2도에 도시된 바와 같이, 일반적인 RAM은 외부에서 인가되는 칩선택 신호(Chip Select/CS)에 의해 구동되는 칩 선택 로직부(10)를 구비하고 있는데, 이 칩 선택 로직부는 상기 외부로부터 인가되는 칩 선택 신호(/CS)를 입력받아 그 비반전 신호 출력단(/CS1)으로 각각 칩선택 신호를 출력하여, 라이트 제어 로직부(20)와 어드레스 버퍼 및 디코딩부(30)가 인에이블(enable)되거나, 또는 블록 제어 로직부(40)가 인에이블(enable)되도록 한다.
그리고, 이는 제2도에 도시된 바와 같이, 외부로부터 인가되는 칩선택신호(/CS)를 입력받는 인버터(11)와, 상기 인버터(11)의 출력단에 직렬연결되어 있으며, 상기 인버터의 출력을 반전시키지 않은 채로 출력하기 위한 비반전 출력단(/CS1) 인버터(12,13)와, 상기 인버터(11)출력을 반전시켜 출력하기 위한 반전 출력단(/CS1) 인버터(14)로 구성할 수 있다.
어드레스 버퍼 및 디코딩부(30)는 외부에서 인가되는 어드레스 신호(ADD)와 상기 칩 선택 로직부(10)의 반전신호 출력단으로부터 출력되는 칩 선택 신호(/CS1)를 입력으로하고, 이들 신호를 논리 조합하여 블럭선택신호(BLKi) 및 X,Y 디코더 선택 신호(Xsel, Ysel)들을 출력한다.
블록 제어 로직부(40)는 상기 칩 선택 로직부(10)의 비반전 신호 출력단으로부터 출력되는 칩 선택 신호(CS1)와 상기 어드레스 버퍼 및 디코딩부(30)로부터 출력되는 블록 선택 신호(BLKi)를 입력으로 하고, 이들 논리 조합하여, 블록선택 제어 신호들(BCS, BCY, BCX)을 출력한다.
상기 칩선택 로직부(10)의 반전 신호 출력단으로부터 칩 선택 신호(/CS1)가 로우레벨(Low Level)로 될 때, 즉 라이트(Write) 제어로 될 때, 라이트 제어 로직부(20)는 외부로부터 인가되는 라이트 인에이블 신호(/WE)를 입력하여, 센스 앰프 로직부(60)에 제1라이트 인에이블 신호(WR1)를 인가하고, 출력버퍼부(50)와 라이트 구동부(90)에는 제2라이트 인에이블 신호(WE2)를 각각 인가한다.
그리고, 어드레스 버퍼 및 디코딩부(30)에 입력되는 상기 칩 선택 신호(/CS1)가 로우레벨로 될 때, 상기 어드레스 버퍼 및 디코딩부(30)는 외부로부터 입력되는 어드레스 신호(ADD)를 디코딩하여 메모리셀에서 특정블럭을 선택하기 위한 블록 선택 신호(BLKi)를 블록 제어 로직부(40)에 인가하고, 상기 블록 선택 신호(BLKi)가 라이징 에지로 될 때, 메모리셀내의 다수의 블록중 하나의 블록이 선택되도록 블록 제어 신호(BCS)(BCX)(BCY)를 각각 센스 앰프 로직부(60)와 X,Y디코더부(70)(80)에 출력한다.
상기 블록 제어 로직부(40)로부터 출력된 제어 신호(BCS)를 입력받는 에 센스 앰프 로직부(60)는 상기 제1라이트 인에이블 신호(WE1)가 로우레벨일 때(라이트시 하이레벨, 리드시 로우레벨) 인에이블된다.
또한, 블록 제어 로직부(40)로부터 출력된 블록 제어 신호(BCX)(BCY)를 입력받는 X,Y디코더(70)(80)는 상기 어드레스 버퍼 및 디코딩회로(3)에서 출력되는 X축셀 선택 신호(Xsel) 및 Y축셀 선택 신호(Ysel)를 각각 인가받아 메모리 셀(100)의 X축 및 Y축 어드레스를 선택하게 되고, 해당 메모리 셀 블록의 데이터를 각 데이터 버스를 통해 상기 외부로부터의 인에이블 신호(/WER)가 로우 레벨일 때, 리드신호(RD)를 상기 센스 앰프 로직부(60)를 통해서 증폭된 출력 신호(SO)를 출력버퍼부(50)로 출력한다.
이 출력 버퍼부(50)는 상기 라이트 제어 로직부(20)로부터 출력되는 제2라이트 인에이블 신호(WE2)가 로우레벨일대 데이터(QO)를 데이터 버스를 통해서 외부 패드로 보내게 된다.
라이트 동작시에는 상기 외부로부터의 라이트 인에이블 신호(/WE)가 로우 레벨이 되면 상기 제1라이트 인에이블 신호(WE1)가 하이레벨이 되어 센스 앰프 로직부(60)의 동작이 정지되고, 제2라이트 인에이블 신호(WE2)가 하이 레벨로 되어 출력 버퍼부(50)도 동작이 정지된다.
그렇지만, 상기 제2라이트 인에이블 신호(WE2)를 입력받는 라이트 구동부(90)는 상기 제2라이트 인에이블 신호(WE2)가 로우 레벨일 때 구동되어 동작하므로, 라이트 데이터신호(WD)를 발생하여, X,Y디코더부에 의해 선택된 어드레스의 메모리 셀(10)에 라이트하게 된다.
제3도의 타이밍도에 도시된 바와 같이, 어드레스 신호(ADD)나, 칩 선택 신호들은 필요한 데이터를 출력하기 위해서 내부적으로 정해진 타이밍을 지켜야만 한다. 특히, 이들 어드레스 신호(ADD)나 칩 선택 신호(CS)들은 데이터의 출력 버퍼부에 직접 연결되어 있어, 정해진 타이밍을 지키지 않으면 안된다.
그러나, 공급 전원 전압이 정상 상태를 벗어나면 즉, 과전압이 인가되면 데이터를 출력하기위한 타이밍이 갑자기 변화되어 정해진 타이밍을 지킬 수가 없게 된다.
대개는 이 공급 전원 전압은 5V전원에서 동작시키는 것이 일반적이지만, 실제로 공급 전원 전압을 5V로 유지한다는 것은 대단히 어려운 것이므로, 대략 5V+10%정도의 전압 범위를 유지하도록 허용되고는 있으나, 여러 가지 요인으로 인해 기준 전압 5V+10%(대략 7V)이상의 전원이 인가될 때가 발생하게 된다.
그러나, 이와 같이 과전압이 인가되면, 정상적인 타이밍을 준수하기가 불가능하게 될뿐더러, 칩 동작이 고압에서 이루어져 칩 내부의 온도 상승에 의해 메탈라인등의 접속이 높아 끊어지게 된다.
그리고 칩의 로직을 구성하는 MOS들의 게이트옥사이드가 고압에서 고속으로 동작되어 절연이 파괴되므로, 로직 회로가 동작하지 않게 되는 문제점이 발생한다.
또한, 고압 고속에서 노이즈의 다량 발생에 기인하여 RAM 내부의 메모리 셀에 저장되어 있는 데이터를 유실하기도 하고, 칩의 온도 상승이 보드의 온도 상승을 가져오게 되어 보드에 접속된 다른 소자(저항, 커패시터, TTL로직등)에 영향을 주어 인접 소자의 파괴를 유발시킨다는 문제점이 있었다.
본 발명은 상기와 같은 종래의 제반 문제점을 해결하기 위해 안출된 것으로서, 공급 전원 전압의 증가를 감지하여 이를 칩에 피드백시켜 칩의 동작을 끊어주어 스탠드 바이(stand-by)상태를 유지하도록 하므로써, 정상전압하에서만 칩이 동작하도록 하는 과전압 보호 회로를 갖는 메모리 소자를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명의 과전압 보호 회로를 갖는 메모리 소자는 외부에서 인가되는 어드레스 신호(ADD)를 디코딩하여 메모리 셀(100)내의 다수의 블록 중 해당 블록을 선택하기 위한 신호(BLKi,Xsel,Ysel)를 생성 출력하는 수단(30); 외부에서 인가되는 라이트 인에이블을 입력받아 라이트(Write)상태 및 리드(Read)상태중 어느 하나를 인에이블시키기위해 제1라이트 인에이블 신호(WE1) 및 제2라이트 인에이블 신호(WE2)를 각각 출력하는 수단 라이트 제어 수단(20); 상기 디코딩된 블록 선택 신호(BLKi) 및 인가되는 칩 선택 신호(CS1)에 따라 블록 선택 제어 신호(BCS, BCY, BCX)를 출력하는 블록 로직 제어 수단(40)을 구비하고 있는 메모리 소자에 있어서, 공급 전원이 정상 전압이상으로 증가되는 것을감지하여 전원 전압 신호 Vref를 출력하는 과전압 감지 수단(120); 외부로부터 상기 메모리 소자 자신을 구동시키기 위해 인가되는 칩 선택 신호(/CS)와, 상기 과전압 감지 수단(120)으로부터 출력되는 전원 전압 신호(Vref)를 입력받아, 과전압이 인가된 상태에서 외부로부터 상기 메모리 소자 자신이 선택되면, 칩의 기동을 차단시켜 스탠드 바이 상태를 유지하도록 제어하는 과전압 제어 수단(110)을 포함하는 것을 과전압 보호 회로(A)를 더 구비한 것을 특징으로 한다.
본 발명의 상기 및 그 밖의 목적과 여러 가지 이점은 이 기술 분야에서 숙련된 사람들에 의해 첨부된 도면을 참조하여 하기에 기술되는 본 발명의 바람직한 실시예로부터 더욱 명확하게 될 것이다.
이하, 첨부된 제4도 내지 제6도의 도면을 참조하여 본 발명의 바람직한 실시예에 대하여 상세하게 설명한다.
제4도는 본 발명의 바람직한 실시예에 따른 과전압 보호 회로를 갖는 메모리 소자(RAM)의 블록도이고, 제5도는 상기 제4도의 과전압 보호 회로(A)의 일실시예 구성을 나타낸 회로도이다.
여기에서는 중복 설명을 피하기 위해 종래의 기술과 동일한 부분 즉, 라이트 제어 로직부(20), 어드레스 버퍼 및 디코더부(30), 블록제어 로직부(40), 출력버퍼부(50), 센스 앰프 로직부(60), Y디코더부(70), X디코더부(80), 라이트 구동부(90) 및 메모리 셀(100)의 설명은 전술한 제1도에서의 설명으로 갈음하고, 그와 상이한 부분, 즉 칩에 인가되는 과전압을 보호하기 위해 부가된 과전압 제어부(110)와 과전압 감지부(120)로 이루어진 과전압 보호 회로(A) 중심으로 보다 구체적으로 설명 하도록 하겠다.
통상 디지털 IC 내부 회로는 다수의 트랜지스터로 이루어져 있다. 이들 소자는 대개 DC 5V에서 동작하지만, 실제로는 허용 오차를 고려해서 TTL IC 패밀리 경우는 5V+5% DC전원으로 동작시키는 것이 규격화되어 있으며, 일반적으로 MOS IC 패밀리의 경우는 공급 전원 전압에 TTL IC 패밀리 보다 유연성이 있다.
본 발명에서는 도면에 도시된 바와 같이 과전압 보호 회로(A)를 기존의 메로리 소자에 부가하여 구성시키는바, 이를 제4도 및 제5도를 참조하여 설명하면 본 발명에 의한 과전압 보호 회로(A)는 과전압 제어부(110)와 과전압 감지부(120)을 구비하고 있다. 과전압 제어부(110)는 상기 외부로 부터의 칩선택 신호(/CS)와 전원 전압 감지 신호(Vref)를 부정 논리합(NOR)하는 NOR게이트(111)와, 상기 NOR 게이트 출력단에 병렬 연결되어 비반전 출력단(112,113) 및 반전출력단을 형성하는 다수의 인버터로 이루어진다.
상기 과전압 제어부(110)는 상기 두 입력 신호를 부정 논리합(NOR)한 후, 그 값에 대한 비반전 신호(CS1) 및 반전 신호(/CS1)를 각각 라이트 제어 로직부(20), 어드레스 버퍼 및 디코딩부(30),
블록 제어 로직부(40)로 출력한다.
과전압 감지부(12)는 전원단에 연결된 제1PMOS트랜지스터(121)와, 그에 직렬 연결된 제2,제3의 PMOS트랜지스터(112,113) 및 NMOS트랜지스터(124)의 접속점에 연결된 인버터(125,126)로 이루어져 있다.
상기, 과전압 감지부(12)구성을 좀 더 상세히 설명하면, 상기 제1PMOS 트랜지스터의 드레인 단자는 Vdd 전원에 접속되고, 다른 한쪽 소오스 단자는 제2 PMOS 트랜지스터의 드레인에 직렬 접속되고, 상기 제1PMOS 트랜지스터(121)의 게이트 단자는 자신의 드레인 단자 및 상기 제2PMOS 트랜지스터(122)의 소오스 단자의 접속점에 연결되고, 제3 PMOS 트랜지스터(123)의 다른 한쪽 소오스 단자는 NMOS 트랜지스터(124)의 게이트 단자에 접속됨과 동시에, 자신의 소오스와 상기 NMOS 트랜지스터의 소오스와의 접속점에도 연결되고, 상기 NMOS 트랜지스터(124)의 드레인 단자는 접지되며, 상기 제3 PMOS 트랜지스터의 소오스와 NMOS 트랜지스터의 소오스와의 접속점에는 직력 연결된 2개의 인버터(125,126)가 연결되고, 상기 두 인버터(125,126)를 통하여 전원 전압 신호(Vref)가 인가되도록 구성되어 있다.
과전압 감지부(120)는 MOS 트랜지스터를 직렬로 연결하므로써, 공급 전원 전압이 높아질수록 상기 MOS 트랜지스터 배열에 비례적으로 MOS 트랜지스터 전압값이 높아지도록하여 과전압이 인가될 때에 상기 전원 전압 신호(Vref)가 H레벨이 되어 과전압임이 감지되고, 상기 과전압 제어부(110)로 상기 전원 전압 신호(Vref)가 피드백 되도록 한다. 그러면, 상기 과전압 제어부(110)내에서는 NOR 게이트(111)단자에 입력되는 외부로부터의 칩 선택 신호(/CS)가 L레벨에서 H레벨로 되면서 칩이 오프 상태가 되도록 칩 선택 신호(CS1)를 H레벨에서 L레벨로 전환시킨다.
그리고, 상기 과전압 제어부(110)로부터 출력되는 칩 선택 신호는 인버터(112, 113)를 통해서 비반전 칩 선택 신호(CS1)가 후단의 어드레스 버퍼 및 디코딩부(30)에 인가되고, 반전출력단의 인버터(114)를 통해서는 반전 칩 선택 신호(/CS)가 블록 제어 로직부(40)로 각각 인가되므로, 센스 앰프 로직부(60), X,Y 디코더부(80,70)의 출력(X)(Y)(SO)들을 오프시키고, 따라서 메모리 셀(100)로부터 출력되는 데이터 신호(RD)도 오프된다.
이와 같이 동작하므로서 제6도에 나타내어진 바와 같이 출력 버퍼부(50)의 출력(QO)이 일정 기간 동안 오프 타임을 유지하면서 칩 내부는 스탠드 바이 상태를 유지하게 되는 것이다.
상술한 바와 같이, 이 구성 및 동작되는 본 발명의 과전압 보호 회로는 메모리 소자등에 적용되어 과전압이 인가되면 이를 감지하여 오프 상태로 만들어 동작을 정지시킴으로서, 불필요한 전류 소모를 줄이고, 칩 내부의 온도 상승을 막을 뿐만 아니라, 고속에서의 게이트 옥사이드에 대한 차지(charge), 디스차지(discharge) 동작을 없애서 그의 파괴를 방지할 수가 있다.
또한, 과전압 보호 회로와 같은 간단한 회로를 부가 설치함으로서 과전압에서 발생하는 온도 상승으로 인한 주변소자등의 파괴를 막아줌으로서 과전압으로부터 칩을 보호할 수가 있다.
또한, 과전압에 의한 폐해를 방지하기 위해 종래에 사용되었던 정전압 발생기, 전압 레귤레이터 대신에 간단한 구성의 고전압 보호화를 부가하여 원활히 사용할 수 있도록하므로써, 보드 제작시 제작 원가를 절감시킬 수 있는 효과를 갖는다.
그리고, 본 발명의 실시예에서는 과전압 보호 회로를 RAM에 적용시켜 설명했지만, ROM과 모든 I.C(Integrated Circuit)등에 응용이 가능하며, 본 발명은 상기 실시예에만 관련지어 구체적으로 설명했지만, 본 발명은 상기 실시예에 한정되는 것은 아니고 그 요지를 이탈하지 않는 범위에서 여러 가지로 변경 가능한 것은 물론이다.

Claims (6)

  1. 외부에서 인가되는 어드레스 신호를 디코딩하여 메모리 셀 내의 다수의 블록 중 해당 블록을 선택하기 위한 신호를 생성 출력하는 수단; 외부에서 인가되는 라이트 인에이블을 입력받아 라이트(Write)상태 및 리드(Read)상태중 어느 하나를 인에이블시키기 위해 제1라이트 인에이블 신호 및 제2라이트 인에이블 신호를 각각 출력하는 수단 라이트 제어 수단; 상기 디코딩된 블록 선택 신호 및 인가되는 칩 선택 신호에 따라 블록 선택 제어 신호를 출력하는 블록 로직 제어 수단을 구비하고 있는 메모리 소자에 있어서, 공급 전원이 정상 전압 이상으로 증가되는 것을 감지하여 전원 전압 신호 Vref를 출력하는 과전압 감지 수단; 외부로부터 상기 메모리 소자 자신을 구동시키기 위해 인가되는 칩선택 신호와, 상기 과전압 감지 수단으로부터 출력되는 전원 전압 신호를 입력받아, 과전압이 인가된 상태에서 외부로부터 상기 메모리 소자 자신이 선택되면, 칩의 기동을 차단시켜 스탠드 바이 상태를 유지하도록 제어하는 과전압 제어 수단을 포함하는 것을 과전압 보호 회로를 더 구비한 것을 특징으로 하는 메모리 소자.
  2. 제1항에 있어서, 상기 과전압 감지 수단으로부터 출력되는 전원 전압 신호는 과전압이면 하이레벨로, 정상 전압이면 로우레벨로 상기 과전압 제어 수단에 인가되는 것을 특징으로 하는 과전압 보호 회로를 갖는 메모리 소자.
  3. 제1항에 있어서, 상기 과전압 제어 수단은 상기 전원 전압 신호와, 상기 외부로부터의 칩 선택 신호를 입력으로 하여 이 두 신호를 논리 조합하는 부정 논리합(NOR)수단; 상기 부정 논리합 수단의 논리 조합 결과를 비반전 상태로 출력하기 위한 수단; 상기 부정 논리합 수단의 논리 조합 결과를 반전시킨 상태로 출력하기 위한 수단을 포함하는 것을 특징으로 하는 과전압 보호 회로를 갖는 메모리 소자.
  4. 제1항에 있어서, 상기 과전압 감지 수단은 다수의 MOS 트랜지스터를 직렬로 연결하여 공급 전원 전압이 높을수록 비례적으로 해당 MOS 트랜지스터의 출력전압값이 높아지도록 구성한 것을 특징으로 하는 과전압 보호 회로를 갖는 메모리 소자.
  5. 제4항에 있어서, 상기 과전압 감지 수단은 드레인이 전원단에 접속되고, 게이트는 자신의 소오스에 연결되는 제1 PMOS 트랜지스터; 상기 제1 PMOS 트랜지스터의 소오스에 드레인이 연결되고, 게이트는 자신의 소오스에 연결된 제2 PSMOS 트랜지스터; 상기 제2 PMOS 트랜지스터의 소오스에 드레인이 연결되고, 게이트는 자신의 소오스에 연결된 제3 PSMOS 트랜지스터; 드레인은 접지되고, 게이트는 자신의 소오스와 연결되고, 상기 소오스는 접속된 NMOS 트랜지스터 소오스와 상기 NMOS 트랜지스터 소오스의 접속점을 전원 전압 신호 출력단으로 하는 것을 특징으로 하는 과전압 보호 회로를 갖는 메모리 소자.
  6. 제5항에 있어서, 상기 과전압 감지 수단은 상기 제3 PMOS 트랜지스터 및 NMOS 트랜지스터간의 소오스 접속점에 입력단이 접속된 제1 인버터; 상기 제1 인버터 출력단에 직렬 연결된 제2 인버터를 더 포함하는 것을 특징으로 하는 과전압 보호 회로를 갖는 메모리 소자.
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