JP4443583B2 - 集積回路におけるパワー消費量を低減する方法および回路 - Google Patents

Description

本発明はチップイネーブル機能を有する集積回路に関する。より詳細には、本発明は内部パワーダウン動作を遅延することによりメモリデバイスの性能を改善する装置および方法に関する。

パワーダウン動作を遅延する分野における従来技術として、コンピュータのハードディスクドライブを駆動するための回路がある。かかるディスクドライブ回路に関連する問題の１つにディスクプラターの回転をいつ停止またはパワーダウンするかを決定する問題がある。ディスクプラターの回転を停止する期間中にセーブされるパワーと、ディスクを停止し、次に再スタートする場合に過大となるパワー消費量との間で妥協を行わなければならない。

集積回路に使用される自動パワーダウン回路を設計する際にも同様な問題が生じる。ディスクプラッターをスタートさせたり停止する際のパワー消費量の代わりに、短時間のディスエーブルサイクル中の集積回路内の過渡電圧および電流によってパワーが消費される。

メモリおよびその他の集積回路デバイスで実施されている標準的な制御機能として、チップイネーブル機能がある。この制御機能は出力ドライバーを高インピーダンス状態とし、直流電流パスをディスエーブルし、パワーの消費量を低減するのに用いられる。この機能では一般に、読み出しパスがディスエーブル（パワーダウン）され、この場合、入力バッファ、センスアンプおよび出力ステージのようなブロックがディスエーブルされる。これら回路ブロックはディスエーブル状態の間、固定された状態（通常、すべて０またはすべて１の状態）へのデフォルトを出力する。チップイネーブル信号によりデバイスが再びイネーブル状態とされると、これまでディスエーブルされていたブロックの状態はデフォルト状態から附勢状態にされる。ディスエーブルサイクルすなわちパワーダウンサイクル前のデバイス状態に関して変化がない場合でも、デバイスが附勢状態に戻ることにより過渡電流の消費（パワー消費）が生じる。

低周波動作（ディスエーブルサイクルの間のインターバルが長い場合）では、このチップイネーブル機能は電力消費量全体を低減するのに極めて有効である。しかしながら高周波動作（ディスエーブルサイクル間のインターバルが短い場合）では、過渡電流の消費量によってデバイスが必要とする総電力が増加してしまう。また、このような過渡電流は内部電力バスの電圧も低下させ、この電圧低下により性能を劣化させることとなる。

高周波ディスエーブルサイクルにおける過渡電流を防止し、更に直流電流パスをディスエーブルでき、よってパワーの消費量を低減できるチップイネーブル機能が望まれている。

本発明の方法は、高い周波数のディスエーブルサイクルにおける過渡電流を防止し、最小遅延時間後に直流電流パスをディスエーブルし、よってパワー消費量を低減するものである。本発明は最小時間よりも短いインターバルでチップディスエーブル時間が生じる場合に直流パスのディスエーブル化を防止するように働く遅延回路を含む。この結果、過渡電流によって生じる内部パワーバス上の好ましくない電圧低下の回数が少なくなる。本発明では最小時間前に生じる外部チップディスエーブルパルスを検出し、よってこれらパルスが内部直流パスをパワーダウンすることを防止している。同時に、チップディスエーブル信号の出力ドライバの高インピーダンス機能が維持される。

図１は、チップイネーブル機能を組み込んだ従来のメモリデバイスのブロック図を示す。入力信号Ａはアドレスバッファ４へ入力される外部アドレス信号である。図１では、かかる数個のアドレスバッファ４のうちの１つしか示されていない。入力信号Ｃはチップイネーブルバッファ２へ入力されるチップイネーブル信号であり、入力信号Ｂは出力ディスエーブルバッファ６へ入力される出力ディスエーブル信号である。行デコーダ８（Ｘデコーダ８）および列デコーダ１２（Ｙデコーダ１２）はアドレスバッファ４からアドレス入力信号を受け、ＸｘＹメモリアレイ１８からのデコードロケーションを選択する。センスアンプ１４はＹデコーダ１２によりデコードされたメモリアレイの状態を検出する。このセンスアンプ１４はチップイネーブルバッファ２からの出力信号ＤＩによってパワーダウンされる。出力ドライバ１６はセンスアンプ１４からの入力信号を受け、チップ出力バスターミナルＯをドライブする。出力ドライバ１６は出力ディスエーブルバッファ６からの出力ディスエーブル信号ＯＤＳも受ける。

図１では、アドレスバッファ４、出力ディスエーブルバッファ６、センスアンプ１４および出力ドライバ１６に対する電源Ｖ_CCの配線が示されている。本明細書で使用する「イネーブル」なる用語は、これまで述べたブロック図の回路の各々の特定の機能を実行する際に使用するために電源Ｖ_CCから電流を流すことができるようにすることを意味する。また本発明で使用する「ディスエーブル」なる用語は、上記ブロック図の回路を作動させるための電源Ｖ_CCから電流を流さないようにすることを意味すると定義する。Ｘデコーダ８およびＹデコーダ１２のための電源Ｖ_CCの配線は示されていないが、イネーブル／ディスエーブル入力に沿って、かかる配線があり得る。

デバイスがアクティブ状態の時、アドレスバッファ４、出力ディスエーブルバッファ６および出力ドライバ１６はイネーブル状態となっている。Ｘデコーダ８およびＹデコーダ１２がアドレスバッファ４からのアドレス入力を受けるとＸデコーダ８およびＹデコーダ１２はメモリアレイ１０からのメモリロケーションを選択し、センスアンプ１４によって各ロケーションが検出される。次に、センスアンプ１４の出力は出力ドライバ１６によりチップ出力バスターミナルＯに対してドライブされる。

チップがディスエーブルされるとチップイネーブルバッファ２はアドレスバッファ４、出力ディスエーブルバッファ６およびセンスアンプ１４をパワーダウンする。出力ディスエーブルバッファ６がパワーダウンされると、これにより出力ドライバ１６のバスターミナルＯの出力端は高インピーダンス状態となる。パワーダウンされたすべての回路ブロックは固定された状態（論理的に高いか、低い）にデフォルトする。これによりＸデコーダ８およびＹデコーダ１２はメモリアレイ１８内のデフォルトロケーションを選択する。

チップが再びイネーブルされるとチップイネーブルバッファ２の出力はアドレスバッファ４、出力ディスエーブルバッファ６およびセンスアンプ１４をパワーアップする。アドレスバッファ４およびその他からの内部アドレスは、デフォルト状態からそれらの入力信号Ａによって決定された状態にドライブされる。Ｘデコーダ８およびＹデコーダ１２はメモリアレイ１０内のアドレス指定されたロケーションを選択する。センスアンプ１４はアドレス指定されたメモリロケーションの状態を検出する。出力ドライバ１６はセンスアンプ１４からデバイス出力バスターミナルＯへデータを移す。

図３は、ディスエーブル時間が短くなっている従来のメモリデバイスの波形図である。アドレス波形図は、図１における入力信号Ａに対応する。チップディスエーブル波形は図１における入力信号Ｃに対応し、内部アドレス波形は図１のアドレスバッファ４の出力信号に対応する。図３において、チップディスエーブル信号は８０ナノ秒の後にアクティブとなる。チップは再びイネーブル状態となる前に２０ナノ秒の間ディスエーブル状態に留まる。チップがディスエーブル状態となっている間でアドレス入力波形内に１つの過渡現象が生じる。内部アドレス波形には２つの過渡現象がある。第１の過渡現象はチップディスエーブル信号が高レベルとなった時に生じ、第２の内部アドレス過渡現象はチップディスエーブル信号が低レベルとなった時に生じる。図３における波形で、時間平均された直流電流は１５ミリアンペアとなる。これら２つの過渡現象により各々１５ミリアンペアの時間平均された交流電流が生じる。１００ナノ秒のサイクル中の総電流消費量は直流電流成分と交流電流成分の合計である。本例では時間平均された総電流消費量は４５ミリアンペア（１５＋１５＋１５）となっている。

内部パワーバスにおける電圧低下量はデバイスの電流消費量に比例する。１つの短時間のチップディスエーブルパルスは２つの内部アドレスの変化を生じさせる。これによりデバイスの交流電流消費量およびこれに関連するパワーバスにおける電圧低下は２倍となる。

図２は、改良されたチップイネーブル機能を組み込んだメモリデバイスのブロック図を示す。図２におけるすべてのブロックは次の例外を除き図１の従来の回路のブロックに対応する。すなわちチップイネーブルバッファ２の出力とアドレスバッファ４等のディスエーブル入力Ｄ１２およびセンスアンプ１４との間に遅延ステージ１８が挿入されている点で異なっている。この遅延ステージ１８は最小時間よりも短いディスエーブル時間を無視するようになっている。最小時間ではアドレスバッファ４およびセンスアンプ１４はアクティブ状態のままであり、Ｘデコーダ８およびＹデコーダ１２により決定された選択されたメモリアレイ１８のロケーションはアドレス入力Ａに従う。出力ディスエーブルバッファ６は図１と同じように出力ドライバ１６の高インピーダンス制御を維持するように接続されている。

図４は、短いディスエーブル時間を無視する改良されたメモリデバイスの波形図を示す。図３と同じように、チップディスエーブル波形は図２の入力信号Ｃに対応し、内部アドレス波形は図２のアドレスバッファ４の出力に対応する。図４では、デセレクト時間が最小時間よりも短くなっているので８０ナノ秒の後にチップディスエーブル信号がアクティブとはならない。アドレス入力に対して生じる１つの過渡現象はＸデコーダ８、メモリアレイ１０、Ｙデコーダ１２およびセンスアンプ１４を通って伝搬する。内部アドレス波形では外部アドレス入力信号Ａの後の１回の過渡現象しかない。図４の波形において時間平均された直流電流は全サイクル中１８. ７５ミリアンペアである。１回のアドレス変化の結果、１５ミリアンペアの時間平均された交流電流が生じる。１００ナノ秒の間の総電流消費量は直流電流成分と交流電流成分との合計である。よって、時間平均された総電流消費量は３３. ７５ミリアンペア（１８. ７５＋１５）となる。この値は従来の時間平均された電流消費量に対して２５％少なくなっている。より低い作動周波数（デセレクト時間が最小時間を越えている場合）では、チップディスエーブル信号はアドレスバッファ４、その他、およびセンスアンプ１４へ伝えられる。

図５は、図２の回路で使用するための遅延機能ブロック１８の略回路図を示す。入力信号２００はインバータ１０２の入力端へ入力される。インバータ１０２の出力２０４は第１遅延ステージ１０４の入力に接続しており、第１遅延ステージ１０４の入力２０４はＰチャンネルＭＯＳトランジスタ１２２およびＮチャンネルＭＯＳトランジスタ１２４の制御ゲートに接続しており、ＰチャンネルＭＯＳトランジスタ１２２の第１ソース／ドレイン拡散部は１０Ｋオームの抵抗器１２０の第１ターミナルに接続されており、この１０Ｋオームの抵抗器１２０の第２ターミナルは電源Ｖ_CCの＋ターミナルに接続している。ＰチャンネルＭＯＳトランジスタ１２２の第２ソース／ドレイン拡散部は信号ノード２０８およびＮチャンネルＭＯＳトランジスタ１２４の第１ソース／ドレイン拡散部に接続している。ＮチャンネルＭＯＳトランジスタ１２４の第２ソース／ドレイン拡散部は回路のアース接続部Ｖ_SSに接続している。信号２０８はＭＯＳコンデンサ１２６の第１ターミナル２０８およびインバータ１２８の入力に接続している。インバータ１２８の出力は第１ステージ１０４の出力ターミナル２１０に接続している。ＭＯＳコンデンサ１２６の第２端子２１２はインバータ１３０の出力に出力される。インバータ１３０の入力は第１ステージ１０４の出力ターミナル２１０に接続されている。第２遅延ステージ１０６は第１ステージ１０４内の部品と同一部品から成る。第２遅延ステージ１０６の入力は第１遅延ステージ１０４の出力２１０およびインバータ１２８の入力に接続されている。このインバータ１０８の出力は信号２１６およびＮＡＮＤゲート１１０の第１入力に接続されている。ＮＡＮＤゲート１１０の第２入力には入力信号２００が加えられる。ＮＡＮＤゲート１１０の出力は信号２１８およびインバータ１１２の入力に接続されている。インバータ１１２の出力は機能ブロック１８の出力２０２を構成する。

図５の信号２００はチップディスエーブル入力信号に対応する。このチップディスエーブル信号２００の立ち上がりエッジはインバータ１０２、第１遅延ステージ１０４、第２遅延ステージ１０６およびインバータ１０８により遅延される。ＮＡＮＤゲート１１０とインバータ１１２とは、入力信号２００とその遅延された反対側の信号２１６とのＡＮＤ論理演算を実行する。入力信号２００が遅延された信号２１６よりも長く高レベルとなっている場合、出力信号２０２は高レベルにドライブされる。遅延信号２１６が高レベルとなる前に入力信号２００が低レベルに変化する場合、出力信号２０２は低レベルに留まる。遅延機能ブロック１８は第１遅延ステージ１０４および第２遅延ステージ１０６によって決定される最小遅延時間よりも短いアクティブハイなディスエーブルパルスが出力信号２０２として伝わることを防止する。

図６は遅延機能ブロック１８の波形図を示す。入力信号２００に対する２つのディスエーブルパルスが示されている。第１パルスの幅はインバータ１０２、第１遅延ステージ１０４、第２遅延ステージ１０６およびインバータ１０８によって決まる最小立ち上がりエッジ遅延時間よりも長くなっている。この結果得られる出力パルス２０２は入力パルス２００よりも短くなっている。信号２００の降下エッジはＮＡＮＤゲート１１０およびインバータ１１２によって決まる出力２０２に対する最小遅延時間しか有しない。第２パルス幅がインバータ１０２、第１遅延ステージ１０４、第２遅延ステージ１０６およびインバータ１０８によって決定される最小立ち上がりエッジの遅延時間よりも短い。信号２１６は信号２００の第２パルスの時間の間、低レベルに留まり、この信号により出力信号２０２は低レベルに留まる。

以上で、図示した実施例に基づき、本発明について説明したが、この説明は限定的なものでないと介すべきである。この説明を参照すれば、当業者には図示した実施例の種々の変形例のみならず、本発明の他の実施例も明らかとなろう。特許請求の範囲は本発明の範囲内に入るかかる変形例、すなわち実施例のいずれもカバーするものである。

以上の説明に関して更に以下の項を開示する。
（１）最小時間前に生じる外部チップディスエーブルパルスを検出し、
集積回路の選択された内部直流パスを前記チップディスエーブルパルスがパワーダウンすることを防止し、
同時にチップディスエーブル信号の出力ドライバの高インピーダンス機能を保つことを備えた、短いチップディスエーブル時間によって生じる集積回路のパワーバス上の電圧低下を低減する方法。
（２）少なくとも１つのアドレスバッファ、センスアンプおよび出力ドライバを有し、前記各アドレスバッファ、センスアンプおよび出力ドライバがディスエーブル入力を有し、チップディスエーブル信号および出力ディスエーブル信号を含む集積回路におけるパワー消費量を低減するための方法であって、
前記アドレスバッファおよび前記センスアンプの前記ディスエーブル入力への前記ディスエーブル信号の送信を遅延し、前記出力ドライバの前記ディスエーブル入力への前記出力ディスエーブル信号の送信を遅延しないことを含む、集積回路におけるパワー消費量を低減するための方法。
（３）前記出力ディスエーブル信号および前記チップディスエーブルを受け、前記出力ディスエーブル信号を前記出力ドライバに送信する出力ディスエーブルバッファを更に含む、前項２記載の方法。

（４）チップイネーブル信号入力および出力を有するチップイネーブルバッファと、
出力ディスエーブル信号入力、前記チップイネーブルバッファの前記出力に結合されたディスエーブル入力および出力を有する出力ディスエーブルバッファと、
アドレス入力およびディスエーブル入力を有する少なくとも１つのアドレスバッファと、
ディスエーブル入力およびデータ出力を有するセンスアンプと、
データ入力および前記センスアンプの前記データ出力に結合されたデータ入力を有する出力ドライバと、
出力および入力を有する遅延回路とを備え、前記遅延回路の前記入力が前記チップイネーブルバッファの前記出力に結合され、前記遅延回路の前記出力が前記アドレスバッファの前記ディスエーブル入力および前記センスアンプの前記ディスエーブル入力に結合されている、集積回路におけるパワー消費量を低減するための回路。
（５）前記遅延回路が、
前記チップイネーブルバッファの前記出力に結合された入力および出力を有する第１インバータと、
少なくとも１つの遅延ステージとを更に備え、
前記遅延ステージが、
各々が制御ゲートと第１および第２ソース／ドレイン拡散部を有し、各トランジスタの制御ゲートが前記第１インバータの前記出力に結合されたＰチャンネルおよびＮチャンネルトランジスタと、
第１および第２ターミナルを有し、前記ＰチャンネルＭＯＳトランジスタの第１ソース／ドレイン拡散部が前記第１ターミナルに結合され、第２ターミナルが電源に結合された抵抗器と、
前記Ｐチャンネルトランジスタの第２ソース／ドレイン拡散部、前記Ｎチャンネルトランジスタの第１ソース／ドレイン拡散部に結合され、前記Ｎチャンネルトランジスタの第２ソース／ドレイン拡散部が基準ターミナルに結合された信号ノードと、
前記信号ノードに結合された第１ターミナルおよび第２ターミナルを有するコンデンサと、
前記信号ノードに結合された入力および前記遅延ステージの前記出力に結合された出力を有する第２インバータと、
前記コンデンサの前記第２ターミナルに結合された入力および前記遅延ステージの前記出力に結合された第３インバータとを更に含む、前項４記載の回路。

（６）本発明の方法は、高い周波数のディスエーブルサイクルにおける過渡電流を防止し、最小遅延時間後に直流電流パスをディスエーブルし、よってパワー消費量を低減するものである。本発明は最小時間よりも短いインターバルでチップディスエーブル時間が生じる場合に直流パスのディスエーブル化を防止するように働く遅延回路を含む。この結果、過渡電流によって生じる内部パワーバス上の好ましくない電圧低下の回数が少なくなる。本発明では最小時間前に生じる外部チップディスエーブルパルスを検出し、よってこれらパルスが内部直流パスをパワーダウンすることを防止している。同時に、チップディスエーブル信号の出力ドライバの高インピーダンス機能が維持される。

チップイネーブル機能を組み込んだ従来のメモリデバイスのブロック図である。 改良されたチップイネーブル機能を組み込んだメモリデバイスのブロック図である。 図１の従来のディスエーブル時間の短いメモリデバイスの作動を示す波形図である。 短いディスエーブル時間を無視する、図２の改良されたメモリデバイスの作動を示す波形図である。 図２のデバイスの遅延機能ブロックの改良略図である。 図５の遅延機能ブロックの作動を示す波形図である。

符号の説明

４ アドレスバッファ
６ 出力ディスエーブルバッファ
８ Ｘデコーダ
１０ メモリアレイ
１２ Ｙデコーダ
１４ センスアンプ
１６ 出力ドライバ
１８ 遅延ステージ
１０２ インバータ
１０４ 第１遅延ステージ
１０６ 第２遅延ステージ
１０８ インバータ
１１０ ＮＡＮＤ回路
１１２ インバータ

Claims (8)

1. ディセーブル信号と、
   前記ディセーブル信号を受け取り、ディセーブル・レベルからイネーブル・レベルに変化する前記ディセーブル信号のエッジの遅延時間よりも前記イネーブル・レベルから前記ディセーブル・レベルに変化する前記ディセーブル信号のエッジのほうが大きい遅延時間を有する遅延信号を生成する遅延ステージと、
   前記ディセーブル信号が第一の入力端子に入力され、前記遅延信号が第二の入力端子に入力され、前記第一の入力端子と前記第二の入力端子が前記ディセーブル・レベルである場合に前記ディセーブル・レベルを出力する組み合わせ論理回路と、
   を有する信号遅延回路。
2. 前記遅延ステージが、
   前記ディセーブル信号に結合された入力と、
   前記入力に結合された第一の入力信号と前記第一の入力信号を遅延した第一の出力信号を持つ第一の遅延ステージと、
   前記第一の出力信号に結合された第二の入力信号と前記第二の入力信号を遅延した第二の出力信号を持つ第二の遅延ステージと、
   前記第二の出力信号を前記遅延信号として出力する出力と、
   を有し、
   前記第一の入力信号が前記イネーブル・レベルに対応する第一のレベルから前記ディセーブル・レベルに対応する第二のレベルに変化する場合の遅延時間が、前記第一の入力信号が前記第二のレベルから前記第一のレベルに変化する場合の遅延時間よりも大きく、
   前記第二の入力信号が前記第一のレベルから前記第二のレベルに変化する場合の遅延時間が、前記第二の入力信号が前記第二のレベルから前記第一のレベルに変化する場合の遅延時間よりも大きい、
   請求項１に記載された信号遅延回路。
3. 前記第一および前記第二の遅延ステージは、それぞれインバータを有し、
   前記インバータが、
   電源線に第一の端子が結合された抵抗と、
   前記抵抗の第二の端子に結合された第一のソース／ドレイン端子と前記インバータの出力に結合された第二のソース／ドレイン端子を持つＰチャンネルトランジスタと、
   接地線に結合された第一のソース／ドレイン端子と前記インバータの前記出力に結合された第二のソース／ドレイン端子を持つＮチャンネルトランジスタと、
   を有する請求項２に記載された信号遅延回路。
4. 前記第一および前記第二の遅延ステージが、前記インバータの前記出力に結合されたキャパシタをそれぞれ有する、請求項３に記載された信号遅延回路。
5. ディセーブル信号と、前記ディセーブル信号を受け取り、ディセーブル・レベルからイネーブル・レベルに変化する前記ディセーブル信号のエッジの遅延時間よりも前記イネーブル・レベルから前記ディセーブル・レベルに変化する前記ディセーブル信号のエッジのほうが大きい遅延時間を有する遅延信号を生成する遅延ステージと、前記ディセーブル信号が第一の入力端子に入力され、前記遅延信号が第二の入力端子に入力され、前記第一の入力端子と前記第二の入力端子が前記ディセーブル・レベルである場合に前記ディセーブル・レベルを出力する組み合わせ論理回路と、を有する信号遅延回路と、
   前記信号遅延回路の出力に結合されたアドレスバッファと、
   を有する集積回路。
6. 前記遅延ステージが、
   前記ディセーブル信号に結合された入力と、
   前記入力に結合された第一の入力信号と前記第一の入力信号を遅延した第一の出力信号を持つ第一の遅延ステージと、
   前記第一の出力信号に結合された第二の入力信号と前記第二の入力信号を遅延した第二の出力信号を持つ第二の遅延ステージと、
   前記第二の出力信号を前記遅延信号として出力する出力と、
   を有し、
   前記第一の入力信号が前記イネーブル・レベルに対応する第一のレベルから前記ディセーブル・レベルに対応する第二のレベルに変化する場合の遅延時間が、前記第一の入力信号が前記第二のレベルから前記第一のレベルに変化する場合の遅延時間よりも大きく、
   前記第二の入力信号が前記第一のレベルから前記第二のレベルに変化する場合の遅延時間が、前記第二の入力信号が前記第二のレベルから前記第一のレベルに変化する場合の遅延時間よりも大きい、
   請求項５に記載された集積回路。
7. 前記第一および前記第二の遅延ステージは、それぞれインバータを有し、
   前記インバータが、
   電源線に第一の端子が結合された抵抗と、
   前記抵抗の第二の端子に結合された第一のソース／ドレイン端子と前記インバータの出力に結合された第二のソース／ドレイン端子を持つＰチャンネルトランジスタと、
   接地線に結合された第一のソース／ドレイン端子と前記インバータの前記出力に結合された第二のソース／ドレイン端子を持つＮチャンネルトランジスタと、
   を有する請求項６に記載された集積回路。
8. 前記第一および前記第二の遅延ステージが、前記インバータの前記出力に結合されたキャパシタをそれぞれ有する、請求項７に記載された集積回路。

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