KR960008138B1 - 출력버퍼회로 - Google Patents

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KR960008138B1
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박종훈
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금성일렉트론 주식회사
문정환
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    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits

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Abstract

내용 없음.

Description

출력버퍼회로
제1도는 종래의 출력버퍼회로도이다.
제2도는 본 발명의 출력버퍼회로도이다.
제3도는 종래 및 본 발명의 동작 타이밍 비교도로서,
제3a도는 풀다운 트랜지스트의 게이터전압레벨 파형도이다.
제3b도는 출력데이터 파형도이다.
제3c도는 접지전압 파형도이다.
* 도면의 주요부분에 대한 부호의 설명
NOR1, NOR2: 노아게이트 NAND1, NAND2: 낸드게이트
I1~I7: 인버터 MN1: 풀다운트랜지스터
본 발명은 출력버퍼회로에 관한 것으로, 특히 바이트와이드 혹은 다비트 구성 메모리 구성 메모리 제품의 출력버퍼회로 동작시 풀업 및 풀다운트랜지스터의 게이트전압을 조절하여 데이터 출력시 발생하는 인가전압 및 접지단의 잡음을 줄여 엑세스 속도를 빠르게 하고 칩 내부 회로동작을 보호하도록 한 출력버퍼회로에 관한 것이다.
제1도는 종래의 출력버퍼회로도로서, 이에 도시된 바와같이 읽기 데이터단자(RD)를 노아게이트(NOR1)와 낸드게이트(NAND1)의 일측입력단자에 각기 접속하고, 출력인에이블단자(DE)를 상기 낸드게이트(NAND1)의 타측입력단자에 접속함과 동시에 인버터(I1)를 통해 상기 노아게이트(NOR1)의 타측입력단자에 접속하며, 상기 노아게이트(NOR1)와 상기 낸드게이트(NAND1)의 출력측을 인버터(I2)(I3)를 각기 통해 풀업트랜지스터(MP1)와 풀다운트랜지스터(MN1)의 공통 드레인에서 데이터출력(DQ)이 결정되도록 구성된다.
이와같이 구성된 종래의 출력버퍼회로는 읽기 싸이클 시간에는 출력인에블(OE)가 하이(H)상태가 되어 읽기 데이터신호(RD)상태에 따라서 데이터출력(DQ)의 상태가 결정된다.
즉, 읽기 데이터신호(RD)가 하이(H)이면 노아게이트(NOR1)의 입력은 하이(H), 로우(L)가 되어 그 노아게이트(NOR1)의 출력신호는 로우(L)가 되고, 이 로우(L)신호는 인버터(I2)를 통해 하이(H)신호로 반전되어 풀다운트랜지스터(MN1)의 게이트로 인가된다.
이에따라 상기 풀업트랜지스터(MP1)는 턴오프되고 상기 풀다운레지스터(MN1)는 턴온되므로 상기 풀업트랜지스터(MP1) 및 풀다운트랜지스터(MN1)의 공통 드레인에서 출력되는 데이터출력(DQ)은 그라운드 레벨(Vss)인 로우(L)상태가 된다.
반대로, 읽기데이터신호(RD)가 로우(L)인 경우 상기 노아게이트(NOR1)의 입력은 로우(L), 로우(L)가 되어 그 노아게이트(NOR1)의 출력은 하이(H)가 되므로 상기 인버터(I2)를 통해 상기 풀다운트랜지스터(MN1)의 게이트로 인가되는 신호상태는 로우(L)상태가 된다.
또한, 상기 낸드게이트(NAND1)의 입력은 로우(L), 하이(H)가 되어 그 낸드게이트(NAND1)의 출력신호는 하이(H)가 되므로 상기 인버터(I3)를 통해 상기 풀다운트랜지스터(MN1)의 게이트로 인가되는 신호상태는 로우(L)상태가 된다.
이에따라 상기 풀업트랜지스터(MP1)는 턴온되고 상기 풀다운트랜지스터(MN1)는 턴온프되어 상기 풀업트랜지스터(MP1)와 풀다운트랜지스터(MN1)의 공통 드레인에서 출력되는 데이터출력(DQ)은 전원전압레벨(Vcc)인 하이(H)상태가 된다.
한편, 쓰기 싸이클시간 혹은 대기(standby)상태에서는 출력인에이블신호(OE)가 로우(L)가 되어 읽기 데이터신호(RD)에 관계없이 노아게이트(NOR1)의 출력신호는 로우(L)가 되고, 낸드게이트(NAND1)의 출력 신호는 하이(H)가 되고, 이에따라 풀업트랜지스터(MP1)와 풀다운트랜지스터(MN1)를 모두 턴오프시키므로 데이터출력(DQ)은 하이임피던스(High Impedance)상태가 된다.
그러나, 상기와 같이 동작하는 종래 출력버퍼회로는 제3도의 제3a도와 같이 빠른 속도로 풀다운트랜지스터(MN1)를 구동시킬 경우 제3도의 제3c도에서 보는 바와같이 접지단의 전위가 상승하게 되고 출력이 링잉(ringing)되어 제3도에서 보는 바와같이 데이터출력이 늦어지며, 나아가 접지단의 잡음으로 칩 내부 회로의 오동작 발생원인을 제공하는 문제점이 있었다.
본 발명은 이러한 종래의 문제점을 해결하기 위하여, 풀업 및 풀다운트랜지스터의 게이트레벨을 지연부 및 트랜스미션게이트인 스위칭트랜지스터를 통해 조절하여 구동시킴으로써 접지단의 전위상승을 줄여 링잉(ringing)을 제거하고 데이터출력을 빠르게 하며, 인가전압 및 접지단위 잡음을 줄여 칩 내부회로의 오동작을 방지토록 하는 출력버퍼회로를 창안한 것이다.
제2도는 본 발명의 출력버퍼회로도로서, 이에 도시한 바와같이 읽기 데이터단자(RD)를 노아게이트(NOR1)와 낸드게이트(NAND1)의 일측입력단자에 각기 접속하고, 출력인에이블단자(OE)를 상기 낸드게이트(NAND1)의 타측입력단자에 접속하는 동시에 인버터(I1)를 통해 상기 노아게이트(NOR1)의 타측입력단자에 접속하며, 상기 노아게이트(NOR1)의 출력단을 인버퍼(I2)와 스위칭트랜지스터(T1)를 순차로 통해 풀업트랜지스터(MP1)의 게이트에 접속하며, 상기 낸드게이트(NAND1)의 출력단을 인버퍼(I2)와 스위칭트랜지스터(T2)를 순차로 통해 풀다운트랜지스터(MN1)의 게이트에 접속하고, 상기 인버터(I2)의 출력단을 노아게이트(NOR1)의 일측 입력단자에 접속함과 동시에 인버터(I4)(I5)를 통해 상기 노아게이트(NOR1)의 타측 입력단자에 접속하고, 상기 노아게이트(NOR1)의 출력단을 상기 스위칭트랜지스터(T1)의 비반전제어단자(g)에 접속하고, 상기 노아게이트(NOR1)의 출력단을 상기 스위칭트랜지스터(T1)의 비반전제어단자(g)에 접속하며, 상기 인버터(I3)의 출력단은 낸드게이트(NAND1)의 일측 입력단자에 접속함과 동시에 인버터(I6)(I7)을 통해 상기 낸드게이트(NAND1)의 타측 입력단자에 접속하여 상기 낸드게이트(NAND1)의 출력단을 상기 스위칭트랜지스터(T2)의 반전제어단자()에 접속하고, 전원단자(Vcc)와 접지단자(Vss)를 상기 스위칭트랜지스터(T2)(T1)의 비반전제어단자(g)와 반전제어단자()에 각각 접속하며, 상기 풀업트랜지스터(MP1)와 상기 풀다운트랜지스터(MN1)의 드레인을 공통접속하여 이 접속점에서 데이터출력(DQ)이 출력되도록 구성한다.
이와같이 구성한 본 발명의 작용, 효과를 첨부한 제3도를 참조하여 설명하면 다음과 같다.
읽기 싸이클시간에서는 출력인에이블신호(OE)가 하이(H)상태가 되어 읽기 데이터신호(RD)상태에 따라 데이터출력(DQ)의 상태를 결정하게 된다.
만약, 읽기 데이터신호(RD)가 하이(H)이면 노아게이트(NOR1)와 낸드게이트(NAND1)의 출력은 각각 로우(L)상태가 되고, 이 로우(L)신호는 인버터(I2)(I3)를 각기 통해 하이(H)신호로 반전되어 스위칭 트랜지스터(T1)(T2)의 입력측에 인가되어진다.
이때, 상기 인버터(I2)의 출력이 노아게이트(NOR2)의 일측입력단자에 직접 인가됨과 아울러 인버터(I4)(I5)를 차례로 통해 그 노아게이트(NOR2)의 타측입력단자에 인가되므로 상기 노아게이트(NOR2)의 출력은 로우(L)가 되어 스위칭트랜지스터(T1)의 비반전제어단자(g)에 인가되지만 접지전압(Vss)이 반전제어단자()에 인가되어 있어 상기 스위칭트랜지스터(T1)의 입력측에 인가되어 있던 하이(H)가 풀업트랜지스터(MP1)를 턴-오프시킨다.
한편, 상기 인버터(I3)의 출력은 낸드게이트(NAND2)의 일측입력단자에 직접 인가됨과 아울러 인버터(I6)(I7)를 차례로 통해 그 낸드게이트(NAND2)의 타측입력단자에 인가되므로, 상기 낸드게이트(NAND2)의 출력은 로우(L)가 되고, 이 로우(L)는 스위칭트랜지스터(T2)의 비반전제어단자()에 인가되어 그 스위칭트랜지스터(T2)의 입력측에 인가되어 있던 하이(H)가 풀다운트랜지스터(MN1)에 인가된다.
이때, 상기 스위칭트랜지스터(T2)의 비반전제어단자(g)에 전원전바(Vcc)이 인가되어 있으므로 초기에 상기 풀다운트랜지스터(MN1)의 입력측은 Vcc-tn(Vtn: 스위칭트랜지스터(T2)의 비반전제어단자(g)측문턱 전압)레벨로 되어 상기 풀다운트랜지스터(MN1)를 턴온시키다가 상기 낸드게이트(NAND2)의 로우(L)출력이 스위칭트랜지스터(T2)의 반전제어단자()에 인가되면 상기 풀다운트랜지스터(MN1)의 입력레벨은 Vcc가 되어 데이터출력(DQ)은 로우(L)상태가 된다.
반대로 읽기 데이터신호(RD)가 로우(L)이면, 노아게이트(NOR1)와 낸드게이트(NAND1)의 출력은 각각 하이(H)상태가 되고, 이 하이(H)신호는 인버터(I2)(I3)를 각기 통해 로우(L)로 반전되어 스위칭트랜지스터(T1)(T2)의 입력측에 인가된다.
이때, 상기 인버터(I3)의 출력이 직접, 그리고 인버터(I6)(I7)를 차례로 통해 낸드게이트(NAND2)에 인가되므로 상기 낸드게이트(NAND2)의 출력은 하이(H)가 되어 스위칭트랜지스터(T2)의 반전제어단자()에 인가되지만 비반전제어단자(g)에 인가되는 전원전압(Vcc)에 의해 상기 스위칭트랜지스터(T2)의 입력측에 인가되어 있던 로우(L)레벨이 풀다운트랜지스터(NM1)를 턴오프시킨다.
한편, 상기 인버터(I2)의 출력은 직접, 그리고 인버터(I2)(I3)를 차례로 통해 노아게이트(NOR2)에 인가되므로 상기 노아게이트(NOR2)의 출력은 하이(H)상태가 되고, 이 하이(H)레벨은 스위칭트랜지스터(T1)의 비반전제어단자(g)에 인가되어 그 스위칭트랜지스터(T1)의 입력측에 인가되어 있던 로우(L)레벨이 풀업트랜지스터(MP1)에 인가된다.
이때, 상기 스위칭트랜지스터(T1)의 반전제어단자()에 접지전압(Vcc)이 인가되어 있으므로 초기에 상기 풀업트랜지스터(MP1)를 턴온시키고 있다가 상기 노아게이트(NOR1)의 하이(H)출력이 스위칭트랜지스터(T1)의 비반전제어단자(g)에 인가되면 상기 풀업트랜지스터(MP1)의 입력레벨이 Vss가 되어 데이터출력(DQ)은 하이(H)상태가 된다.
따라서, 접지단위 전위상승을 줄여 출력의 링잉(ringing)이 사라지고, 제3도에서 보는 바와같이 속도가 빨라짐을 알 수 있고, 나아가 인가전압 및 접지단의 잡음이 줄어듬을 알 수 있다.
한편, 쓰기 싸이클시간 혹은 대기(standby)상태에서는 출력인에이블신호(OE)가 로우(L)가 되어, 읽기 데이터신호(RD)에 상관없이 노아게이트(NOR1)의 출력신호는 로우(L)가 되고 낸드게이트(NAND1)의 출력신호는 하이(H)가 되며, 이에따라 상기 풀업 및 풀다운트랜지스터(MP1)(MN1)가 모두 턴오프 되어 하이임피던스 상태로 된다.
상기에서 설명한 바와같이 본 발명은 풀업 및 풀다운트랜지스터의 게이트레벨을 조절하여 구동시킴으로써 접지단의 전위상승을 줄여 출력의 링잉(ringing)이 사라지고, 데이터출력이 빨라지며 인가전압 및 접지단의 잡음이 줄어들어 칩내부회로의 오동작을 방지할 수 있는 효과가 있다.

Claims (1)

  1. 읽기 데이터단자(RD)가 일측입력단자에 접속된 노아게이트(NOR1)의 타측입력단자에 출력인에이블단자(OE)가 인버터(I1)를 통해 접속되고, 상기 읽기데이터단자(RD)가 일측입력단자에 접속된 낸드게이트(NAND1)의 타측입력단자에 상기 출력인에이블단자(OE)가 접속되며, 상기 노아게이트(NOR1) 및 낸드게이트(NAND1)의 출력단이 인버터(I2),(I3)를 각기 통해 풀업, 풀다운트랜지스터(MP1)(MN1)의 게이트에 접속되어, 그의 드레인 공통접속점에서 데이터출력(DQ)이 출력되는 출력버퍼회로에 있어서, 상기 인버퍼(I2)의 출력단을 노아게이트(NOR2)의 일측 입력단자에 접속함과 아울러 인버터(I4),(I5)를 통해 그 노아게이트(NOR2)의 타측 입력단자에 접속하여, 그의 출력단을 반전제어단자가 접지에 접속된 스위칭트랜지스터(T1)의 비반전제어단자에 접속하고, 상기 인버터(I3)의 출력단은 낸드게이트(NAND2)의 일측 입력단자에 접속함과 아울러 인버터(I6)(I7)을 통해 그 낸드게이트(NAND2)의 타측 입력단자에 접속하여, 그의 출력단을 비반전제어단자가 전원단자에 접속된 스위칭트랜지스터(T2)의 반전제어단자에 접속하며, 상기 인버터(I2),(I3)의 출력단을 상기 스위칭 트랜지스터(T2)(T1)를 각기 통해 상기 풀업, 풀다운트랜지스터(MP1),(MN1)의 게이트에 접속하여 구성된 것을 특징으로 하는 출력 버퍼회로.
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