KR930006623B1 - 저잡음 데이터 출력버퍼 - Google Patents

Abstract

내용 없음.

Description

저잡음 데이터 출력버퍼

제1도는 종래의 회로도.

제2도는 본 발명에 따른 회로도.

본 발명은 반도체 메모리 장치에 있어서 데이터 출력 버퍼에 관한 것으로, 특히 최소의 잡음을 가지는 데이터 출력버퍼에 관한 것이다.

반도체 메모리장치의 집적도가 늘어나고 동작 속도가 고속화되어감에 따라, 신호 잡음 문제가 대두되고 있으며 이는 고집적 고속동작화가 진행될수록 크게 부각되는 문제점이 있다.

반도체 메모리 장치에서 잡음이 발생하는 원인들에는 여러가지가 있지만, 그 중에서도 가장 크게 작용하는 것이 메모리셀로 부터 독출된 데이터가 센스앰프를 통과하여 최종적으로 데이터 출력버퍼에서 칩외부로 나갈 때 이 데이터 출력버퍼에서 유기되는 잡음이다.

그 이유는 상기 데이터 출력버퍼에 내장되어 있는 출력단의 트랜지스터는 외부와 내부의 임피이던스 차이를 완충할 수 있는 정도로 비교적 큰 채널을 가지는 출력 트랜지스터이고, 고레벨에서 저레벨로, 저레벨에서 고레벨로 스윙을 하여야 하기 때문에 순간적으로 큰 전류가 흘러 과도한 소비 전류를 흘리게 된다.

제1도는 종래의 데이터 출력 버퍼의 회로도이다. 상기 종래의 데이터 출력버퍼는 센스앰프(도시되지 않음)로부터 출력되는 독출데이터(1)와 출력인에이블신호(2)를 입력하는 낸드게이트(3)와, 인버터(4)에 의해 노아게이트(5)의 출력에 게이트가 각각 접속되고 전원전압단과 접지 전압단 사이에 채널이 직접 연결된 피모오스 및 엔모오스 트랜지스터(6)(7)와, 상기 트랜지스터 사이의 노드(8)에 접속된 출력단(9)으로 구성되어 있다.

상기 낸드게이트(3) 및 노아게이트(5)는 상기 출력 인에이블신호(2)가 "하이"상태로 인에이블되어야만 구동되어 독출데이터(1)를 출력한다.

그래서 상기 출력인에이블신호(2)가 "하이"상태이고, 센스앰프로 부터 출력된 독출데이터(1)가 "하이"상태인 경우에는, 상기 낸드게이트(3)의 출력은 "로우" , 노아게이트(5)의 출력도 "로우"상태가 된다. 이는 피모오스 트랜지스터(6)만을 턴온시키므로 출력단(9)에는 상기 "하이"상태의 독출데이터(1)가 나타난다.

한편, 상기 독출데이터(1)가 "로우"상태인 경우에는, 상기 낸드 및 노아게이트(3)(5)의 출력은 모두 "하이"상태로 되고, 이는 엔모오스 트랜지스터(7)만을 턴온시키므로 출력단에는 상기 "로우"상태의 독출데이터가 나타난다.

그러나 이때, 상기 출력단(9)는 순간적으로 "하이"상태에서 "로우"상태로, 또는 "로우"상태에서 "하이"상태로 전위가 전환되기 때문에, 그 전환과정에서 전원전압단과 접지 전압단 사이에서 상기 큰 크기의 피모오스 및 엔모오스 트랜지스터(6)(7)를 통하여 피크 전류가 흐르고 그에 따른 임펄스성 잡음이 유발된다.

이러한 결과는 전원공급선에의 접음 유발은 물론 메모라장치의 독출 동작에 오류를 범하기 쉽도록 만들고, 전원전압이 높을수록 발생빈도가 높다.

따라서 본 발명의 목적은 반도체 메모리 장치의 데이터 출력버퍼에 있어서 출력단에서의 잡음을 억제할 수 있는 회로를 제공함에 있다.

상기 본 발명의 목적을 달성하기 위하여 본 발명은 전원전압단과 접지 전압단 사이에 채널이 직렬 연결된 구동용 피모오스 및 엔모오스 트랜지스터를 가지는데 데이터 출력버퍼에 있어서, 전원전압단과 상기 피모오스 트랜지스터 사이에 채널이 연결된 풀업 제어 트랜지스터와, 상기 엔모오스 트랜지스터와 접지 전압단 사이에 채널이 연결된 풀다운 제어 트랜지스터와, 상기 풀업제어 트랜지스터의 게이트에 출력이 접속되고 전원전압단과 접지 전압단 사이에 연결된 제1정전압 수단과, 상기 풀다운 트랜지스터의 게이트에 출력이 접속되고 전원전압단과 접지전압단 사이에 연결된 제2정전압수단을 구비하는 데이터 출력 버퍼임을 특징으로 한다.

이한 본 발명을 첨부된 도면을 참조하여 상세히 설명한다.

제2도는 본 발명에 따른 데이터 출력 버퍼의 회로도이다. 상기 제2도를 참조하면, 본 발명의 데이터 출력버퍼는 센스앰프(도시되지 않음)로부터 출력되는 독출데이터(1)와 출력 인에이블신호(2)를 입력하는 낸드게이트(3)와, 인버터(4)에 의해 반전된 상기 출력 인에이블신호(2)와 독출데이터를 입력하는 노아게이트(5)와, 상기 낸드게이트(3) 및 노아게이트(5)의 출력에 게이트가 각각 접속되고 전원전압단과 접지 전압단 사이에 채널이 직접 연결된 구동용 피모오스 및 엔모오스 트랜지스터(6)(7)와, 상기 트랜지스터 사이의 노드(8)에 접속된 출력단(9)으로 구성된 상기 제1도의 종래의 구성을 그대로 구비하고 있음을 알 수있다.

그리고 본 발명에서는 여기에 부가적으로 제2도에 도시된 바와같이, 전원전압단과 상기 구동용 피모오스 트랜지스터(6) 사이에 채널이 연결된 파형의 풀업 제어 트랜지스터(10)와, 상기 구동용 엔모오스 트랜지스터와 접지 전압단 사이에 채널이 엔결된 엔형의 풀다운 제어 트랜지스터(11)와, 전원전압단으로부터 직렬 연결되고 각각이 다이오드 접속된 세개의 제1, 제2 및 제3피모오스 트랜지스터들(102)(103)(104)과 상기 제3피오오스 트랜지스터(104)의 드레인 및 접지 전압단 사이에 연결된 풀다운 저항(105)과 상기 제3피오모스 트랜지스터(104) 및 풀다운저항(105) 사이에 위치하고 상기 풀업 제어 트랜지스터(10)의 게이트에 접속된 제1출력노드(101)로 구성된 제1정전압 수단(100)과, 전원전압단에 연결된 풀업저항(205)과 상기 풀업저항(205)에 연결되고 상기 풀다운 제어 트랜지스터(11)의 게이트에 접속된 제2출력노드(201)와 상기 제2출력노드(201) 및 접지 전압단 사이에 직렬 연결되고 각각이 다이오드 접속된 제1, 제2 및 제3엔모오스 트랜지스터(202)(203)(204)로 구성된 제2정전압(200)을 더 가지고 있다.

상기 구성에 의거하여 본 발명의 동작을 상세히 설명한다. 설명에 앞서, 상기 풀다운저항(105) 및 풀업저항(205)은 비교적 큰 값을 가지는 저항임을 알아 두기 바란다.

먼저, 출력 인에이블신호(2)가 "하이"상태로 인에이블되어 있는 상태에서, 독출데이터(1)가 "하이"상태로 낸드 및 노아게이트(3)(5)로 입력되면, 구동용 피모오스 및 엔모오스 트랜지스터(6)(7)의 게이트에는 각각 "로우"상태의 신호가 인가된다.

한편, 상기 제1정전압수단(100)은 제1출력 노드(101)에 항상 Vcc-3×V_TP(Vcc : 전원전압,V_TP: 피모오스 트랜지스터의 드레쉬 홀드전압)의 레베로 전압을 충전시켜 두게 된다. 이 값, Vcc-3×V_TP는 전원전압의 레벨을 따른 값으로서, 파형 풀업제어 트랜지스터(10)의 게이트에 인가되어 있기 때문에, 상기 풀업 제어 트랜지스터(10)의 소오스에 인가되는 전원전압이 상승하더라도 항상 일정한 전압값이 구동용 피모오스 트랜지스터(6)의 소오스에 인가된 상태가 된다.

따라서 상기 구동용 피모오스 트랜지스터(6)는 전원전압의 상승에 관계없이 항상 일정한 구동 능력을 갖게 된다.

만약, 상기 전원전압의 레벨이 3×V_TP보다 낮게 되면 상기 풀업 제어 트랜지스터의 게이트는 풀다운저항(105)을 통하여 접지 전압에 연결되므로 크게 턴온되어 구동용 피모오스 트랜지스터(6)의 구동 능력을 최대로 만들어 준다. 이 경우에서는 상기 전원전압이 비교적 낮은 레벨이기 때문에 잡음 효과는 발생하지 않음을 이 분야에서 통상의 지식을 가진자는 쉽게 이해할 수 있을 것이다.

반대로, 전원전압의 레벨이 상기 3×V_TP보다 클 경우에는 전술한 바와같이, 전원전압이 상승하는 만큼 풀업제어 트랜지스터(10)의 게이트에는 그 만큼의 게이트전압이 따라가기 때문에, 구동용 피모오스 트랜지스터(6)의 구동 능력을 항상 일정하게 하여 고레벨의 전원전압에 따른 잡음을 억제시킬 수가 있다.

다른 한편으로, 상기 제2정전압수단(200)은 제2출력노드(201)에 항상 3×V_YH(V_TN: 엔모오스 트랜지스터의 드레쉬홀드전압)의 레벨로 전압을 충전시킨다.

따라서 전원전압이 레벨이 상기 3×V_TN이하이면 상기 엔형 풀다운 제어 트랜지스터(11)의 게이트는 전원전압에 연결되고, 그 반대이면 상기 풀다운 제어 트랜지스터(11)의 게이트에는 약 3×V_TN의 전압이 일정하게 인가되므로 전원전압이 3×V_TN이상의 값으로 상승하더라도 이와는 무관하게 된다.

결국 구동용 엔모오스 트랜지스터(7)는 소오스가 접지저압단과 직접적으로 연결이 되지 않고 상기 풀다운 제어트랜지스터(11)의 전원전압 상승에 따른 조절작용에 의해 일정한 구동 능력을 가지게 된다.

상술한 바와같이, 본 발명은 반도체 메모리 장치의 데이터 출력버퍼에 있어서 전원전압의 상승과 무관하게 구동용 트랜지스터의 구동 능력을 일정하게 함으로써, 안전된 데이터 출력 동작을 할 수 있는 이점이 있다.

또한 본 발명의 데이터 출력 버퍼의 출력단에서 전원전압의 변화와 전압스윙에 따른 잡음을 억제하여 반도체 메모리 장치의 신뢰성을 확보하는 효과가 있다.

Claims (4)

1. 전원전압단과 접지전압단 사이에 채널이 직렬 연결된 구동용 피모오스 및 엔모오스 트랜지스터를 가지는 데이터 출력버퍼에 있어서, 상기 전원전압단과 상기 구동용 피모오스 트랜지스터 사이에 채널이 연결된 풀업 제어 트랜지스터와, 상기 엔모오스 트랜지스터와 접지 전압단 사이에 채널이 연결된 풀다운 제어 트랜지스터와, 상기 풀업 제어 트랜지스터의 게이트에 출력이 접속되고 전원전압단과 접지 전압단 사이에 연결된 제1정전압 수단과, 상기 풀다운 제어 트랜지스터의 게이트에 출력이 접속되고 상기 전원전압단과 접지전압단 사이에 연결된 제2정전압 수단을 구비함을 특징으로 하는 데이터 출력버퍼.
2. 제1항에 있어서, 상기 제1정전압 수단이 상기 풀업 제어 트랜지스터의 게이트에 접속된 제1출력노드와, 전원전압단과 상기 제1출력 노드 사이에 직렬 연결되고 각각이 다이오드 접속된 소정 갯수의 피모오스 트랜지스터와, 상기 제1출력노드와 접지 전압단 사이에 연결된 큰 값의 풀다운 저항으로 구성됨을 특징으로 하는 데이터 출력버퍼.
3. 제1항에 있어서, 상기 제2정전압 수단이 상기 풀업 제어 트랜지스터의 게이트에 접속된 제2출력노드와, 전원전압단과 상기 제2출력 노드 사이에 직렬 연결된 큰 값의 풀업저항과, 상기 제2출력노드와 접지 전압단 사이에 연결되고 각각이 다이오드 접속된 소정 갯수의 피모오스 트랜지스터로 구성됨을 특징으로 하는 데이터 출력버퍼.
4. 반도체 메모리 장치에 있어서, 메모리셀로 부터 독출된 데이터와 출력 인에이블 신호를 입력하여 상기 출력 인에이블 신호의 제어에 의해 상기 독출된 데이터에 응답하는 신호를 출력하는 게이팅 수단과, 상기 게이팅 수단의 출력에 게이트가 접속되고 전원전압단과 접지 전압단 사이에 채널이 직렬 연결된 구동용 피모오스 및 엔모오스 트랜지스터와, 상기 전원전압단과 상기 구동용 피모오스 트랜지스터 사이에 채널이 연결된 풀업 제어 트랜지스터와, 상기 엔모오스 트랜지스터와 접지 전압단 사이에 채널이 연결된 풀다운 제어 트랜지스터와, 상기 전원전압단과 접지 전압단 사이에 연결되어 상기 전원전압보다 소정의 낮은 레벨을 가지는 전압을 일정하게 상기 풀업제어 트랜지스터의 게이트로 출력하는 제1정전압 수단과, 상기 전원전압단과 접지 전압단 사이에 연결되어 상기 전원전압보다 소정의 높은 레벨을 가지는 전압을 일정하게 상기 풀다운 제어 트랜지스터의 게이트로 출력하는 제1정전압 수단으로 구성됨을 특징으로 하는 데이터 출력버퍼.

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