JP3226535B2 - 出力バッファ回路 - Google Patents
出力バッファ回路Info
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- 238000010586 diagram Methods 0.000 description 7
- 101100489717 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) GND2 gene Proteins 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 1
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は半導体回路に関し、特に、出力バッファ回路
に関する。
に関する。
従来の技術 従来の出力バッファ回路は、第３図に示すように、入
力端子３から入力される入力信号は、Ｐチャネル型MOS
FET（以下PMOSという）13とＮチャネル型MOS FET（以下
NMOSという）33のゲートへ入力され、PMOS13のソースを
電源１へ接続し、NMOS33のソースをGND2へ接続し、PMOS
13とNMOS33のドレインを互いに接続してこの接続点を出
力端子４として出力信号を出力させている。
力端子３から入力される入力信号は、Ｐチャネル型MOS
FET（以下PMOSという）13とＮチャネル型MOS FET（以下
NMOSという）33のゲートへ入力され、PMOS13のソースを
電源１へ接続し、NMOS33のソースをGND2へ接続し、PMOS
13とNMOS33のドレインを互いに接続してこの接続点を出
力端子４として出力信号を出力させている。
このバッファトランジスタの動作は次の通りである。
まず入力端子３の電位が低レベルのときには、PMOS13
が“オン”、NMOS33が“オフ”し、出力端子４へは高レ
ベルの電位が出力される。次に入力端子３の電位が高レ
ベルに変化すると、PMOS13が“オフ”、NMOS33が“オ
ン”し、出力端子４へは低レベルの電位が出力される。
が“オン”、NMOS33が“オフ”し、出力端子４へは高レ
ベルの電位が出力される。次に入力端子３の電位が高レ
ベルに変化すると、PMOS13が“オフ”、NMOS33が“オ
ン”し、出力端子４へは低レベルの電位が出力される。
発明が解決しようとする課題 この従来の出力バッファ回路では、通常出力負荷が大
きいために、バッファトランジスタのチャネル幅は300
μｍ又はそれ以上のものが一般に使用されており、高速
化が要求されているもの程電流駆動能力を上げるために
チャネル幅を大きくする必要がある。
きいために、バッファトランジスタのチャネル幅は300
μｍ又はそれ以上のものが一般に使用されており、高速
化が要求されているもの程電流駆動能力を上げるために
チャネル幅を大きくする必要がある。
また、電源端子、GND端子からの距離が遠い位置にバ
ッファトランジスタを配置した場合には、電源配線、GN
D配線に配線抵抗が生じてしまう。
ッファトランジスタを配置した場合には、電源配線、GN
D配線に配線抵抗が生じてしまう。
このように出力負荷が大きく、バッファトランジスタ
のチャネル幅が大きく電源配線、GND配線の配線抵抗が
大きい程、出力レベルの反転時に電源GNDの電位が変動
することが確認されている。その様子を第４図に示す。
縦軸が電圧、横軸が時間であり、入力端子３が低レベル
から高レベルに変化した時と高レベルから低レベルへ変
化した時の出力端子４、電源１、GND2の波形を示してい
る。この電源、GND電位の変動は、内部回路や他のバッ
ファ回路の動作マージンを低下させる原因となってい
る。
のチャネル幅が大きく電源配線、GND配線の配線抵抗が
大きい程、出力レベルの反転時に電源GNDの電位が変動
することが確認されている。その様子を第４図に示す。
縦軸が電圧、横軸が時間であり、入力端子３が低レベル
から高レベルに変化した時と高レベルから低レベルへ変
化した時の出力端子４、電源１、GND2の波形を示してい
る。この電源、GND電位の変動は、内部回路や他のバッ
ファ回路の動作マージンを低下させる原因となってい
る。
本発明は従来の上記実情に鑑みてなされたものであ
り、従って本発明の目的は、従来の技術に内在する上記
課題を解決することを可能とした新規なバッファ回路を
提供することにある。
り、従って本発明の目的は、従来の技術に内在する上記
課題を解決することを可能とした新規なバッファ回路を
提供することにある。
課題を解決するための手段 上記目的を達成する為に、本発明に係る出力バッファ
回路は、一方の電源電圧端と他方の電源電圧端との間に
第１の一導電型バッファトランジスタと逆導電型バッフ
ァトランジスタとを直列接続し、前記第１の一導電型バ
ッファトランジスタと前記逆導電型バッファトランジス
タとの接続点を出力端とする出力バッファ回路におい
て、 前記一方の電源電圧端と前記出力端との間に接続さ
れ、前記第１の一導電型バッファトランジスタより電流
駆動能力が小さい第２の一導電型バッファトランジスタ
と、前記出力端の出力レベルが所定値に達したときに出
力が反転するインバータとを備え、 前記インバータ出力を前記第２の一導電型バッファト
ランジスタの制御入力とすると共に、前記インバータ出
力と前記出力バッファへの入力信号との論理出力を前記
第１の一導電型バッファトランジスタの制御入力とし、 前記入力信号を反転して前記逆導電型バッファトラン
ジスタの制御入力として、 前記第１の一導電型バッファトランジスタの制御入力
は、前記入力信号の論理レベル反転後、前記インバータ
の出力論理レベル反転までの期間にのみ前記第１の一導
電型バッファトランジスタを“オン”とすることを特徴
としている。
回路は、一方の電源電圧端と他方の電源電圧端との間に
第１の一導電型バッファトランジスタと逆導電型バッフ
ァトランジスタとを直列接続し、前記第１の一導電型バ
ッファトランジスタと前記逆導電型バッファトランジス
タとの接続点を出力端とする出力バッファ回路におい
て、 前記一方の電源電圧端と前記出力端との間に接続さ
れ、前記第１の一導電型バッファトランジスタより電流
駆動能力が小さい第２の一導電型バッファトランジスタ
と、前記出力端の出力レベルが所定値に達したときに出
力が反転するインバータとを備え、 前記インバータ出力を前記第２の一導電型バッファト
ランジスタの制御入力とすると共に、前記インバータ出
力と前記出力バッファへの入力信号との論理出力を前記
第１の一導電型バッファトランジスタの制御入力とし、 前記入力信号を反転して前記逆導電型バッファトラン
ジスタの制御入力として、 前記第１の一導電型バッファトランジスタの制御入力
は、前記入力信号の論理レベル反転後、前記インバータ
の出力論理レベル反転までの期間にのみ前記第１の一導
電型バッファトランジスタを“オン”とすることを特徴
としている。
作用 本発明の出力バッファ回路では、出力レベルにより電
流駆動能力の大きい又は小さいバッファトランジスタを
選択し、動作速度をおとさずに電源電位の変動をおさえ
ることが可能である。
流駆動能力の大きい又は小さいバッファトランジスタを
選択し、動作速度をおとさずに電源電位の変動をおさえ
ることが可能である。
実施例 以下、本発明をその好ましい各実施例について添付の
図面を参照して具体的に説明する。
図面を参照して具体的に説明する。
第１図は本発明に係る出力バッファ回路の第１の実施
例を示す回路構成図である。
例を示す回路構成図である。
第１図を参照するに、本発明による第１の実施例は、
２入力NAND71の第１の入力とインバータ51の入力を入力
端子３に接続し、電源１とGND2の間に直列に接続された
PMOS11、NMOS31で電源駆動能力の大きい出力バッファト
ランジスタを構成し、PMOS11、NMOS31のゲートをそれぞ
れNAND71の出力、インバータ51の出力に接続し、PMOS11
とNMOS31の接続点とインバータ52の入力とPMOS12のドレ
インを出力端子へ接続し、インバータ52の出力をPMOS12
のゲート及び２入力NAND71の第２の入力に接続して構成
されている。ここで、PMOS12の電流駆動能力はPMOS11に
比較して十分小さくなるように設定し、インバータ52の
論理しきい値をTTLの高出力レベルであるたとえば2.2V
に設定しておく。
２入力NAND71の第１の入力とインバータ51の入力を入力
端子３に接続し、電源１とGND2の間に直列に接続された
PMOS11、NMOS31で電源駆動能力の大きい出力バッファト
ランジスタを構成し、PMOS11、NMOS31のゲートをそれぞ
れNAND71の出力、インバータ51の出力に接続し、PMOS11
とNMOS31の接続点とインバータ52の入力とPMOS12のドレ
インを出力端子へ接続し、インバータ52の出力をPMOS12
のゲート及び２入力NAND71の第２の入力に接続して構成
されている。ここで、PMOS12の電流駆動能力はPMOS11に
比較して十分小さくなるように設定し、インバータ52の
論理しきい値をTTLの高出力レベルであるたとえば2.2V
に設定しておく。
次にこの出力バッファ回路の動作を説明する。
初期状態として入力端子３が低レベルのとき、NMOS31
はインバータ51によって“オン”しており、出力端子４
は低レベルとなっている。又、インバータ52によってPM
OS12のゲート及び２入力NAND71の第２の入力には高レベ
ルが印加しており、２入力NAND71の第１の入力は入力端
子３に接続されているために、PMOS11、12共に“オフ”
している。
はインバータ51によって“オン”しており、出力端子４
は低レベルとなっている。又、インバータ52によってPM
OS12のゲート及び２入力NAND71の第２の入力には高レベ
ルが印加しており、２入力NAND71の第１の入力は入力端
子３に接続されているために、PMOS11、12共に“オフ”
している。
この状態から入力端子３が低レベルから高レベルへ変
化させるときを考える。
化させるときを考える。
このとき、インバータ51の出力は低レベルへ反転し、
NMOS31は“オフ”し、インバータ52の出力が高レベルで
あるために２入力NANDの出力は低レベルになりPMOS11は
“オン”する。この時出力端子４は低レベルから高レベ
ルに変化するが、インバータ52の論理しきい値2.2Vを越
えるとインバータ52の出力は低レベルになり、PMOSに
“オン”し、同時に２入力NAND71の出力が高レベルにな
つてPMOS11が“オフ”する。
NMOS31は“オフ”し、インバータ52の出力が高レベルで
あるために２入力NANDの出力は低レベルになりPMOS11は
“オン”する。この時出力端子４は低レベルから高レベ
ルに変化するが、インバータ52の論理しきい値2.2Vを越
えるとインバータ52の出力は低レベルになり、PMOSに
“オン”し、同時に２入力NAND71の出力が高レベルにな
つてPMOS11が“オフ”する。
このように、出力端子４が低レベルから高レベルに変
化する時、TTL高出力レベルの2.2Vまでは、電流駆動能
力の大きいPMOS11を選択して出力端子４を反転させ、2.
2V以上では電流駆動能力が小さいPMOS12を選択して出力
端子４を反転させている。
化する時、TTL高出力レベルの2.2Vまでは、電流駆動能
力の大きいPMOS11を選択して出力端子４を反転させ、2.
2V以上では電流駆動能力が小さいPMOS12を選択して出力
端子４を反転させている。
このときの電源１の変動の様子を第５図に示す。第５
図において、縦軸が電圧、横軸が時間であり、入力端子
３が高レベルから低レベルへ変化する時の出力端子４及
び電源１の波形を示している。TTL高出力レベルの2.2V
に変化するまでは、電流駆動能力の大きいPMOS11で駆動
させている為に、出力端子４及び電源３の波形は第４図
のものと同一になるが、2.2V以上では電流駆動能力の小
さいPMOS12で駆動させている為に出力端子４の波形はな
まり、電源１の変動はおさえられている。ここでTTL出
力レベルでの低レベルから高レベルへの反転時間は、低
レベルから2.2Vになるまでの時間に意味があるので、2.
2V以上では出力端子４の波形がなまっても何等問題はな
い。
図において、縦軸が電圧、横軸が時間であり、入力端子
３が高レベルから低レベルへ変化する時の出力端子４及
び電源１の波形を示している。TTL高出力レベルの2.2V
に変化するまでは、電流駆動能力の大きいPMOS11で駆動
させている為に、出力端子４及び電源３の波形は第４図
のものと同一になるが、2.2V以上では電流駆動能力の小
さいPMOS12で駆動させている為に出力端子４の波形はな
まり、電源１の変動はおさえられている。ここでTTL出
力レベルでの低レベルから高レベルへの反転時間は、低
レベルから2.2Vになるまでの時間に意味があるので、2.
2V以上では出力端子４の波形がなまっても何等問題はな
い。
次に入力端子３が高レベルから低レベルへ変化させる
時を考える。
時を考える。
この時には、インバータ51の出力は高レベルに反転し
てNMOS31を“オン”させ出力端子４を低レベルに反転さ
せる。又出力端子４が2.2V以下になると、インバータ52
の出力が高レベルに反転してPMOS12を“オフ”させる。
ここで、NMOS31とPMOS12が同時に“オン”する期間が存
在し貫通電流が流れるが、PMOS12の電流駆動能力はNMOS
31に比較して十分小さいために貫通電流値はわずかであ
り、問題とはならない。
てNMOS31を“オン”させ出力端子４を低レベルに反転さ
せる。又出力端子４が2.2V以下になると、インバータ52
の出力が高レベルに反転してPMOS12を“オフ”させる。
ここで、NMOS31とPMOS12が同時に“オン”する期間が存
在し貫通電流が流れるが、PMOS12の電流駆動能力はNMOS
31に比較して十分小さいために貫通電流値はわずかであ
り、問題とはならない。
第２図は本発明に係る出力バッファ回路の第２の実施
例を示す回路構成図である。
例を示す回路構成図である。
第２図を参照するに、本第２の実施例は第１図のイン
バータ52をPMOS13、14、NMOS32、33で構成されるカレン
トミラー回路におきかえたものである。
バータ52をPMOS13、14、NMOS32、33で構成されるカレン
トミラー回路におきかえたものである。
PMOS13のゲートを出力端子４に接続し、PMOS14のゲー
トに基準電圧を印加させ、PMOS13とNMOS32の接続点をカ
レントミラー回路の出力とし、PMOS12のゲート及び２入
力NAND71の入力へ接続している。
トに基準電圧を印加させ、PMOS13とNMOS32の接続点をカ
レントミラー回路の出力とし、PMOS12のゲート及び２入
力NAND71の入力へ接続している。
PMOS13のゲートに印加する電位が、基準電位５以下の
時には、カレントミラー回路の出力は高レベルになり、
PMOS13のゲートに印加する電位が基準電位５以上の時に
カレントミラー回路の出力は低レベルになる。このカレ
ントミラー回路の動作は第１図インバータ52の動作と同
じ動作をする。
時には、カレントミラー回路の出力は高レベルになり、
PMOS13のゲートに印加する電位が基準電位５以上の時に
カレントミラー回路の出力は低レベルになる。このカレ
ントミラー回路の動作は第１図インバータ52の動作と同
じ動作をする。
ここで、インバータ52の論理しきい値はNMOS、PMOSの
しきい値によって変動し、出力端子４の電位がTTL高出
力レベルより低い電位の時にインバータ52が反転してし
まい、TTL高出力レベルになるまでの時間が増加してし
まうという欠点があるが、カレントミラー回路は出力端
子４の電位がTTL高出力レベルの時に確実に反転できる
という利点がある。その他の動作は前記第１の実施例と
同じであるので省略する。
しきい値によって変動し、出力端子４の電位がTTL高出
力レベルより低い電位の時にインバータ52が反転してし
まい、TTL高出力レベルになるまでの時間が増加してし
まうという欠点があるが、カレントミラー回路は出力端
子４の電位がTTL高出力レベルの時に確実に反転できる
という利点がある。その他の動作は前記第１の実施例と
同じであるので省略する。
発明の効果 以上説明したように、本発明によれば、電流駆動能力
の異なるバッファトランジスタを複数設け、出力レベル
により選択させることによって動作速度を変えずに電源
電位の変動をおさえるという効果が得られる。
の異なるバッファトランジスタを複数設け、出力レベル
により選択させることによって動作速度を変えずに電源
電位の変動をおさえるという効果が得られる。
第１図は本発明による第１の実施例を示す回路構成図、
第２図は本発明による第２の実施例を示す回路構成図、
第３図は従来例の回路図、第４図は従来例の動作波形
図、第５図は本発明の動作波形図である。 １……電源、２……GND、３……入力端子、４……出力
端子、11〜14……PMOS、31〜33……NMOS、51〜52……イ
ンバータ、71……２入力NAND
第２図は本発明による第２の実施例を示す回路構成図、
第３図は従来例の回路図、第４図は従来例の動作波形
図、第５図は本発明の動作波形図である。 １……電源、２……GND、３……入力端子、４……出力
端子、11〜14……PMOS、31〜33……NMOS、51〜52……イ
ンバータ、71……２入力NAND
Claims (2)
- 【請求項１】一方の電源電圧端と他方の電源電圧端との
間に第１の一導電型バッファトランジスタと逆導電型バ
ッファトランジスタとを直列接続し、前記第１の一導電
型バッファトランジスタと前記逆導電型バッファトラン
ジスタとの接続点を出力端とする出力バッファ回路にお
いて、 前記一方の電源電圧端と前記出力端との間に接続され、
前記第１の一導電型バッファトランジスタより電流駆動
能力が小さい第２の一導電型バッファトランジスタと、
前記出力端の出力レベルが所定値に達したときに出力が
反転するインバータとを備え、 前記インバータ出力を前記第２の一導電型バッファトラ
ンジスタの制御入力とすると共に、前記インバータ出力
と前記出力バッファへの入力信号との論理出力を前記第
１の一導電型バッファトランジスタの制御入力とし、 前記入力信号を反転して前記逆導電型バッファトランジ
スタの制御入力として、 前記第１の一導電型バッファトランジスタの制御入力
は、前記入力信号の論理レベル反転後、前記インバータ
の出力論理レベル反転までの期間にのみ前記第１の一導
電型バッファトランジスタを“オン”とすることを特徴
とする出力バッファ回路。 - 【請求項２】一方の電源電圧端と他方の電源電圧端との
間に第１の一導電型バッファトランジスタと逆導電型バ
ッファトランジスタとを直列接続し、前記第１の一導電
型バッファトランジスタと前記逆導電型バッファトラン
ジスタとの接続点を出力端とする出力バッファ回路にお
いて、 前記一方の電源電圧端と前記出力端との間に接続され、
前記第１の一導電型バッファトランジスタより電流駆動
能力が小さい第２の一導電型バッファトランジスタと、 前記出力バッファ回路の出力を一方の入力とし、基準電
位を他方の入力とするカレントミラー回路とを備え、 前記カレントミラー回路出力を前記第２の一導電型バッ
ファトランジスタの制御入力とすると共に、前記カレン
トミラー回路出力と前記出力バッファの入力信号との論
理出力を前記第１の一導電型バッファトランジスタの制
御入力とし、 前記入力信号を反転して前記逆導電型バッファトランジ
スタの制御入力として、 前記第１の一導電型バッファトランジスタの制御入力
は、前記入力信号の論理レベル反転後、前記出力バッフ
ァ回路の出力レベルと前記基準電圧との大小関係に応じ
て生成された前記カレントミラー回路出力が論理レベル
反転するまでの期間にのみ、前記第１の一導電型バッフ
ァトランジスタを“オン”とすることを特徴とする出力
バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26917890A JP3226535B2 (ja) | 1990-10-05 | 1990-10-05 | 出力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26917890A JP3226535B2 (ja) | 1990-10-05 | 1990-10-05 | 出力バッファ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04145718A JPH04145718A (ja) | 1992-05-19 |
| JP3226535B2 true JP3226535B2 (ja) | 2001-11-05 |
Family
ID=17468768
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26917890A Expired - Fee Related JP3226535B2 (ja) | 1990-10-05 | 1990-10-05 | 出力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3226535B2 (ja) |
-
1990
- 1990-10-05 JP JP26917890A patent/JP3226535B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH04145718A (ja) | 1992-05-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |