KR920010819B1 - 레벨 변환 기능을 갖는 출력버퍼회로 - Google Patents

레벨 변환 기능을 갖는 출력버퍼회로 Download PDF

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후지쓰 가부시끼가이샤
야마모도 다꾸마
후지쓰 브이 엘 에스 아이 가부시끼가이샤
나까노 히로유끼
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Abstract

내용 없음.

Description

레벨 변환 기능을 갖는 출력버퍼회로
제1도는 CMOS LSI 칩과 ECL LSI 칩이 공통전원에 접속되는 회로의 블록도.
제2도는 CMOS LSI 칩에 제공된 종래의 출력버퍼회로의 회로도.
제3도는 본 발명의 원리를 설명하는 블록도.
제4도는 제3도에 도시된 형상의 노드(node)에서의 신호들의 파형도.
제5도는 본 발명의 첫번째 바람직한 실시예의 회로도.
제6도는 제5도에 도시된 형상의 노드에서의 신호들의 파형도.
제7도는 본 발명의 두번째 바람직한 실시예의 회로도.
제8도는 제7도에 도시된 형상의 노드에서의 신호들의 파형도.
제9도는 본 발명의 세번째 바람직한 실시예의 회로도.
제10도는 제9도에 도시된 형상의 노드에서의 신호들의 파형도.
본 발명의 일반적으로 레벨 변환기능을 갖는 출력버퍼회로에 관한 것으로, 특히 CMOS/ECL(상보 금속 산화물 반도체/에미터 결합논리)레벨 변환기능을 갖는 출력버퍼회로에 관한 것이다.
종래에, CMOS LSI 칩(또는 회로)과 ECL LSI 칩(또는 회로)이, 제1도에 도시된 바와같이, 공통전원에 접속된다. CMOS LSI 칩과 ECL LSI 칩의 각각이 0볼트의 전원선과 -5.2볼트의 전원선 사이에 접속된다. 공지된 바와같이, CMOS LSI의 논리 레벨 전위는 ECL LSI에 대한 그것과 다르다. 예를들면, CMOS 논리의 하이 레빌이 0볼트와 동일한 전위로 표시되고, CMOS 논리의 로우레벨은 -5.2볼트와 동일한 전위로 표시된다. 즉, CMOS LSI의 논리레벨들이 전원전압으로 정의된다. 한편, ECL 논리의 하이 레벨이 -0.9볼트와 동일한 전위로 표시되고, ECL 논리의 로우레벨은 -1.7볼트와 동일한 전위로 표시된다. 즉, ECL LSI의 논리레벨들이 전원전압과 다르다. 상술된 관점으로 부터, CMOS LSI 칩의 논리 레벨이 ECL LSI 칩에 직접인가 되는 것은 불가능하다. 다시말하면, CMOS 레벨전위들이 CMOS LSI 칩의 ECL 레벨전위들로 변환되어야 하고, 다음 ECL LSI 칩에 인가되어야 한다. 이 목적을 위하여, CMOS/ECL 레벨 변환기능을 갖는 출력버퍼회로에 CMOS LSI 칩이 제공된다.
제2도는 CMOS LSI 칩에 제공된 오픈 드레인형 출력버퍼회로의 회로도이다. 제2도에 의거하여, 설명된 출력버퍼는 중간 전압발생회로 5와 오픈 드레인 회로 6을 포함한다. 지금부터, 중간 전압 발생회로 5는 간략성을 목적으로 전단회로라 칭한다. 전단회로 5는 P-채널 MOS 트랜지스터들 7과 10, N-채널 MOS 트랜지스터들 8과 9로 이루어진다. 지금부터, P-채널 MOS 트랜지스터는 간단히 PNOS 트랜지스터라 칭하고 N-채널 MOS 트랜지스터는 간단히 NMOS 트랜지스터라 칭한다.
PMOS 트랜지스터 7과 NMOS 트랜지스터 8의 게이트들에는 CMOS 논리회로(도시되지 않았음)로 부터 얻어진 입력 전압 Vin이 제공된다. 예를들면, -3볼트와 동일한 바이어스 전압 VB가 NMOS 트랜지스터의 게이트에 인가된다. 오픈 드레인 회로 6이 오픈-드레인 형 PMOS 트랜지스터 11을 포함한다. 전단회로 5의 출력전압이 PMOS 트랜지스터 11의 게이트에 인가된다. 전원전압 VDD가 0볼트와 동일하게 설정되고, 전원전압 VSS는 -5.2볼트와 동일하게 설정된다. CMOS LSI 칩의 출력단자 OUT와 종료전압 VLL선 사이에 접속된 레지스터 RT가 출력단자 OUT에 접속되는 ECL회로의 저항(예를들면 50ohms)에 대응한다.
ECL 레벨 출력 전압을 발생하기 위하여, 전단회로 5는 예를들면 -3볼트와 동일한 중간 전압을 발생할 수 있다. 중간전압의 값이 바이어스 전압 VB에 의하여 제어된다. 입력전압 Vin이 로우(L) 레벨(-5.2볼트)에 있으면, 전단회로 5의 출력전압은 0볼트와 동일한 전원 전압 VDD와 동일하다. 이 시간에, PMOS 트랜지스터 11이 OFF되고, 따라서 출력단자 OUT의 전위 VOUT는 ECL 논리의 로우레벨에 대응하는 -1.7볼트와 동일하다. 한편, 입력 전압 Vin이 하이(H) 레벨(0볼트)에 있으면, 전단회로 5의 출력 전압은 -3볼트와 동일한 중간 전압과 동일하게 설정된다. 이 시간에, PMOS 트랜지스터는 ON 된다. PMOS 트랜지스터 11의 게이트 전압이 -3볼트이면, PMOS 트랜지스터 11의 ON 저항은 예를들면 약 40ohms이다. 따라서, 전원 VDD가 PMOS 트랜지스터 11의 ON저항과 저항 RT에 의하여 분리된다. 결과적으로, 출력 단자 OUT의 전위 VOUT가 -0.9볼트와 거의 동일하다. 이 방법으로, CMOS 논리레벨들이 ECL 논리레벨들로 변환된다.
그러나, 제2도에 도시된 종래의 출력버퍼회로가 다음의 단점을 갖는다. 출력버퍼회로의 동작 속도는 PMOS 트랜지스터 11의 게이트에 결합된 기생용량(도시되지 않았음)이 충전되고 방전되는 충전 및 방전속도를 기초로 한다는 것이 알려져 있다. 입력 전압 Vin이 L레벨에서 H레벨로 변할때, 기생용량에 축적된 전하는 NMOS 트랜지스터들 8과 9를 통하여 통과 하도록 허용된다. 그러나, NMOS 트랜지스터 9가 -3볼트와 동일한 바이어스 전압 VB에 기이하여 완전히 ON되기 때문에, 용량을 방전하는데 오랜시간이 걸린다. 따라서, NMOS 트랜지스터 11의 게이트 전압을 -3볼트와 동일한 중간 전위까지 감소시키는데 오랜시간이 걸린다. 이러한 이유 때문에, NMOS 트랜지스터 11이 고속으로 동작할 수 없다.
따라서, 본 발명의 일반적인 목적은 제2도에 도시된 종래의 출력버퍼회로의 상술된 단점이 제거된 레벨변환기능을 갖는 개선된 출력버퍼회로를 제공하기 위한 것이다.
본 발명의 더욱 특별한 목적은 아주 높은 속도로 동작하는 것이 가능한 CMOS/ECL 레벨 변환기능을 갖는 출력버퍼회로를 제공하기 위한 것이다.
본 발명의 상기 목적들은 첫번째 전위가 두번째 전위보다 더 크고, 입력신호의 전압을 기초로 첫번째 전위와 두번째 전위를 발생하기 위한 첫번째 수단, 출력신호가 출력단자를 통하여 외부 회로에 공급되고, 입력단자의 전위를 기초로 전원으로부터 그곳을 통하여 통과하는 전류를 제어하므로써 출력 신호를 발생하고, 첫번째 수단과 출력 단자에 결합된 입력 단자를 가지는 두번째 수단, 첫번째 수단에 결합되고 입력 신호의 전압이 변화할때 소정의 시간동안 제어신호를 발생하기위한 세번째 수단 및 세번째 수단에 결합되고 첫번째 수단이 입력 신호의 전압의 변화에 관하여 두번째 전위를 출력할때 세번째 수단으로 부터 공급된 제어신호에 의하여 정의된 소정의 시간동안 입력 단자에 결합된 기생용량을 방전하고 두번째 수단의 입력단자의 전위를 두번째 전위보다 더 낮게 설정하기 위한 네번째 수단으로 이루어진 출력버퍼회로에 의하여 성취될 수 있다.
본 발명의 전술된 목적들은 첫번째 전위가 두번째 전위보다 더 크고, 입력 신호의 전압을 기초로 첫번째 전위와 두번째 전위를 발생하기 위한 첫번째 수단, 출력신호가 출력 단자를 통하여 외부 회로에 공급되고, 입력단자의 전위를 기초로 전원으로부터 그곳을 통하여 통과하는 전류를 제어하므로써 출력 신호를 발생하며, 첫번째 수단과 출력 단자에 결합된 입력단자를 가지는 두번째 수단, 첫번째 수단에 결합되고 입력 신호의 전압이 변화할때 첫번째와 두번째 제어신호들이 소정의 시간에 설정되도록 정의되고, 두번째 수단의 입력단자의 전위와 입력 신호로부터 첫번째와 두번째 제어신호들을 발생하기 위한 세번째 수단 및 세번째 수단에 결합되고 첫번째 수단이 입력신호의 전압의 변화에 관하여 두번째 전위를 출력할때 세번째 수단으로부터 공급된 첫번째와 두번째 제어신호들에 의하여 정의된 소정의 시간동안 입력 단자에 결합된 기생용량을 방전하고 두번째 수단의 입력단자의 전위를 두번째 전위보다 더 낮게 설정하기 위한 네번째 수단으로 이루어진 출력버퍼회로에 의하여 또한 성취될 수 있다.
본 발명의 전술된 목적들은 첫번째 전위가 두번째 전위보다 더 크고, 입력신호의 전압을 기초로 첫번째 전위와 두번째 전위를 발생하기 위한 첫번째 수단, 출력신호가 출력단자를 통하여 외부회로에 공급되고, 입력단자의 전위를 기초로 전원으로부터 그곳을 통하여 통과하는 전류를 제어하므로써 출력 신호를 발생하며, 첫번째 수단과 출력단자에 결합된 입력 단자를 갖는 두번째 수단, 첫번째 수단에 결합되고, 입력신호의 전압의 첫번째 변화에 관하여 첫번째 소정의 시간동안 입력신호로부터 첫번째 제어신호를 발생하고 입력 신호의 전압의 두번째 변화에 관하여 두번째 소정의 시간동안 입력신호로 부터 두번째 제어 신호를 발생하기 위한 세번째 수단 및 세번째 수단에 결합되고, 세번째 수단으로 부터 공급된 첫번째 제어 신호에 의하여 정의된 첫번째 소정의 시간동안 입력 단자에 결합된 기생용량을 방전하고 두번째 수단의 입력단자의 전위를 두번째 전위보다 더 낮게 설정하고, 세번째 수단으로 부터 공급된 두번째 제어신호에 의하여 정의된 두번째 소정의 시간동안 기생용량을 충전하고 첫번째 전위와 동일한 두번째 수단의 입력단자의 전위를 설정하기위한 네번째 수단으로 이루어진 출력버퍼회로에 의하여 또한 성취될 수 있다.
본 발명의 추가 목적들, 특징들 및 장점들이 수반된 도면에 의거하여 더욱 분명해질 것이다.
본 발명의 원리가 제3도와 제4도에 의거하여 서술될 것이다.
제3도에 의거하여, 중간 전압 발생회로 또는 전단회로 1이 중간전압을 발생시킨다. 마지막단 회로 2가 오픈 드레인 회로 또는 아날로그 회로에 의하여 형성된다. 본 발명에 따라, 직렬로 접속된 제어회로 4와 바이패스 회로3이 전단회로 1의 입력과 출력단자들 사이에 제공된다. 제어회로 4는 입력전압 Vin이 변할때 소정의 시간동안 활동하는 바이패스 회로 3을 만드는 제어신호를 출력한다. 바이패스 회로 3은 제어회로 4에 의하여 활동하는 동안 마지막단 회로(NMOS 트랜지스터의 게이트) 2의 입력단자에 결합된 기생용량의 충전(필요하다면 추가로 방전)을 쉽게한다. 예를들면, 입력 전압 Vin이 L레벨에서 H레벨로 변할때, 제어회로 4는 바이패스 회로 3을 활동하도록 한다. 그것에 의하여, 바이패스 회로 3에는 기생용량이 그것을 통하여 빠르게 방전되는 바이패스 선이 제공된다. 그것에 의하여, 마지막단 회로가 입력전압 Vin의 변화에 빠르게 응답한다. 소정의 시간이 흐른후에, 제어회로 4는 바이패스 회로 3은 활동하지 못하게 한다. 다음, 전술된 중간전압과 동일한 전단회로 1의 출력 전압이 마지막단 회로 2의 입력 단자에 인가된다.
제4도는 상술된 동작을 설명하는 파형도이다. 제4도에 사용된 부호들은 다음과 같이 정의된다. VOH1과 VOL1은 각각 전단회로 1의 출력의 H와 L레벨이다. VOL2는 바이패스 회로 3의 출력의 L레벨이다. E′은 안정상태에서 얻어진 전단회로 1의 H와 L레벨사이의 전위차이다. E″은 안정 상태에서 얻어진 바이패스 회로 2의 L레벨과 전단회로 1의 H레벨 사이의 전위차이다. V′은 스위칭 상태에서 전단회로 1에 의하여 야기된 게이트 전압(또는 오픈게이트 회로 2의 입력전압)의 변화이다. V″은 스위칭 상태에서 바이패스 회로 3에 의하여 야기된 게이트 전압의 변화이다. V′O와 V″O은 각각 전단회로 1과 바이패스 회로 3의 출력전압이다. R은 전단회로 1의 내부 저항이고 R′은 바이패스 회로 3의 내부 저항이다. C는 출력단자 OUT와 마지막단 회로 2에 접속된 와이어링 배선에 포함된 기생용량(또는 마지막단 회로 2의 입력단자에 결합된 기생용량)이고 t는 시간이다.
전압 V′과 V′O이 다음과 같이 표시된다.
V′=E′(1-e-t/RC)
V′O=VOH1-V′
전압 V″과 V″O이 다음과 같이 표시된다.
V″=E″(1-e-t/R′C)
V″O=VOH1-V″
시간 T동안, 제어회로 4는 게이트 전압이 제4도에 도시된 바와같이 빠르게 감소하도록 바이패스 회로 3을 활동하게 한다.
제어회로 4는 입력전압 Vin이 H레벨에서 L레벨로 변할때 바이패스 회로 3을 활동하도록 한다. 이 시간에, 바이패스 회로는 기생용량의 충전을 쉽게한다. 이것이 제9도와 제10도에 의거하여 다음에 상세히 설명될 것이다.
본 발명의 첫번째 바람직한 실시예가 제5도와 제6도에 의거하여 서술될 것이다. 제5도에 의거하여, 전단회로(중간 전압 발생회로) 1이 제2도에 도시된 전단 회로 5와 동일한 방법으로 PMOS 트랜지스터 7과 10 및 NMOS 트랜지스터 8과 9로 이루어진다. 마지막단 회로 2는 제2도에 도시된 오픈 드레인 회로 6과 동일한 방법으로 PMOS 트랜지스터 11에 의하여 형성된다. 바이패스 회로 3은 그의 드레인이 PMOS 트랜지스터 11의 게이트에 접속된 NMOS 트랜지스터 21에 의하여 형성된다. NMOS 트랜지스터 21의 소오스가 전원 VSS′에 접속되고, 그의 게이트는 제어회로 4의 출력단자에 접속된다. 차퍼(chopper)회로와 같은 기능을 하는 제어회로 4는 인버터 22, NAND 게이트 23 및 인버터 24로 이루어진다. CMOS 논리회로(도시되지 않았음)로 부터 얻어진 입력 전압 Vin이 제4도에 도시된 존속시간 T를 정의하는 지연 소자로서 제공되는 인버터 22에 인가된다. 인버터 22의 출력단자는 입력 전압 Vin이 직접 공급되는 NAND 게이트 23에 접속된다. NAND 게이트 23의 출력단자가 인버터 24의 입력단자에 접속되고, 그의 출력단자는 NMOS 트랜지스터 21의 게이트에 접속된다.
제5도에 도시된 첫번째 실시예의 동작이 제5도에 도시된 노드(a) 내지 (e)에서 얻어진 신호들의 파형도인 제6도에 의거하여 서술될 것이다. 다음의 서술에서, 전원전압 VDD가 5볼트와 동일하게 설정되고, 전원 전압 VSS는 0볼트와 동일하게 설정된다. 더욱이, 바이어스 전압 VB가 0볼트(L레벨)와 동일하다. 입력전압 Vin이 0볼트(L레벨)와 동일하면, PMOS 트랜지스터 7은 ON되고 NMOS 트랜지스터 8은 OFF된다. 따라서, 노드(d)의 전위 또는 전단회로 1의 출력 전압이 5볼트(제6d도)와 동일하다. Vin이 0볼트와 동일하면, 제어회로 4의 출력전압은 0볼트(제6c도)이고, 따라서 바이패스 회로 3의 NMOS 트랜지스터 21이 OFF된다. 이 상태에서, PMOS 트랜지스터 11이 OFF되고, 따라서 출력 단자 OUT의 전위 VOUT는 ECL논리(제6e도)의 로우레벨과 동일하다.
입력 전압 Vin이 L레벨(0볼트)에서 H레벨(5볼트)로 절환될때, 제어회로 4의 출력 전압은 상승한다. (제6c도) 따라서, NMOS 트랜지스터 21이 ON되고 PMOS 트랜지스터 11의 게이트에 결합된 기생용량을 빠르게 방전한다. 그것에 의하여, 노드(d)에서의 전위가 고속(제6d도)으로 감소된다. 따라서, 마지막단 회로의 NMOS 트랜지스터 11이 입력전압 Vin의 변화에 빠르게 응답한다. 물론, 기생용량은 NMOS 트랜지스터 8과 9를 통하여 방전된다.
인버터 22의 출력 전압이 H레벨에서 L레벨로 변할때, 제어회로 4의 출력 전압은 0볼트(제6c도)로 절환되고, 따라서 NMOS 트랜지스터 21이 OFF된다. 이 시간에, PMOS 트랜지스터 11의 게이트에는 전단회로 1로 부터 얻어진 중간 전압이 공급된다. 중간 전압의 값은 바이어스 전압 VB의 값을 기초로한다. 출력단자 OUT의 전위 VOUT가 PMOS 트랜지스터 11의 ON저항과 저항 RT를 기초로 얻어진다.
지연 소자 22에 의하여 제공된 지연량은 NMOS 트랜지스터 21이 ON되도록 선택되는 것이 바람직하고, 노드(d)에서의 전위는 중간 전압과 거의 동일하다.
입력 전압 Vin이 H레벨에서 L레벨로 변할때, 전단회로 1의 출력 신호는 전원 전압 VDD까지 증가한다. 이 시간에, 제어회로 4의 출력 신호(제6c도)는 변하지 않는다. 따라서, 기생 용량은 PMOS 트랜지스터 7을 통하여 충전된다.
본 발명의 두번째 바람직한 실시예에 따른 전압 피드백형 출력버퍼회로가 제7도와 제8도에 의거하여 서술될 것이다. 제7도에 의거하여, 전단 회로 1과 마지막단 회로 2가 제5도에 도시된 그들과 동일하다. 두번째 실시예의 바이패스 회로 3이 두개의 NMOS 트랜지스터 37과 38로 이루어진다. NMOS 트랜지스터 37의 드레인이 마지막단 회로 2의 PMOS 트랜지스터 11의 게이트에 접속된다. 입력 전압 Vin은 NMOS 트랜지스터 37의 게이트에 직접 인가된다. NMOS 트랜지스터 37의 소오스와 NMOS 트랜지스터 38의 드레인이 상호 접속된다. NMOS 트랜지스터 38의 소오스는 전원 VSS에 접속된다.
제어회로 4는 인버터들 31, 32 및 34, NOR 게이트 33, PMOS 트랜지스터 35, NMOS 트랜지스터 36으로 이루어진다. 입력신호 Vin이 지연소자로서 제공되는 직렬-연결된 인버터들 31과 32를 통하여 통과하고, NOR 게이트 33에 공급된다. PMOS와 NMOS 트랜지스터 35와 36은 PMOS 트랜지스터 11의 게이트 전압에 의거하여 피드백 신호를 발생하는 피드백 회로로서 제공되는 CMOS 인버터를 형성한다. 피드백 신호가 NOR 게이트 33에 공급된다. 인버터들 31과 32는 NOR 게이트 33의 논리 상태에 기인한 안정 상태에서 발생할 수 있게 피드백 회로의 오동작을 방지하기 위한 기능을 한다. NOR 게이트 33의 출력신호가 NMOS 트랜지스터 38의 게이트와 인버터 34에 공급된다. 인버터 34의 출력 신호는 전단회로 1에 제공된 NMOS 트랜지스터 8의 게이트에 공급된다.
제7도에 도시된 두번째 실시예의 동작이 제7도에 도시된 노드(a) 내지 (f)에서 얻어진 신호들의 파형도인 제8도에 의거하여 서술된다. 입력전압 Vin이 0볼트(L레벨)와 동일할때, NMOS 트랜지스터들 8, 37 및 38이 각각 OFF, OFF 및 ON된다. 입력전압 Vin이 제8a도 도시된 바와같이 L레벨에서 H레벨(5볼트)로 변할때, NMOS 트랜지스터 37이 ON으로(제8c도)변하고, 한편 NMOS 트랜지스터들 8과 38은 각각 OFF와 ON으로 유지된다. 그것에 의하여, 바이패스 회로 3이 활동하게 되고, 기생용량에 축적된 전하는 NMOS 트랜지스터 37과 38을 통하여 통과하도록 허용된다. 따라서 마지막단 회로 2의 PMOS 트랜지스터 11이 게이트 전압이 빠르게 감소한다.(제8e도) 게이트 전압의 이 변화에 관하여, PMOS와 NMOS 트랜지스터들 35와 36으로 부터 얻어진 피드백 신호는 L레벨에서 H레벨로 변한다. 피드백 신호의 이 변화에 관하여, NMOS 트랜지스터들 8, 37 및 38이 각각 ON, ON 및 OFF로 변환된다.
본 발명의 세번째 실시예가 제9도와 제10도에 의거하여 서술된다. 본 발명의 세번째 실시예가 충전 동작 뿐만 아니라 방전 동작을 쉽게 하기 위해 지시된다. 중간 전압 발생회로 또는 전단회로 1이 PMOS 트랜지스터 51, 52 및 53과 NMOS 트랜지스터들 54, 55 및 56으로 이루어진다. PMOS 트랜지스터들 51과 53의 소오스들이 전원 VDD에 접속된다. PMOS 트랜지스터 51의 드레인이 PMOS 트랜지스터 52의 소오스에 접속된다. PMOS 트랜지스터 52의 드레인이 NMOS 트랜지스터 54의 드레인에 접속되고 그의 소오스는 NMOS 트랜지스터 55에 드레인에 접속된다.
NMOS 트랜지스터 55의 드레인이 전원 VSS에 접속된다. 입력 전압 Vin이 PMOS와 NMOS 트랜지스터 52와 54의 게이트들에 인가된다. 바이어스 전압 VBP가 PMOS 트랜지스터 51의 게이트에 인가되고, 바이어스 전압 VBP은 NMOS 트랜지스터 55의 게이트에 인가된다. 바바이어스 전압 VBS는 PMOS 트랜지스터 51이 불변 전류회로와 같은 기능을 할 수 있도록 선택되고, 예를들면(VDD-1.5V)와 동일하게 설정된다. 바이어스 전압 VBN은 NMOS 트랜지스터 55가 불변 전류회로와 같은 기능을 할 수 있도록 선택되고, 예를들면 (VSS+1.5V)와 동일하게 설정된다. PMOS 트랜지스터 53의 드레인과 게이트가 NMOS 트랜지스터 56의 드레인과 소오스에 상호 접속된다. PMOS 트랜지스터 53의 소오스가 전원 VDD′에 접속되고, NMOS 트랜지스터 56의 소오스는 전원 VSS에 접속된다.
제9도에 도시된 전단회로 1이 다음과 같이 동작한다. 입력 전압 Vin이 L레벨에 있을때, PMOS 트랜지스터 52가 ON되고 NMOS 트랜지스터 54가 OFF된다. 이 상태에서, 전류는 출력 전압 VOH1이 결정되도록 PMOS 트랜지스터들 51과 52 및 NMOS 트랜지스터 56을 통하여 통과한다. 한편, 입력전압 Vin이 H레벨에 있을때, PMOS 트랜지스터 52가 OFF되고 NMOS 트랜지스터 54는 ON된다. 이 상태에서 전류는 전단회로 1의 출력 전압 VOL1이 결정되도록 PMOS 트랜지스터 53과 NMOS 트랜지스터들 54, 55 및 56을 통하여 통과한다. 전단회로 1이 불변전류회로와 같은 기능을 한다는 것이 알려져 있고, 그러므로, 스위칭 시간에서의 충전과 방전동작의 구동력이 빈약하다.
마지막단 회로 2는 첫번째 또는 두번째 실시예의 마지막단 회로 2와 동일한 방법으로 오픈 드레인 PMOS 트랜지스터 11에 의하여 형성된다.
바이패스 회로 3은 푸쉬-풀 인버터를 형성하는 PMOS 트랜지스터 62와 NMOS 트랜지스터 63으로 이루어진다. PMOS 트랜지스터 62의 소오스가 전원 VDD′에 접속되고, NMOS 트랜지스터 63의 드레인이 전원 VSS에 접속된다. PMOS와 NMOS 트랜지스터들 62와 63의 상호 접속된 드레인들이 마지막단 회로 2의 PMOS 트랜지스터 11의 게이트에 접속된다.
제어회로 4는 인버터들 57, 59 및 61, NOR 게이트 58, NAND 게이트 60으로 이루어진다. 입력전압 Vin이 NOR 게이트 58과 NAND 게이트 60에 인가된다. 더욱이, 입력전압 Vin이 인버터 57에 인가되고, 그의 출력은 NOR 게이트 58과 NAND 게이트 60에 공급된다. NOR 게이트 58은 펄스신호
Figure kpo00001
를 발생한다. 인버터 59가 펄스신호
Figure kpo00002
를 인버트하고 펄스신호 CP를 출력하며, PMOS 트랜지스터 62의 게이트에 공급된다. NAND 게이트 60이 펄스신호
Figure kpo00003
를 발생한다. 인버터 61이 펄스 신호
Figure kpo00004
를 인버트하고, 펄스신호 CN을 출력하며, NMOS 트랜지스터 63의 게이트에 공급된다. 입력 전압 Vin이 상승할때, 인버터 61은 펄스 신호 CN을 출력한다. 입력전압 Vin이 하강할때, 인버터 59는 펄스신호 CP를 출력한다.
제9도에 도시된 세번째 실시예의 동작이 제9도에 도시된 노드들(a) 내지 (h)에서 얻어진 신호들의 파형도인 제10도에 의거하여 서술된다. 입력전압 Vin이 상승할때(제10a도), 전단회로 1의 출력전압 VO가 제10g도에 도시된 점선에 의하여 지시된 바와 같이 감소하기 시작한다. 출력전압 VO가 감소하기 시작한 후 바로, 제어회로 4는 인버터 61을 통하여 펄스 신호 CN(제10f도)를 출력한다. 그것에 의하여 바이패스 회로 3의 NMOS 트랜지스터 63은 펄스 신호 CN이 출력되는 동안 ON으로 유지된다. NMOS 트랜지스터 63은 전압 VO가 제10g도에 도시된 바와같이 빠르게 감소할 수 있도록 전압 VO를 전원전압 VSS′로 감소시키기 위한 기능을 한다. 그것에 의하여 마지막단 회로 2의 PMOS 트랜지스터 11이 입력 전압 Vin의 L에서 H로의 변화에 빠르게 응답할 수 있다.
입력전압이 하강할때, 전단회로의 출력 전압 VO가 제10g도에 도시된 점선으로 지시된 바와같이 증가하기 시작한다. 출력 전압 VO가 증가하기 시작한 후 바로, 제어회로 4는 펄스 신호 CP(제10e도)를 출력한다. 그것에 의하여 바이패스 회로 3의 PMOS 트랜지스터 62는 펄스 신호 CP가 출력되는 동안 ON으로 유지된다. PMOS 트랜지스터 62는 전압 VO가 제10g도에 도시된 바와같이 빠르게 증가할 수 있도록 전압 VO를 전원 VDD′으로 증가하기 위한 기능을 한다. 그것에 의하여 마지막단 회로 2의 PMOS 트랜지스터 11이 입력전압 Vin의 H에서 L로의 변화에 빠르게 응답한다.
본 발명은 전술된 실시예들만으로 제한되지 않고, 첨부된 발명으로 부터 벗어나지 않고 수정과 변화를 가할 수 있다.

Claims (23)

  1. 입력 신호의 전압을 기초로 첫번째 전위와 두번째 전위를 발생하고, 상기 첫번째 전위가 상기 두번째 전위보다 더 높은 첫번째 수단, 상기 첫번째 수단과 출력단자에 결합된 입력단자를 가지며, 상기 입력단자의 전위를 기초로 전원으로 부터 그곳을 통하여 통과하는 전류를 제어하므로써 출력 신호를 발생하고, 상기 출력 신호가 상기 출력 단자를 통하여 외부회로에 공급되는 두번째 수단, 상기 첫번째 수단에 결합되고, 상기 입력신호의 전압이 변할때 소정의 시간동안 제어신호를 발생하기 위한 세번째 수단 및 상기 세번째 수단에 결합되고, 상기 첫번째 수단이 상기 입력 신호의 전압의 변화에 대하여 상기 두번째 전위를 출력할때 상기 세번째 수단으로 부터 공급된 상기 제어신호에 의하여 정의된 소정의 시간동안 상기 입력단자에 결합된 기생용량을 방전하고 상기 두번째 수단의 상기 입력 단자의 전위를 상기 두번째 전위보다 더 낮게 설정하기 위한 네번째 수단등으로 이루어진 출력버퍼회로.
  2. 제1항에 있어서, 상기 네번째 수단이 게이트 단자와 첫번째 및 두번째 단자들을 가지는 MOS 트랜지스터를 포함하고, 상기 제어신호가 MOS 트랜지스터의 게이트 단자에 공급되며, 상기 첫번째와 두번째 단자들이 상기 전원에 접속되는 출력버퍼회로.
  3. 제1항에 있어서, 상기 세번째 수단이 상기 소정의 시간만큼 상기 입력신호를 지연하고 지연된 신호를 출력하며 상기 입력신호와 상기 지연된 신호로 부터 상기 제어신호를 발생하기 위한 지연수단을 포함하는 출력버퍼회로.
  4. 제3항에 있어서, 상기 지연수단이 인버터를 포함하고, 상기 게이트 수단이 NAND 게이트와 인버터를 포함하는 출력버퍼회로.
  5. 제1항에 있어서, 상기 두번째 수단이 게이트, 드레인 및 소오스를 가지는 오픈 드레인 MOS 트랜지스터를 포함하고, 상기 게이트가 상기 두번째 수단의 상기 입력단자를 형성하며, 상기 오픈 드레인 MOS 트랜지스터의 드레인이 상기 두번째 수단의 상기 출력단자를 형성하고, 상기 그의 소오스가 상기 전원에 접속되는 출력버퍼회로.
  6. 제1항에 있어서, 상기 입력신호가 CMOS 레벨 신호이고, 상기 출력신호가 ECL 레벨 신호인 출력버퍼회로.
  7. 제1항에 있어서, 상기 입력신호가 CMOS 레벨 신호이고, 상기 두번째 전위가 CMOS 논리의 하이 레벨에 대응하는 고전위와 CMOS 논리의 로우레벨에 대응하는 저전위 사이에 있는 출력버퍼회로.
  8. 입력신호의 전압을 기초로 첫번째 전위와 두번째 전위를 발생하고, 상기 첫번째 전위가 상기 두번째 전위보다 더 높은 첫번째 수단, 상기 첫번째 수단과 출력 단자에 결합된 입력 단자를 가지며, 상기 입력 단자의 전위를 기초로 전원으로 부터 그곳을 통하여 통과하는 전류를 제어하므로써 출력 신호를 발생하고, 상기 출력신호가 상기 출력 단자를 통하여 외부회로에 공급되는 두번째 수단, 상기 첫번째 수단에 결합되고, 상기 두번째 수단의 상기 입력단자의 상기 전위와 상기 입력신호로 부터 첫번째와 두번째 제어 신호들을 발생하고, 상기 입력신호의 전압이 변할때 상기 첫번째와 두번째 제어신호들이 소정의 시간에 설정되도록 정의되는 세번째 수단 및 상기 세번째 수단에 결합되고, 상기 첫번째 수단이 상기 입력 신호의 전압의 변화에 대하여상기 두번째 전위를 출력할때 상기 세번째 수단으로부터 공급된 상기 첫번째와 두번째 제어신호들에 의하여 정의된 소정의 시간동안 상기 입력단자에 결합된 기생용량을 방전하고 상기 두번째 수단의 상기 입력 단자의 전위를 상기 두번째 전위보다 더 낮게 설정하기 위한 네번째 수단등으로 이루어진 출력버퍼회로.
  9. 제8항에 있어서, 상기 네번째 수단이 상기 두번째 수단의 상기 입력단자와 상기 전원 사이에 직렬로 접속된 첫번째와 두번째 MOS 트랜지스터들을 포함하고, 상기 첫번째와 두번째 제어신호들이 상기 첫번째와 두번째 MOS 트랜지스터들의 게이트에 각각 공급되는 출력버퍼회로.
  10. 제9항에 있어서, 상기 세번째 수단이 상기 두번째 수단의 상기 입력단자의 전위로 부터 피드백 신호를 발생하기 위한 CMOS 인버터 수단, 상기 소정의 시간만큼 상기 입력 신호를 지연하고 지연된 신호를 출력하기 위한 지연 수단 및 상기 피드백 신호와 상기 지연된 신호로부터 상기 두번째 제어신호를 발생하기 위한 게이트 수단을 포함하고, 상기 입력 신호가 상기 첫번째 제어 신호로서 상기 첫번째 MOS 트랜지스터의 게이트에 공급되며, 상기 게이트 수단으로 부터 얻어진 상기 두번째 제어 신호가 상기 두번째 MOS 트랜지스터의 게이트에 공급되는 출력버퍼회로.
  11. 제10항에 있어서, 상기 지연수단이 인버터를 포함하고, 상기 게이트 수단이 NOR 게이트를 포함하는 출력버퍼회로.
  12. 제8항에 있어서, 상기 두번째 수단이 게이트, 드레인 및 소오스를 가지는 오픈 드레인 MOS 트랜지스터를 포함하고, 상기 게이트가 상기 두번째 수단의 상기 입력 단자를 형성하고, 상기 오픈 드레인 MOS 트랜지스터의 드레인이 상기 두번째 수단의 상기 출력 단자를 형성하고, 상기 그의 소오스가 상기 전원에 접속되는 출력버퍼회로.
  13. 제8항에 있어서, 상기 입력 신호가 CMOS 레벨 신호이고, 상기 출력 신호가 ECL 레벨 신호인 출력버퍼회로.
  14. 제8항에 있어서, 상기 입력신호가 CMOS 레벨 신호이고, 상기 두번째 전위가 CMOS 논리의 하이레벨에 대응하는 고전위와 CMOS 논리의 로우레벨에 대응하는 저전위 사이에 있는 출력버퍼회로.
  15. 입력 신호의 전압을 기초로 첫번째 전위와 두번째 전위를 발생하고, 상기 첫번째 전위가 상기 두번째 전위보다 더 높은 첫번째 수단, 상기 첫번째 수단과 출력단자에 결합된 입력단자를 가지며, 상기 입력단자의 전위를 기초로 전원으로부터 그곳을 통하여 통과하는 전류를 제어하므로써 출력 신호를 발생하고, 상기 출력 신호가 상기 출력 단자를 통하여 외부 회로에 공급되는 두번째 수단, 상기 첫번째 수단에 결합되고, 상기 입력신호의 전압의 첫번째 변화에 대하여 첫번째 소정의 시간동안 상기 입력 신호로 부터 첫번째 제어신호를 발생하고 상기 입력 신호의 전압의 두번째 변화에 대하여 두번째 소정의 시간동안 상기 입력신호로부터 두번째 제어신호를 발생하기 위한 세번째 수단 및 상기 세번째 수단에 결합되고, 상기 세번째 수단으로 부터 공급된 상기 첫번째 제어 신호에 의하여 정의된 첫번째 소정의 시간동안 상기 입력단자에 결합된 기생용량을 방전하고 상기 두번째 수단의 상기 입력단자의 전위를 상기 두번째 전위보다 더 낮게 설정하고, 상기 세번째 수단으로 부터 공급된 상기 두번째 제어 신호에 의하여 정의된 상기 두번째 소정의 시간동안 상기 기생용량을 충전하고 상기 첫번째 전위와 동일한 상기 두번째 수단의 상기 입력단자의 전위를 설정하기 위한 네번째 수단 등으로 이루어진 출력버퍼회로.
  16. 제15항에 있어서, 상기 네번째 수단이 상기 두번째 제어 신호가 공급된 게이트, 상기 전원에 접속된 소오스 및 상기 두번째 수단의 입력 단자에 접속된 드레인을 갖는 PMOS 트랜지스터와 상기 첫번째 제어 신호가 공급된 게이트, 상기 전원에 접속된 소오스 및 상기 두번째 수단의 상기 입력단자에 접속된 드레인을 갖는 NMOS 트랜지스터를 포함하는 출력버퍼회로.
  17. 제15항에 있어서, 상기 세번째 수단이 상기 입력 전압을 지연하고 지연된 신호를 출력하기 위한 지연수단, 상기 입력 신호와 상기 지연된 신호로 부터 상기 첫번째 제어신호를 발생하기 위한 첫번째 게이트 수단 및 상기 입력신호와 상기 지연된 신호로 부터 상기 두번째 제어신호를 발생하기 위한 두번째 게이트 수단을 포함하는 출력버퍼회로.
  18. 제17항에 있어서, 상기 지연수단이 인버터를 포함하는 출력버퍼회로.
  19. 제17항에 있어서, 상기 첫번째 게이트 수단이 상기 입력신호와 상기 지연된 신호를 수신하고 NAND 게이트 신호를 출력하기 위한 NAND 게이트 수단과 상기 NAND 게이트 신호를 인버트하므로써 상기 첫번째 제어신호를 출력하기위한 인버터 수단을 포함하는 출력버퍼회로.
  20. 제17항에 있어서, 상기 두번째 게이트 수단이 상기 입력 신호와 상기 지연된 신호를 수신하고 NOR 게이트 신호를 출력하기 위한 NOR 게이트 수단과 상기 NOR 게이트 신호를 인버트하므로써 상기 두번째 제어 신호를 출력하기 위한 인버터 수단을 포함하는 출력버퍼회로.
  21. 제15항에 있어서, 상기 두번째 수단이 게이트, 드레인 및 소오스를 가지는 오픈 드레인 MOS 트랜지스터를 포함하고, 상기 게이트가 상기 두번째 수단의 상기 입력단자를 형성하며, 상기 오픈 드레인 MOS 트랜지스터의 드레인이 상기 두번째 수단의 상기 출력 단자를 형성하고, 그의 소오스가 상기 전원에 접속되는 출력버퍼회로.
  22. 제15항에 있어서, 상기 입력 신호가 CMOS 레벨 신호이고, 상기 출력 신호가 ECL 레벨 신호인 출력버퍼회로.
  23. 제15항에 있어서, 상기 입력 신호가 CMOS 레벨신호이고, 상기 두번째 전위가 CMOS 논리의 하이레벨에 대응하는 고전위와 CMOS 논리의 로우레벨에 대응하는 저전위 사이에 있는 출력버퍼회로.
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