JPH0697803A - 入力回路 - Google Patents
入力回路Info
- Publication number
- JPH0697803A JPH0697803A JP4270917A JP27091792A JPH0697803A JP H0697803 A JPH0697803 A JP H0697803A JP 4270917 A JP4270917 A JP 4270917A JP 27091792 A JP27091792 A JP 27091792A JP H0697803 A JPH0697803 A JP H0697803A
- Authority
- JP
- Japan
- Prior art keywords
- inverter
- voltage
- input
- mos transistor
- channel mos
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
- H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 ＴＴＬレベルのハイレベル出力論理レベルの
信号が入力された時に、貫通電流が流れず、正しい論理
値を出力するＣＭＯＳ構成の入力回路を提供する。 【構成】 入力信号を論理反転して出力するインバータ
２０への電流供給を遮断する貫通電流防止回路２１は、
基準電圧発生回路１０、インバータ１２，１３およびＭ
ＯＳトランジスタ１１ａ，１１ｂ，１４，１５から構成
される。インバータ１２のしきい値電圧はＴＴＬレベル
のハイレベル出力論理レベルよりも僅かに低い値に設定
されており、インバータ２０のしきい値電圧はインバー
タ１２よりも低く設定されている。インバータ２０に入
力される信号の電圧がＴＴＬレベルのハイレベル出力論
理レベル程度の時、インバータ２０は反転してローレベ
ルの信号を出力し、ＭＯＳトランジスタ１５がオフ状態
となってインバータ２０への電流供給を遮断する。
信号が入力された時に、貫通電流が流れず、正しい論理
値を出力するＣＭＯＳ構成の入力回路を提供する。 【構成】 入力信号を論理反転して出力するインバータ
２０への電流供給を遮断する貫通電流防止回路２１は、
基準電圧発生回路１０、インバータ１２，１３およびＭ
ＯＳトランジスタ１１ａ，１１ｂ，１４，１５から構成
される。インバータ１２のしきい値電圧はＴＴＬレベル
のハイレベル出力論理レベルよりも僅かに低い値に設定
されており、インバータ２０のしきい値電圧はインバー
タ１２よりも低く設定されている。インバータ２０に入
力される信号の電圧がＴＴＬレベルのハイレベル出力論
理レベル程度の時、インバータ２０は反転してローレベ
ルの信号を出力し、ＭＯＳトランジスタ１５がオフ状態
となってインバータ２０への電流供給を遮断する。
Description
【０００１】
【産業上の利用分野】本発明は、入力信号レベルがＴＴ
ＬレベルにコンパチブルなＣＭＯＳ入力回路、またはＣ
ＭＯＳ素子とバイポーラ素子の混成であるＢｉＣＭＯＳ
入力回路に関する。
ＬレベルにコンパチブルなＣＭＯＳ入力回路、またはＣ
ＭＯＳ素子とバイポーラ素子の混成であるＢｉＣＭＯＳ
入力回路に関する。
【０００２】
【従来の技術】従来、入力信号レベルがＴＴＬレベルに
コンパチブルであるＣＭＯＳ素子による入力回路、また
はＣＭＯＳ素子とバイポーラ素子の混成であるＢｉＣＭ
ＯＳ素子の入力回路としては、以下に示すような回路が
使用されている。図７は、従来のＴＴＬコンパチブルの
ＣＭＯＳ入力回路を説明する図である。図７において、
６０はＴＴＬレベルの信号を出力するＴＴＬドライバで
あり、７１はＴＴＬレベルの信号をＣＭＯＳレベルの信
号に変換する入力回路であり、７４は入出力信号レベル
がＣＭＯＳレベルであるＣＭＯＳ回路である。この入力
回路７１は、ＰチャネルＭＯＳトランジスタ７２とＮチ
ャネルＭＯＳトランジスタ７３とで構成されるインバー
タであり、ＴＴＬドライバ６０の出力信号を論理反転し
て出力する。
コンパチブルであるＣＭＯＳ素子による入力回路、また
はＣＭＯＳ素子とバイポーラ素子の混成であるＢｉＣＭ
ＯＳ素子の入力回路としては、以下に示すような回路が
使用されている。図７は、従来のＴＴＬコンパチブルの
ＣＭＯＳ入力回路を説明する図である。図７において、
６０はＴＴＬレベルの信号を出力するＴＴＬドライバで
あり、７１はＴＴＬレベルの信号をＣＭＯＳレベルの信
号に変換する入力回路であり、７４は入出力信号レベル
がＣＭＯＳレベルであるＣＭＯＳ回路である。この入力
回路７１は、ＰチャネルＭＯＳトランジスタ７２とＮチ
ャネルＭＯＳトランジスタ７３とで構成されるインバー
タであり、ＴＴＬドライバ６０の出力信号を論理反転し
て出力する。
【０００３】以下、従来のＣＭＯＳ入力回路７１の動作
を説明する。ＴＴＬドライバ６０の出力信号、即ちノー
ドＳ６０の電圧が入力回路７１のハイレベル（論理値
１）入力論理レベル（ＶIH）より高い場合、Ｐチャネル
ＭＯＳトランジスタ７２は高抵抗（オフ）状態となり、
ＮチャネルＭＯＳトランジスタ７３は低抵抗（オン）状
態となる。よって、入力回路７１の出力、即ちノードＳ
７１はグランド（接地）に低抵抗値の抵抗を介して接続
された状態となり、ノードＳ７１の電圧はグランド電位
（０Ｖ）に近い電圧値（論理値０）となる。
を説明する。ＴＴＬドライバ６０の出力信号、即ちノー
ドＳ６０の電圧が入力回路７１のハイレベル（論理値
１）入力論理レベル（ＶIH）より高い場合、Ｐチャネル
ＭＯＳトランジスタ７２は高抵抗（オフ）状態となり、
ＮチャネルＭＯＳトランジスタ７３は低抵抗（オン）状
態となる。よって、入力回路７１の出力、即ちノードＳ
７１はグランド（接地）に低抵抗値の抵抗を介して接続
された状態となり、ノードＳ７１の電圧はグランド電位
（０Ｖ）に近い電圧値（論理値０）となる。
【０００４】逆に、ＴＴＬドライバ６０の出力信号、即
ちノードＳ６０の電圧が入力回路７１のローレベル（論
理値０）入力論理レベル（ＶIL）より低い場合、Ｐチャ
ネルＭＯＳトランジスタ７２は低抵抗（オン）状態とな
り、ＮチャネルＭＯＳトランジスタ７３は高抵抗（オ
フ）状態となる。よって、入力回路７１の出力、即ちノ
ードＳ７１は電源（Ｖcc）に低抵抗値の抵抗を介して接
続された状態となり、ノードＳ７１の電圧はＶccに近い
電圧値（論理値１）となる。
ちノードＳ６０の電圧が入力回路７１のローレベル（論
理値０）入力論理レベル（ＶIL）より低い場合、Ｐチャ
ネルＭＯＳトランジスタ７２は低抵抗（オン）状態とな
り、ＮチャネルＭＯＳトランジスタ７３は高抵抗（オ
フ）状態となる。よって、入力回路７１の出力、即ちノ
ードＳ７１は電源（Ｖcc）に低抵抗値の抵抗を介して接
続された状態となり、ノードＳ７１の電圧はＶccに近い
電圧値（論理値１）となる。
【０００５】従来の入力回路７１は、以上のような動作
となる。ＴＴＬレベルのハイレベル出力論理レベルとし
て規定されているＶOHはＣＭＯＳレベルのハイレベル入
力論理レベルＶIHよりも低くなっている。このようなＴ
ＴＬレベルのハイレベル出力論理レベルＶOHが入力回路
７１に入力された場合、ＰチャネルＭＯＳトランジスタ
７２が完全にオフ状態にならず、かつＮチャネルＭＯＳ
トランジスタ７３が完全にオン状態にならない、いわば
中途半端な状態になる場合がある。この状態において
は、ＰチャネルＭＯＳトランジスタ７２とＮチャネルＭ
ＯＳトランジスタ７３を介して、電源よりグランドに電
流（貫通電流）が流れる。
となる。ＴＴＬレベルのハイレベル出力論理レベルとし
て規定されているＶOHはＣＭＯＳレベルのハイレベル入
力論理レベルＶIHよりも低くなっている。このようなＴ
ＴＬレベルのハイレベル出力論理レベルＶOHが入力回路
７１に入力された場合、ＰチャネルＭＯＳトランジスタ
７２が完全にオフ状態にならず、かつＮチャネルＭＯＳ
トランジスタ７３が完全にオン状態にならない、いわば
中途半端な状態になる場合がある。この状態において
は、ＰチャネルＭＯＳトランジスタ７２とＮチャネルＭ
ＯＳトランジスタ７３を介して、電源よりグランドに電
流（貫通電流）が流れる。
【０００６】図８は、図７に示す従来の入力回路７１の
入力信号（ＶI ）、出力信号（ＶO）および上記貫通電
流の関係のシュミレーション結果を示す図である。図８
において、横軸は入力電圧値（単位Ｖ）を示し、縦軸は
出力電圧値（単位Ｖ）および貫通電流値（単位ｍＡ）を
示す。このシュミレーション結果により、従来の入力回
路７１においては、入力電圧（ＶI ）が２Ｖ付近で大き
な貫通電流が発生することが判明した。
入力信号（ＶI ）、出力信号（ＶO）および上記貫通電
流の関係のシュミレーション結果を示す図である。図８
において、横軸は入力電圧値（単位Ｖ）を示し、縦軸は
出力電圧値（単位Ｖ）および貫通電流値（単位ｍＡ）を
示す。このシュミレーション結果により、従来の入力回
路７１においては、入力電圧（ＶI ）が２Ｖ付近で大き
な貫通電流が発生することが判明した。
【０００７】
【発明が解決しようとする課題】従来の入力回路７１は
上述したような構成となっているので、ＰチャネルＭＯ
Ｓトランジスタ７２およびＮチャネルＭＯＳトランジス
タ７３が共に不完全な状態（オン状態でもオフ状態でも
ない状態）となった場合、ＰチャネルＭＯＳトランジス
タ７２およびＮチャネルＭＯＳトランジスタ７３の各チ
ャネルを介して貫通電流が流れるという問題点がある。
この貫通電流が発生した場合、入力回路７１の消費電力
が増加するので、従来の入力回路においては、Ｐチャネ
ルＭＯＳトランジスタ７２およびＮチャネルＭＯＳトラ
ンジスタ７３のサイズを小さくして上記貫通電流を少な
くしている。
上述したような構成となっているので、ＰチャネルＭＯ
Ｓトランジスタ７２およびＮチャネルＭＯＳトランジス
タ７３が共に不完全な状態（オン状態でもオフ状態でも
ない状態）となった場合、ＰチャネルＭＯＳトランジス
タ７２およびＮチャネルＭＯＳトランジスタ７３の各チ
ャネルを介して貫通電流が流れるという問題点がある。
この貫通電流が発生した場合、入力回路７１の消費電力
が増加するので、従来の入力回路においては、Ｐチャネ
ルＭＯＳトランジスタ７２およびＮチャネルＭＯＳトラ
ンジスタ７３のサイズを小さくして上記貫通電流を少な
くしている。
【０００８】上述のように入力回路７１を構成するＰチ
ャネルＭＯＳトランジスタ７２およびＮチャネルＭＯＳ
トランジスタ７３のサイズを小さくした場合、入力回路
７１のドライブ能力が低下し、更に入力回路７１の動作
速度が遅くなるという問題点がある。本発明は、このよ
うな問題点に鑑みてなされたものであり、ＴＴＬレベル
信号を直接入力しても貫通電流が少なく、ドライブ能力
が高く、更に動作速度が速いＣＭＯＳ入力回路を提供す
ることを目的とする。
ャネルＭＯＳトランジスタ７２およびＮチャネルＭＯＳ
トランジスタ７３のサイズを小さくした場合、入力回路
７１のドライブ能力が低下し、更に入力回路７１の動作
速度が遅くなるという問題点がある。本発明は、このよ
うな問題点に鑑みてなされたものであり、ＴＴＬレベル
信号を直接入力しても貫通電流が少なく、ドライブ能力
が高く、更に動作速度が速いＣＭＯＳ入力回路を提供す
ることを目的とする。
【０００９】
【課題を解決するための手段】上記目的を達成するた
め、本発明の入力回路は、入力端子に接続され、入力信
号を論理反転して出力するインバータと、上記入力端子
に接続され、上記入力信号の電圧に応じて上記インバー
タへの電流供給を遮断する制御回路とを有し、上記制御
回路は、上記入力信号の電圧を監視し、上記入力信号の
電圧が上記インバータのしきい値電圧よりも予め定めら
れた値だけ大きい時に上記インバータへの電流供給を遮
断する。
め、本発明の入力回路は、入力端子に接続され、入力信
号を論理反転して出力するインバータと、上記入力端子
に接続され、上記入力信号の電圧に応じて上記インバー
タへの電流供給を遮断する制御回路とを有し、上記制御
回路は、上記入力信号の電圧を監視し、上記入力信号の
電圧が上記インバータのしきい値電圧よりも予め定めら
れた値だけ大きい時に上記インバータへの電流供給を遮
断する。
【００１０】
【作用】本発明の入力回路は、入力端子に接続され、入
力信号を論理反転して出力するインバータと、上記入力
端子に接続され、上記入力信号の電圧に応じて上記イン
バータへの電流供給を遮断する制御回路とから構成され
る。上記インバータを構成するＭＯＳトランジスタのサ
イズを大きくすることにより、入力回路の動作速度を速
くし、ドライブ能力を高めている。入力信号の電圧が上
記インバータのしきい値電圧よりも予め定められた値だ
け大きい時に、上記制御回路が上記インバータへの電流
供給を遮断することにより、上記インバータを構成する
ＭＯＳトランジスタが完全なオフ状態でない時に発生す
る貫通電流を防止する。上記制御回路が上記インバータ
への電流供給を遮断する電圧をＴＴＬレベルのハイレベ
ル出力論理レベル（ＶOH）より僅かに小さい値にするこ
とにより、上記インバータにＴＴＬレベルのハイレベル
出力論理レベル程度の信号が入力されたとしても、上記
インバータには貫通電流が流れず、入力回路の消費電力
が小さいものとなる。
力信号を論理反転して出力するインバータと、上記入力
端子に接続され、上記入力信号の電圧に応じて上記イン
バータへの電流供給を遮断する制御回路とから構成され
る。上記インバータを構成するＭＯＳトランジスタのサ
イズを大きくすることにより、入力回路の動作速度を速
くし、ドライブ能力を高めている。入力信号の電圧が上
記インバータのしきい値電圧よりも予め定められた値だ
け大きい時に、上記制御回路が上記インバータへの電流
供給を遮断することにより、上記インバータを構成する
ＭＯＳトランジスタが完全なオフ状態でない時に発生す
る貫通電流を防止する。上記制御回路が上記インバータ
への電流供給を遮断する電圧をＴＴＬレベルのハイレベ
ル出力論理レベル（ＶOH）より僅かに小さい値にするこ
とにより、上記インバータにＴＴＬレベルのハイレベル
出力論理レベル程度の信号が入力されたとしても、上記
インバータには貫通電流が流れず、入力回路の消費電力
が小さいものとなる。
【００１１】
【実施例】以下、実施例を挙げて本発明を説明する。図
１は、本発明の入力回路の第１の実施例の構成を示す図
である。この入力回路１はインバータ２０と貫通電流防
止回路２１で構成されており、入力した信号を論理反転
して出力する。貫通電流防止回路２１は、基準電圧発生
回路１０、ＰチャネルＭＯＳトランジスタ１１ａ，１
４，１５、ＮチャネルＭＯＳトランジスタ１１ｂ、およ
びインバータ１２，１３で構成されている。インバータ
１２，１３，３０は、図７のインバータ（入力回路）７
１と同様に、ＰチャネルＭＯＳトランジスタとＮチャネ
ルＭＯＳトランジスタとで構成されている。
１は、本発明の入力回路の第１の実施例の構成を示す図
である。この入力回路１はインバータ２０と貫通電流防
止回路２１で構成されており、入力した信号を論理反転
して出力する。貫通電流防止回路２１は、基準電圧発生
回路１０、ＰチャネルＭＯＳトランジスタ１１ａ，１
４，１５、ＮチャネルＭＯＳトランジスタ１１ｂ、およ
びインバータ１２，１３で構成されている。インバータ
１２，１３，３０は、図７のインバータ（入力回路）７
１と同様に、ＰチャネルＭＯＳトランジスタとＮチャネ
ルＭＯＳトランジスタとで構成されている。
【００１２】インバータ２０のしきい値をＶTG1 、イン
バータ１２のしきい値をＶTG2 とすると、 ＶTG1 ＜ＶTG2 ＜ＶOH（ＶOHはＴＴＬレベルのハイレベ
ル出力論理レベル） の式が成立するように各しきい値が設定される。このよ
うな設定とするために、ノードＳ４の電圧をＶS4、イン
バータ１２を構成するＰチャネルＭＯＳトランジスタの
しきい値をＶt とした場合に、 ＶS4≦ＶOH＋ＶT （ＶOHはＴＴＬレベルのハイレベル
出力論理レベル） の式が成立するように基準電圧発生回路１０の出力電圧
（ノードＳ５の電圧）が設定される。
バータ１２のしきい値をＶTG2 とすると、 ＶTG1 ＜ＶTG2 ＜ＶOH（ＶOHはＴＴＬレベルのハイレベ
ル出力論理レベル） の式が成立するように各しきい値が設定される。このよ
うな設定とするために、ノードＳ４の電圧をＶS4、イン
バータ１２を構成するＰチャネルＭＯＳトランジスタの
しきい値をＶt とした場合に、 ＶS4≦ＶOH＋ＶT （ＶOHはＴＴＬレベルのハイレベル
出力論理レベル） の式が成立するように基準電圧発生回路１０の出力電圧
（ノードＳ５の電圧）が設定される。
【００１３】ＰチャネルＭＯＳトランジスタ１１ａとＮ
チャネルＭＯＳトランジスタ１１ｂとで構成されるトラ
ンスミッションゲート１１は、基準電圧発生回路１０へ
の電流の逆流を防止するゲート回路である。Ｐチャネル
ＭＯＳトランジスタ１１ａは出力信号ＶO によって制御
され、ＮチャネルＭＯＳトランジスタ１１ｂは入力信号
ＶI によって制御される。ＰチャネルＭＯＳトランジス
タ１４はインバータ１３の出力によって制御され、ノー
ドＳ１を電源電圧Ｖccにプルアップするトランジスタで
ある。ＰチャネルＭＯＳトランジスタ１５はインバータ
１３の出力により制御され、インバータ２０への電源電
圧Ｖccの供給を遮断するトランジスタである。インバー
タ２０を構成するＰチャネルＭＯＳトランジスタおよび
ＮチャネルＭＯＳトランジスタは、図７に示した従来の
入力回路（インバータ）７１を構成するＰチャネルＭＯ
Ｓトランジスタ７２およびＮチャネルＭＯＳトランジス
タ７３よりも面積が大きいので、インバータ２０はイン
バータ７１よりも駆動能力が高く、動作速度も速い。ま
た、インバータ１２，１３に流れる貫通電流を小さくす
るため、インバータ１２，１３を構成するＰチャネルＭ
ＯＳトランジスタおよびＮチャネルＭＯＳトランジスタ
の面積は小さく設計されている。
チャネルＭＯＳトランジスタ１１ｂとで構成されるトラ
ンスミッションゲート１１は、基準電圧発生回路１０へ
の電流の逆流を防止するゲート回路である。Ｐチャネル
ＭＯＳトランジスタ１１ａは出力信号ＶO によって制御
され、ＮチャネルＭＯＳトランジスタ１１ｂは入力信号
ＶI によって制御される。ＰチャネルＭＯＳトランジス
タ１４はインバータ１３の出力によって制御され、ノー
ドＳ１を電源電圧Ｖccにプルアップするトランジスタで
ある。ＰチャネルＭＯＳトランジスタ１５はインバータ
１３の出力により制御され、インバータ２０への電源電
圧Ｖccの供給を遮断するトランジスタである。インバー
タ２０を構成するＰチャネルＭＯＳトランジスタおよび
ＮチャネルＭＯＳトランジスタは、図７に示した従来の
入力回路（インバータ）７１を構成するＰチャネルＭＯ
Ｓトランジスタ７２およびＮチャネルＭＯＳトランジス
タ７３よりも面積が大きいので、インバータ２０はイン
バータ７１よりも駆動能力が高く、動作速度も速い。ま
た、インバータ１２，１３に流れる貫通電流を小さくす
るため、インバータ１２，１３を構成するＰチャネルＭ
ＯＳトランジスタおよびＮチャネルＭＯＳトランジスタ
の面積は小さく設計されている。
【００１４】図２は、入力回路１の各ノードの論理値お
よびＰチャネルＭＯＳトランジスタ１５の状態を示す図
である。図２において、ＶTG1 はインバータ２０のしき
い値電圧であり、ＶTG2 はインバータ１２のしきい値電
圧であり、Ｖccは電源電圧であり、ＶS1はノードＳ１の
電圧であり、ＶS2はノードＳ２の電圧である。Ｖccが５
Ｖの場合、ＶTG1 は１．５Ｖ程度に設定され、ＶTG2 は
ＶTG1 とＣＭＯＳレベルのハイレベル入力論理レベル
（３．５Ｖ）の中間に設定される。以下、図２を参照し
て入力回路１の動作を説明する。
よびＰチャネルＭＯＳトランジスタ１５の状態を示す図
である。図２において、ＶTG1 はインバータ２０のしき
い値電圧であり、ＶTG2 はインバータ１２のしきい値電
圧であり、Ｖccは電源電圧であり、ＶS1はノードＳ１の
電圧であり、ＶS2はノードＳ２の電圧である。Ｖccが５
Ｖの場合、ＶTG1 は１．５Ｖ程度に設定され、ＶTG2 は
ＶTG1 とＣＭＯＳレベルのハイレベル入力論理レベル
（３．５Ｖ）の中間に設定される。以下、図２を参照し
て入力回路１の動作を説明する。
【００１５】（１）入力電圧ＶI が０〜ＶTG1 の範囲に
ある場合 ＶS1はハイレベル（論理値１）となり、ＶS2はローレベ
ル（論理値０）となり、ＰチャネルＭＯＳトランジスタ
１５はオン状態であり、出力電圧ＶO はハイレベルとな
る。また、ＰチャネルＭＯＳトランジスタ１４はオン状
態であり、ノードＳ１をプルアップする。
ある場合 ＶS1はハイレベル（論理値１）となり、ＶS2はローレベ
ル（論理値０）となり、ＰチャネルＭＯＳトランジスタ
１５はオン状態であり、出力電圧ＶO はハイレベルとな
る。また、ＰチャネルＭＯＳトランジスタ１４はオン状
態であり、ノードＳ１をプルアップする。
【００１６】（２）入力電圧ＶI がＶTG1 〜ＶTG2 の範
囲にある場合 インバータ２０が論理反転して出力電圧ＶO はローレベ
ルとなる。ここで、ＰチャネルＭＯＳトランジスタ１５
はオン状態であり、インバータ２０を構成するＰチャネ
ルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジ
スタは完全なオフ状態または完全なオン状態ではないの
で、インバータ１２が論理反転してノードＳ１がローレ
ベル即ちノードＳ２がハイレベルになるまでインバータ
２０に貫通電流が流れる。
囲にある場合 インバータ２０が論理反転して出力電圧ＶO はローレベ
ルとなる。ここで、ＰチャネルＭＯＳトランジスタ１５
はオン状態であり、インバータ２０を構成するＰチャネ
ルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジ
スタは完全なオフ状態または完全なオン状態ではないの
で、インバータ１２が論理反転してノードＳ１がローレ
ベル即ちノードＳ２がハイレベルになるまでインバータ
２０に貫通電流が流れる。
【００１７】（３）入力電圧ＶI がＶTG2 〜Ｖccの範囲
にある場合 インバータ１２，１３が論理反転してＶS1はローレベル
となり、ＶS2はハイレベルとなる。インバータ１３の出
力がハイレベルになることにより、ＰチャネルＭＯＳト
ランジスタ１５はオフ状態となる。ＰチャネルＭＯＳト
ランジスタ１５がオフ状態となることによってインバー
タ２０がＶccから切り離された形となるので、インバー
タ２０に貫通電流が流れなくなる。
にある場合 インバータ１２，１３が論理反転してＶS1はローレベル
となり、ＶS2はハイレベルとなる。インバータ１３の出
力がハイレベルになることにより、ＰチャネルＭＯＳト
ランジスタ１５はオフ状態となる。ＰチャネルＭＯＳト
ランジスタ１５がオフ状態となることによってインバー
タ２０がＶccから切り離された形となるので、インバー
タ２０に貫通電流が流れなくなる。
【００１８】ここで、ＰチャネルＭＯＳトランジスタ１
４の機能について述べる。インバータ１２の貫通電流を
少なくするためにノードＳ４の電位を下げると、インバ
ータ１２のハイレベル出力の電圧が低くなり、インバー
タ１３に貫通電流が流れることになる。そこで、ノード
Ｓ１の電位がハイレベルの時に、ノードＳ２からフィー
ドバックをかけて、ＰチャネルＭＯＳトランジスタ１４
によりノードＳ１をプルアップしてインバータ１３の貫
通電流を防止している。従って、ノードＳ１の電位はＰ
チャネルＭＯＳトランジスタ１４のプルアップにより急
激にハイレベルからローレベルに変化するので、インバ
ータ１３にはほとんど貫通電流が流れない。
４の機能について述べる。インバータ１２の貫通電流を
少なくするためにノードＳ４の電位を下げると、インバ
ータ１２のハイレベル出力の電圧が低くなり、インバー
タ１３に貫通電流が流れることになる。そこで、ノード
Ｓ１の電位がハイレベルの時に、ノードＳ２からフィー
ドバックをかけて、ＰチャネルＭＯＳトランジスタ１４
によりノードＳ１をプルアップしてインバータ１３の貫
通電流を防止している。従って、ノードＳ１の電位はＰ
チャネルＭＯＳトランジスタ１４のプルアップにより急
激にハイレベルからローレベルに変化するので、インバ
ータ１３にはほとんど貫通電流が流れない。
【００１９】次に、トランスミッションゲート１１の機
能について述べる。ノードＳ１の電位がＶccまで上昇す
ると、ノードＳ４の電位はＶccよりも低いのでインバー
タ１２を構成するＰチャネルＭＯＳトランジスタのドレ
イン（ノードＳ１）からソース（ノードＳ４）へ電流が
逆流することになる。そこで、基準電圧発生回路１０と
インバータ１２との間にトランスミッションゲート１１
を設け、ノードＳ１がＶccレベルまで上昇するとトラン
スミッションゲート１１をオフ状態にして電流の逆流を
防止する。
能について述べる。ノードＳ１の電位がＶccまで上昇す
ると、ノードＳ４の電位はＶccよりも低いのでインバー
タ１２を構成するＰチャネルＭＯＳトランジスタのドレ
イン（ノードＳ１）からソース（ノードＳ４）へ電流が
逆流することになる。そこで、基準電圧発生回路１０と
インバータ１２との間にトランスミッションゲート１１
を設け、ノードＳ１がＶccレベルまで上昇するとトラン
スミッションゲート１１をオフ状態にして電流の逆流を
防止する。
【００２０】図３は、図１の入力回路１における入力電
圧（ＶI ）、出力電圧（ＶO ）および貫通電流の関係の
シュミレーション結果である。図３において、横軸は入
力電圧値（単位Ｖ）を示し、縦軸は出力電圧値（単位
Ｖ）および貫通電流値（単位ｍＡ）を示す。入力電圧Ｖ
I がＶTG1 に近いレベルになると、インバータ２０に貫
通電流が流れ始める。ＮチャネルＭＯＳトランジスタ１
１ｂのしきい値電圧は約１Ｖ程度であるので、入力電圧
ＶI がＶTG1 に近いレベルになると、ＮチャネルＭＯＳ
トランジスタ１１ｂ、インバータ１２のＰチャネルＭＯ
ＳトランジスタおよびＰチャネルＭＯＳトランジスタ１
１ａを介してノードＳ５が電源電圧Ｖccに接続される
が、インバータ１２を構成するＰチャネルＭＯＳトラン
ジスタが完全なオン状態となっていないので、電源電圧
Ｖccから基準電圧発生回路１０への電流の流入はほとん
どない。また、この際、インバータ１２にも僅かながら
貫通電流が流れ始める。
圧（ＶI ）、出力電圧（ＶO ）および貫通電流の関係の
シュミレーション結果である。図３において、横軸は入
力電圧値（単位Ｖ）を示し、縦軸は出力電圧値（単位
Ｖ）および貫通電流値（単位ｍＡ）を示す。入力電圧Ｖ
I がＶTG1 に近いレベルになると、インバータ２０に貫
通電流が流れ始める。ＮチャネルＭＯＳトランジスタ１
１ｂのしきい値電圧は約１Ｖ程度であるので、入力電圧
ＶI がＶTG1 に近いレベルになると、ＮチャネルＭＯＳ
トランジスタ１１ｂ、インバータ１２のＰチャネルＭＯ
ＳトランジスタおよびＰチャネルＭＯＳトランジスタ１
１ａを介してノードＳ５が電源電圧Ｖccに接続される
が、インバータ１２を構成するＰチャネルＭＯＳトラン
ジスタが完全なオン状態となっていないので、電源電圧
Ｖccから基準電圧発生回路１０への電流の流入はほとん
どない。また、この際、インバータ１２にも僅かながら
貫通電流が流れ始める。
【００２１】入力電圧（ＶI ）が上昇してインバータ２
０のしきい値ＶTG1 を越えるとインバータ２０が論理反
転して出力電圧ＶO はローレベルとなるが、インバータ
２０を構成するＰチャネルＭＯＳトランジスタおよびＮ
チャネルＭＯＳトランジスタは不完全なオン状態となる
ので、ＰチャネルＭＯＳトランジスタ１５およびインバ
ータ２０を介してＶccからグランドに大きな貫通電流が
流れることになる。また、入力電圧（ＶI ）の上昇に伴
ってインバータ１２に流れる貫通電流は増加する。
０のしきい値ＶTG1 を越えるとインバータ２０が論理反
転して出力電圧ＶO はローレベルとなるが、インバータ
２０を構成するＰチャネルＭＯＳトランジスタおよびＮ
チャネルＭＯＳトランジスタは不完全なオン状態となる
ので、ＰチャネルＭＯＳトランジスタ１５およびインバ
ータ２０を介してＶccからグランドに大きな貫通電流が
流れることになる。また、入力電圧（ＶI ）の上昇に伴
ってインバータ１２に流れる貫通電流は増加する。
【００２２】更に入力電圧（ＶI ）が上昇して約２．４
Ｖ程度になると、インバータ１２が論理反転してノード
Ｓ１がローレベルとなり、それに伴ってインバータ１３
が論理反転してノードＳ２がハイレベルとなり、Ｐチャ
ネルＭＯＳトランジスタ１４，１５がターンオフする。
すると、インバータ２０の貫通電流が制限されてほぼ０
ｍＡとなる。ここで、インバータ１２のしきい値電圧は
約２．５Ｖであるので、インバータ２０に貫通電流が流
れなくなった時点においてもインバータ１２には貫通電
流が僅かながら流れる。
Ｖ程度になると、インバータ１２が論理反転してノード
Ｓ１がローレベルとなり、それに伴ってインバータ１３
が論理反転してノードＳ２がハイレベルとなり、Ｐチャ
ネルＭＯＳトランジスタ１４，１５がターンオフする。
すると、インバータ２０の貫通電流が制限されてほぼ０
ｍＡとなる。ここで、インバータ１２のしきい値電圧は
約２．５Ｖであるので、インバータ２０に貫通電流が流
れなくなった時点においてもインバータ１２には貫通電
流が僅かながら流れる。
【００２３】以上に説明したように、ＴＴＬレベルのハ
イレベル出力論理レベルである２．５Ｖ程度の信号がこ
の入力回路１に入力されたとしても、貫通電流はほとん
ど流れないことになる。図３に示す貫通電流はシュミレ
ーションによるものであり、実際の動作においては入力
電圧ＶI の変化の際に一瞬だけ流れるのみであって、本
入力回路１における入力信号レベルが２．５Ｖ程度の時
の消費電力は従来の入力回路に比べて極めて少ないもの
である。
イレベル出力論理レベルである２．５Ｖ程度の信号がこ
の入力回路１に入力されたとしても、貫通電流はほとん
ど流れないことになる。図３に示す貫通電流はシュミレ
ーションによるものであり、実際の動作においては入力
電圧ＶI の変化の際に一瞬だけ流れるのみであって、本
入力回路１における入力信号レベルが２．５Ｖ程度の時
の消費電力は従来の入力回路に比べて極めて少ないもの
である。
【００２４】以上に述べた動作は、入力電圧ＶI がハイ
レベル（Ｖcc）からローレベル（０Ｖ）に変化する場合
にも当てはまるのもである。本実施例において、インバ
ータ１２，１３を構成するＰチャネルおよびＮチャネル
ＭＯＳトランジスタのサイズが非常に小さく、流れる貫
通電流が十分小さい場合には、プルアップ用Ｐチャネル
ＭＯＳトランジスタ１４およびトランスミッションゲー
ト１１を適宜省略した構成としてもよい。
レベル（Ｖcc）からローレベル（０Ｖ）に変化する場合
にも当てはまるのもである。本実施例において、インバ
ータ１２，１３を構成するＰチャネルおよびＮチャネル
ＭＯＳトランジスタのサイズが非常に小さく、流れる貫
通電流が十分小さい場合には、プルアップ用Ｐチャネル
ＭＯＳトランジスタ１４およびトランスミッションゲー
ト１１を適宜省略した構成としてもよい。
【００２５】図４は、本発明の入力回路の第２の実施例
の構成を示す図である。この入力回路２は、図１の入力
回路１の貫通電流防止回路２１のみで入力回路としたも
のであって、ＰチャネルＭＯＳトランジスタ１１ａのゲ
ートをインバータ１２の出力に接続した構成となってい
る。以下にその動作を説明する。
の構成を示す図である。この入力回路２は、図１の入力
回路１の貫通電流防止回路２１のみで入力回路としたも
のであって、ＰチャネルＭＯＳトランジスタ１１ａのゲ
ートをインバータ１２の出力に接続した構成となってい
る。以下にその動作を説明する。
【００２６】入力電圧（ＶI ）がハイレベル（論理値
１）から徐々に下降し、インバータ１２のしきい値電圧
（ＶTG2 ）よりも小さくなると、出力電圧（ＶO ）はハ
イレベル（論理値１）となる。これに伴って、インバー
タ１３が論理反転してノードＳ２がローレベルとなり、
ＰチャネルＭＯＳトランジスタ１４がオン状態となって
出力電圧（ＶO ）を電源電圧（Ｖcc）に強制的にプルア
ップする。従って、インバータ１３の入力は完全なハイ
レベルとなり、貫通電流は流れない。この時、トランス
ミッションゲート１１がオフ状態となるので、インバー
タ１２には電流が供給されなくなって貫通電流が流れな
い。以上に述べた動作は、入力電圧（ＶI ）がローレベ
ルからハイレベルに遷移する場合にも当てはまるもので
ある。
１）から徐々に下降し、インバータ１２のしきい値電圧
（ＶTG2 ）よりも小さくなると、出力電圧（ＶO ）はハ
イレベル（論理値１）となる。これに伴って、インバー
タ１３が論理反転してノードＳ２がローレベルとなり、
ＰチャネルＭＯＳトランジスタ１４がオン状態となって
出力電圧（ＶO ）を電源電圧（Ｖcc）に強制的にプルア
ップする。従って、インバータ１３の入力は完全なハイ
レベルとなり、貫通電流は流れない。この時、トランス
ミッションゲート１１がオフ状態となるので、インバー
タ１２には電流が供給されなくなって貫通電流が流れな
い。以上に述べた動作は、入力電圧（ＶI ）がローレベ
ルからハイレベルに遷移する場合にも当てはまるもので
ある。
【００２７】高い駆動能力および高速動作が要求されな
い場合には、第２の実施例である入力回路２の構成とす
ることにより、回路の簡略化を図りつつ、第１の実施例
と同様に消費電力の少ない入力回路を実現できる。
い場合には、第２の実施例である入力回路２の構成とす
ることにより、回路の簡略化を図りつつ、第１の実施例
と同様に消費電力の少ない入力回路を実現できる。
【００２８】図５は、本発明の入力回路の第３の実施例
の構成を示す図である。この入力回路３は、Ｐチャネル
ＭＯＳトランジスタ３０とＮチャネルＭＯＳトランジス
タ３１とで構成されるインバータ３６、ＮチャネルＭＯ
Ｓトランジスタ３２およびインバータ３３，３４から構
成される。インバータ３３，３４はインバータ３６より
もしきい値電圧が高く設定されている。
の構成を示す図である。この入力回路３は、Ｐチャネル
ＭＯＳトランジスタ３０とＮチャネルＭＯＳトランジス
タ３１とで構成されるインバータ３６、ＮチャネルＭＯ
Ｓトランジスタ３２およびインバータ３３，３４から構
成される。インバータ３３，３４はインバータ３６より
もしきい値電圧が高く設定されている。
【００２９】入力電圧がハイレベルからローレベルに変
化する場合、インバータ３３，３４はインバータ３６よ
りもしきい値電圧が低いので、インバータ３６よりも遅
れて論理反転してＮチャネルＭＯＳトランジスタ３２を
ターンオフし、インバータ３６の出力電圧がハイレベル
の状態における貫通電流を制限する。この入力回路３
は、インバータ３６のしきい値電圧が電源電圧Ｖccに近
い場合に、入力電圧が０Ｖに近い部分でのインバータ３
６の貫通電流を制限するために有効である。
化する場合、インバータ３３，３４はインバータ３６よ
りもしきい値電圧が低いので、インバータ３６よりも遅
れて論理反転してＮチャネルＭＯＳトランジスタ３２を
ターンオフし、インバータ３６の出力電圧がハイレベル
の状態における貫通電流を制限する。この入力回路３
は、インバータ３６のしきい値電圧が電源電圧Ｖccに近
い場合に、入力電圧が０Ｖに近い部分でのインバータ３
６の貫通電流を制限するために有効である。
【００３０】図６は、本発明の入力回路の第４の実施例
の構成を示す図である。この入力回路４は、Ｐチャネル
ＭＯＳトランジスタ３０とＮチャネルＭＯＳトランジス
タ３１とで構成されるインバータ３６、ＰチャネルＭＯ
Ｓトランジスタ４０、ＮチャネルＭＯＳトランジスタ３
２およびインバータ３３，３４，４１，４２から構成さ
れる。インバータ３３，３４はインバータ３６よりもし
きい値電圧が低く設定されており、インバータ４１，４
２はインバータ３６よりもしきい値電圧が高く設定され
ている。
の構成を示す図である。この入力回路４は、Ｐチャネル
ＭＯＳトランジスタ３０とＮチャネルＭＯＳトランジス
タ３１とで構成されるインバータ３６、ＰチャネルＭＯ
Ｓトランジスタ４０、ＮチャネルＭＯＳトランジスタ３
２およびインバータ３３，３４，４１，４２から構成さ
れる。インバータ３３，３４はインバータ３６よりもし
きい値電圧が低く設定されており、インバータ４１，４
２はインバータ３６よりもしきい値電圧が高く設定され
ている。
【００３１】入力電圧がハイレベルからローレベルに変
化する場合、インバータ３３，３４はインバータ３６よ
りもしきい値電圧が低いので、インバータ３６よりも遅
れて論理反転してＮチャネルＭＯＳトランジスタ３２を
ターンオフし、インバータ３６の出力電圧がハイレベル
の状態における貫通電流を制限する。入力電圧がローレ
ベルからハイレベルに変化する場合、インバータ４１，
４２はインバータ３６よりもしきい値電圧が高いので、
インバータ３６よりも遅れて論理反転してＰチャネルＭ
ＯＳトランジスタ４０をターンオフし、インバータ３６
の出力電圧がローレベルの状態における貫通電流を制限
する。この入力回路４は、入力される信号のハイレベル
出力電圧値が電源電圧Ｖccと０Ｖとのほぼ中間である場
合に、入力電圧がＶccに近い部分および入力電圧が０Ｖ
に近い部分でのインバータ３６の貫通電流を制限するた
めに有効である。
化する場合、インバータ３３，３４はインバータ３６よ
りもしきい値電圧が低いので、インバータ３６よりも遅
れて論理反転してＮチャネルＭＯＳトランジスタ３２を
ターンオフし、インバータ３６の出力電圧がハイレベル
の状態における貫通電流を制限する。入力電圧がローレ
ベルからハイレベルに変化する場合、インバータ４１，
４２はインバータ３６よりもしきい値電圧が高いので、
インバータ３６よりも遅れて論理反転してＰチャネルＭ
ＯＳトランジスタ４０をターンオフし、インバータ３６
の出力電圧がローレベルの状態における貫通電流を制限
する。この入力回路４は、入力される信号のハイレベル
出力電圧値が電源電圧Ｖccと０Ｖとのほぼ中間である場
合に、入力電圧がＶccに近い部分および入力電圧が０Ｖ
に近い部分でのインバータ３６の貫通電流を制限するた
めに有効である。
【００３２】本発明の入力回路は、本実施例に示したも
の以外に種種の構成をとることができることは言うまで
もなく、ここに述べた実施例は例示である。
の以外に種種の構成をとることができることは言うまで
もなく、ここに述べた実施例は例示である。
【００３３】
【発明の効果】以上に説明したように、本発明は、次段
に接続される論理回路をドライブするインバータ（バッ
ファ）を構成するＰチャネルＭＯＳトランジスタおよび
ＮチャネルＭＯＳトランジスタのサイズを大きくし、該
インバータと電源との間に貫通電流を防止するスイッチ
ング手段を設ける構成とすることにより、動作速度が速
く、駆動能力が高く、更に消費電力が少ないＴＴＬコン
パチブルの入力回路を提供することができる。
に接続される論理回路をドライブするインバータ（バッ
ファ）を構成するＰチャネルＭＯＳトランジスタおよび
ＮチャネルＭＯＳトランジスタのサイズを大きくし、該
インバータと電源との間に貫通電流を防止するスイッチ
ング手段を設ける構成とすることにより、動作速度が速
く、駆動能力が高く、更に消費電力が少ないＴＴＬコン
パチブルの入力回路を提供することができる。
【図１】本発明の入力回路の第１の実施例の構成を示す
図である。
図である。
【図２】第１の実施例の入力回路１各ノードの論理値お
よびＰチャネルＭＯＳトランジスタ１５の状態を示す図
である。
よびＰチャネルＭＯＳトランジスタ１５の状態を示す図
である。
【図３】第１の実施例における入力電圧（ＶI ）、出力
電圧（ＶO ）および貫通電流の関係のシュミレーション
結果を示す図である。
電圧（ＶO ）および貫通電流の関係のシュミレーション
結果を示す図である。
【図４】本発明の入力回路の第２の実施例の構成を示す
図である。
図である。
【図５】本発明の入力回路の第３の実施例の構成を示す
図である。
図である。
【図６】本発明の入力回路の第４の実施例の構成を示す
図である。
図である。
【図７】従来のＴＴＬコンパチブルのＣＭＯＳ入力回路
を説明する図である。
を説明する図である。
【図８】従来の入力回路の入力信号（ＶI ）、出力信号
（ＶO ）および貫通電流の関係のシュミレーション結果
を示す図である。
（ＶO ）および貫通電流の関係のシュミレーション結果
を示す図である。
１，２，３，４，７１・・・入力回路 １０・・・基準電圧発生回路 １１ａ，１４，１５，４０・・・ＰチャネルＭＯＳトラ
ンジスタ １１ｂ，３２・・・ＮチャネルＭＯＳトランジスタ １２，１３，３３，３４，３６，４０，４１・・・イン
バータ ２１・・・貫通電流防止回路 ６０・・・ＴＴＬドライバ ７４・・・ＣＭＯＳ回路
ンジスタ １１ｂ，３２・・・ＮチャネルＭＯＳトランジスタ １２，１３，３３，３４，３６，４０，４１・・・イン
バータ ２１・・・貫通電流防止回路 ６０・・・ＴＴＬドライバ ７４・・・ＣＭＯＳ回路
Claims (1)
- 【請求項１】 入力端子に接続され、入力信号を論理反
転して出力するインバータと、上記入力端子に接続さ
れ、上記入力信号の電圧に応じて上記インバータへの電
流供給を遮断する制御回路とを有し、 上記制御回路は、上記入力信号の電圧を監視し、上記入
力信号の電圧が上記インバータのしきい値電圧よりも予
め定められた値だけ大きい時に上記インバータへの電流
供給を遮断することを特徴とする入力回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27091792A JP3221459B2 (ja) | 1992-09-14 | 1992-09-14 | 入力回路 |
| US08/121,326 US5455520A (en) | 1992-09-14 | 1993-09-14 | CMOS input circuit for providing logical output signal from TTL compatible input signal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27091792A JP3221459B2 (ja) | 1992-09-14 | 1992-09-14 | 入力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0697803A true JPH0697803A (ja) | 1994-04-08 |
| JP3221459B2 JP3221459B2 (ja) | 2001-10-22 |
Family
ID=17492795
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27091792A Expired - Fee Related JP3221459B2 (ja) | 1992-09-14 | 1992-09-14 | 入力回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5455520A (ja) |
| JP (1) | JP3221459B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011151719A (ja) * | 2010-01-25 | 2011-08-04 | Renesas Electronics Corp | レベルシフト回路 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5828233A (en) * | 1996-09-12 | 1998-10-27 | Quality Semiconductor, Inc. | Mixed mode CMOS input buffer with bus hold |
| US5929680A (en) * | 1997-05-16 | 1999-07-27 | Tritech Microelectronics International Ltd | Short circuit reduced CMOS buffer circuit |
| US5994925A (en) * | 1998-04-13 | 1999-11-30 | Vlsi Technology, Inc. | Pseudo-differential logic receiver |
| US6091264A (en) * | 1998-05-27 | 2000-07-18 | Vanguard International Semiconductor Corporation | Schmitt trigger input stage |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60124124A (ja) * | 1983-12-08 | 1985-07-03 | Nec Corp | 入力回路 |
| US4791323A (en) * | 1986-10-23 | 1988-12-13 | Silicon Systems, Inc. | Level translation circuit |
| US4825106A (en) * | 1987-04-08 | 1989-04-25 | Ncr Corporation | MOS no-leak circuit |
| US4845381A (en) * | 1987-10-01 | 1989-07-04 | Vlsi Technology, Inc. | Voltage level shifting circuit |
| US5160855A (en) * | 1991-06-28 | 1992-11-03 | Digital Equipment Corporation | Floating-well CMOS output driver |
| US5266849A (en) * | 1992-02-19 | 1993-11-30 | Hal Computer Systems, Inc. | Tri state buffer circuit for dual power system |
-
1992
- 1992-09-14 JP JP27091792A patent/JP3221459B2/ja not_active Expired - Fee Related
-
1993
- 1993-09-14 US US08/121,326 patent/US5455520A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011151719A (ja) * | 2010-01-25 | 2011-08-04 | Renesas Electronics Corp | レベルシフト回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5455520A (en) | 1995-10-03 |
| JP3221459B2 (ja) | 2001-10-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3652868B2 (ja) | レベルシフタ | |
| JP3152867B2 (ja) | レベルシフト半導体装置 | |
| KR940003809B1 (ko) | Ttl 대 cmos 입력 버퍼 | |
| KR920010819B1 (ko) | 레벨 변환 기능을 갖는 출력버퍼회로 | |
| US6188244B1 (en) | Hysteresis input buffer | |
| US5216292A (en) | Pullup resistance control input circuit and output circuit | |
| EP0351820A2 (en) | Output circuit | |
| JP2959449B2 (ja) | 出力回路 | |
| JP3221459B2 (ja) | 入力回路 | |
| US20070279091A1 (en) | Digital Voltage Level Shifter | |
| JPH09172367A (ja) | レベルシフタ回路 | |
| JP2543248B2 (ja) | ＢｉＣＭＯＳフルスィング駆動回路 | |
| US5596295A (en) | In-phase signal output circuit, opposite-phase signal output circuit, and two-phase signal output circuit | |
| JPH05122049A (ja) | 出力バツフア回路 | |
| US5289061A (en) | Output gate for a semiconductor IC | |
| JP3583442B2 (ja) | 高速振幅制限プルアップ回路 | |
| JP3173489B2 (ja) | 半導体集積回路 | |
| JPH0677805A (ja) | 出力バッファ回路 | |
| JPH0210763A (ja) | 半導体集積回路 | |
| JP2891832B2 (ja) | Ｌｃｄドライバー回路 | |
| JPS62194736A (ja) | 半導体集積回路 | |
| JP2933466B2 (ja) | 入力回路 | |
| JP3226535B2 (ja) | 出力バッファ回路 | |
| JP3171518B2 (ja) | Ｂｉｍｏｓ回路 | |
| KR100223763B1 (ko) | 저잡음 출력버퍼회로 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20010731 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070817 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080817 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090817 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090817 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100817 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110817 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |