KR100223763B1 - 저잡음 출력버퍼회로 - Google Patents

저잡음 출력버퍼회로 Download PDF

Info

Publication number
KR100223763B1
KR100223763B1 KR1019950062105A KR19950062105A KR100223763B1 KR 100223763 B1 KR100223763 B1 KR 100223763B1 KR 1019950062105 A KR1019950062105 A KR 1019950062105A KR 19950062105 A KR19950062105 A KR 19950062105A KR 100223763 B1 KR100223763 B1 KR 100223763B1
Authority
KR
South Korea
Prior art keywords
pull
control signal
output
output data
state
Prior art date
Application number
KR1019950062105A
Other languages
English (en)
Other versions
KR970055503A (ko
Inventor
이상호
Original Assignee
김영환
현대전자산업주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대전자산업주식회사 filed Critical 김영환
Priority to KR1019950062105A priority Critical patent/KR100223763B1/ko
Publication of KR970055503A publication Critical patent/KR970055503A/ko
Application granted granted Critical
Publication of KR100223763B1 publication Critical patent/KR100223763B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements
    • H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
    • H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/01—Modifications for accelerating switching
    • H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
    • H03K19/01728—Modifications for accelerating switching in field-effect transistor circuits in synchronous circuits, i.e. by using clock signals
    • H03K19/01742—Modifications for accelerating switching in field-effect transistor circuits in synchronous circuits, i.e. by using clock signals by means of a pull-up or down element

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)

Abstract

본 발명은 신호가 하이레벨에서 로우레벨 또는 로우레벨에서 하이레벨로 전환될 때 출력단을 통해 순간전류가 흐르는 것을 방지하여 노이즈의 발생을 억제시킬 수 있는 저잡음 출력버퍼회로에 관한 것이다.
본 발명은 제1P형 및 제1N형 모스 트랜지스터 내지 제3P형 및 제3N형 모스 트랜지스터로 구성된 제3CMOS 트랜지스터를 구비하여 입력신호를 출력하기 위한 출력버퍼회로에 있어서, 제1CMOS 트랜지스터의 출력노드와 제3CMOS 트랜지스터의 출력단사이에 연결되어 입력이 로우상태에서 하이상태로 전환될 때 출력 신호를 서서히 로우상태에서 하이상태로 상승시켜 주기 위한 제1전류감소수단과, 제2CMOS 트랜지스터의 출력노드과 제3CMOS 트랜지스터의 출력단사이에 연결되어 입력이 하이상태에서 로우상태로 전환될 때 출력신호를 하이상태에서 로우상태로 서서히 하강시켜 주기 위한 제2전류감소수단을 구비한다.

Description

저잡음 출력버퍼회로
제1도는 종래 기술에 따른 출력버퍼의 회로도.
제2도 및 제3도는 상기 제1도의 출력버퍼회로의 주요 신호 파형도.
제4도는 본 발명에 따른 저잡음 출력버퍼의 일실시 회로도.
제5도 및 제6도는 상기 제4도의 출력버퍼회로의 주요 신호 파형도.
제7도는 상기 제4도의 출력버퍼회로의 동작 설명을 위한 주요 신호의 구간별 신호 파형도.
* 도면의 주요 부분에 대한 부호의 설명
100 : 풀업 제어 신호 발생부 110 : 풀다운 제어 신호 발생부
120 : 풀업 및 풀다운 구동부 130, 140 : 전류 감소부
본 발명은 메모리 소자의 출력버퍼회로에 관한 것으로서, 특히 입력신호의 신호레벨이 천이될 때 출력단을 통해 순간 전류가 흐르는 것을 방지하여 잡음을 감소시킬 수 있는 저잡음 출력버퍼회로에 관한 것이다.
제1도는 종래 기술에 따른 출력버퍼의 회로도이며, 제2도 및 제3도는 상기 제1도의 출력버퍼회로의 주요 신호 파형도이다.
제1도를 참조하면, 종래의 출력버퍼회로는 출력할 데이터(IN)를 입력받아 풀업 및 풀다운 제어 신호(노드(PG) 및 노드(NG)에 인가되는 신호)를 발생하는 풀업제어 신호 발생부(100) 및 풀다운 제어 신호 발생부(110)와, 상기 풀업 제어 신호 발생부(100)로부터의 풀업 제어 신호 및 상기 풀다운 제어 신호 발생부(110)로부터의 풀다운 제어 신호에 응답하여 풀업 또는 풀다운 구동하여 출력 데이터(OUT)를 출력하는 풀업 및 풀다운 구동부(120)로 이루어진다.
풀업 제어 신호 발생부(100)는 전원전압 및 접지전원 사이에 직렬연결되며, 게이트로 데이터(IN)를 각각 입력받는 PMOS 트랜지스터(P1) 및 NMOS 트랜지스터(N1)로 이루어진다. 상기 풀업 제어 신호 발생부(100)로부터의 풀업 제어 신호는 상기 PMOS 트랜지스터(P1)와 상기 NMOS 트랜지스터(N1)의 공통 드레인단으로부터 출력된다.
그리고, 풀다운 제어 신호 발생부(110)는 전원전압 및 접지전원 사이에 직렬 연결되며, 게이트로 데이터(IN)를 각각 입력받는 PMOS 트랜지스터(P2) 및 NMOS 트랜지스터(N2)로 이루어진다. 상기 풀다운 제어 신호 발생부(110)로부터의 풀다운 제어 신호는 상기 PMOS 트랜지스터(P2)와 상기 NMOS 트랜지스터(N2)의 공통 드레인단으로부터 출력된다.
또한, 풀업 및 풀다운 구동부(120)는 전원전압 및 접지전원 간에 직렬연결되며, 게이트로 풀업 제어 신호 및 풀다운 제어 신호를 각각 입력받는 PMOS 트랜지스터(P3) 및 NMOS 트랜지스터(N3)로 이루어진다. 상기 풀업 및 풀다운 구동부(120)로부터 출력되는 출력 데이터(OUT)는 상기 PMOS 트랜지스터(P3)와 상기 NMOS 트랜지스터(N3)의 공통 드레인단으로부터 출력된다.
상기한 바와 같이 이루어지는 종래의 출력버퍼회로의 동작을 제2도 및 제3도의 신호 파형도를 참조하여 설명한다.
제2도는 출력할 데이터(IN)가 로우(low)에서 하이(high)로 천이될 때, 제3도는 데이터(IN)가 하이상태에서 로우상태로 천이될 때의 각 노드별 파형도이다.
로우상태의 데이터(IN)가 입력되면, 풀업 제어 신호 발생부(100)의 PMOS 트랜지스터(P1) 및 풀다운 제어 신호 발생부(110)의 PMOS 트랜지스터(P2)가 각각 턴-온되어 하이상태의 풀업 제어 신호 및 풀다운 제어 신호를 출력한다.
그리고, 하이상태의 풀업 제어 신호 및 풀다운 제어 신호는 풀업 및 풀다운 구동부(120)의 PMOS 트랜지스터(P3) 및 NMOS 트랜지스터(N3)의 게이트에 각각 인가되어 NMOS 트랜지스터(N3)를 턴온시킨다.
따라서, 제2도(d)에 도시된 바와같이 로우상태의 출력 데이터(OUT)가 출력된다.
다음으로, 데이터(IN)가 제2도(a)에 도시된 바와같이 로우상태에서 하이상태로 천이되면, 풀업 제어 신호 발생부(100)의 NMOS 트랜지스터(N1)가 턴온되어 로우상태의 풀업 제어 신호를 출력하고, 풀다운 제어 신호 발생부(110)의 NMOS 트랜지스터(N2)도 턴온되어 로우 상태의 풀다운 제어 신호를 제2도(b)와 (c)에 도시된 바와같이 출력한다.
따라서, 로우상태의 풀업 제어 신호 및 풀다운 제어 신호는 풀업 및 풀다운 구동부(120)의 PMOS 트랜지스터(P3) 및 NMOS 트랜지스터(N3)의 게이트에 인가되어 PMOS 트랜지스터(P3)를 턴온시켜 출력단(OUT)으로 제2도(d)와 같이 하이상태의 신호가 출력되게 된다.
그러나, 이러한 상기 종래의 출력버퍼회로는 출력할 데이터(IN)의 신호레벨이 제2도에서와 같이 로우상태에서 하이상태로 천이되거나 제3도에서와 같이 하이상태에서 로우상태로 천이되어 풀업 제어 신호 및 풀다운 제어 신호가 하이상태에서 로우상태로 또는 로우상태에서 하이상태로 각각 바뀌는 경우에 풀업 및 풀다운 구동부(120)의 PMOS 트랜지스터(P3)와 NMOS 트랜지스터(N3)가 동시에 턴온되어 PMOS 트랜지스터(P3)와 NMOS 트랜지스터(N3)를 통해 순간적으로 전류가 흐르게 된다.
이러한 순간전류는 제2도 (d) 및 제3도 (d)에 도시된 바와같이 출력단(OUT)에서의 노이즈를 유발하게 되고, 이 발생된 노이즈가 메모리소자의 각 부분에 크게 영향을 미치게 되어 메모리소자의 동작속도를 저하시키게 되는 문제점을 발생한다.
본 발명은 상기한 바와같은 종래 기술의 문제점을 해결하기 위한 것으로서, 입력신호의 레벨 천이 시 풀업 및 풀다운 구동부를 통해 흐르는 순간전류를 방지하여 잡음을 감소시키는 저잡음 출력버퍼회로를 제공하는 데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명은, 데이터를 입력받아 풀업 및 풀다운 제어 신호를 각기 발생하는 풀업 제어 신호 발생 수단 및 풀다운 제어 신호 발생수단; 상기 풀업 제어 신호 및 상기 풀다운 제어 신호에 응답하여 풀업 또는 풀다운 구동하여 출력 데이터를 출력하는 풀업 및 풀다운 구동 수단; 상기 풀업 및 풀다운 구동 수단으로부터의 출력 데이터에 응답하여 상기 풀업 제어 신호의 천이 기울기를 조절하여 상기 데이터가 로우상태에서 하이상태로 천이할 때 상기 풀업 및 풀다운 구동 수단에 흐르는 순간전류를 줄이기 위한 제1 전류 감소 수단; 및 상기 풀업 및 풀다운 구동 수단으로부터의 출력 데이터에 응답하여 상기 풀다운 제어 신호의 천이 기울기를 조절하여 상기 데이터가 하이상태에서 로우상태로 천이할 때 상기 풀업 및 풀다운 구동 수단에 흐르는 순간전류를 줄이기 위한 제2 전류 감소 수단을 포함하되, 상기 제1 전류 감소 수단은, 상기 출력 데이터 및 외부로부터 인가되는 제어 신호를 입력받아 부정논리곱하는 제1 부정논리곱 수단; 및 전원전압단 및 상기 풀업 제어 신호를 인가받는 노드 간에 직렬연결되며 게이트로 각각 상기 제1 부정논리곱 수단으로부터의 신호 및 접지전원을 입력받는 제1 및 제2 PMOS 트랜지스터를 포함하며, 상기 제2 전류 감소 수단은, 외부로부터 인가되는 제어 신호 및 상기 출력 데이터를 입력받아 부정논리곱하는 제2 부정논리곱 수단; 및 상기 풀다운 제어 신호를 인가받는 노드 및 접지전원단 간에 직렬연결되며 게이트로 각각 전원전압 및 상기 제2 부정논리곱 수단으로부터의 신호를 입력받는 제1 및 제2 NMOS 트랜지스터를 포함하여 이루어진다.
이하, 본 발명의 일실시예를 첨부된 도면을 참조하여 상세히 설명한다.
제4도는 본 발명에 따른 저잡음 출력버퍼의 일실시 회로도이고, 제5도 및 제6도는 상기 제4도의 출력버퍼회로의 주요 신호 파형도이다.
제4도를 참조하면, 본 발명의 저잡음 출력버퍼회로는 출력할 데이터(IN)를 입력받아 풀업 및 풀다운 제어 신호(노드(PG) 및 노드(NG)에 인가되는 신호)를 발생하는 풀업 제어 신호 발생부(100) 및 풀다운 제어 신호 발생부(110)와, 상기 풀업 제어 신호 발생부(100)로부터의 풀업 제어 신호 및 상기 풀다운 제어 신호 발생부(110)로부터의 풀다운 제어 신호에 응답하여 풀업 또는 풀다운 구동하여 출력 데이터(OUT)를 출력하는 풀업 및 풀다운 구동부(120)와, 상기 풀업 및 풀다운 구동부(120)의 출력 데이터(OUT)를 입력받아 일정 시간 지연하는 2개의 지연부(DEL1, DEL2)와, 상기 지연부(DEL1)로부터의 지연된 출력 데이터(OUT)에 응답하여 풀업 제어 신호의 천이 기울기를 조절하여 데이터(IN)가 로우상태에서 하이상태로 천이할때 상기 풀업 및 풀다운 구동부(120)에 흐르는 순간전류를 작게 하는 전류 감소부(130)와, 상기 지연부(DEL2)로부터의 지연된 출력 데이터(OUT)에 응답하여 풀다운 제어 신호의 천이 기울기를 조절하여 데이터(IN)가 하이상태에서 로우상태로 천이할 때 상기 풀업 및 풀다운 구동부(120)에 흐르는 순간전류를 작게 하는 전류 감소부(140)로 이루어진다.
상기 풀업 제어 신호 발생부(100), 풀다운 제어 신호 발생부(110), 풀업 및 풀다운 구동부(120)는 종래의 출력버퍼와 동일하게 구성되는 데, 구체적으로 풀업 제어 신호 발생부(100)는 전원전압 및 접지전원 사이에 직렬연결되며, 게이트로 데이터(IN)를 각각 입력받는 PMOS 트랜지스터(P1) 및 NMOS 트랜지스터(N1)로 이루어진다. 상기 풀업 제어 신호 발생부(100)로부터의 풀업 제어 신호는 상기 PMOS 트랜지스터(P1)와 상기 NMOS 트랜지스터(N1)의 공통 드레인단으로부터 출력된다.
그리고, 풀다운 제어 신호 발생부(110)는 전원전압 및 접지전원 사이에 직렬 연결되며, 게이트로 데이터(IN)를 각각 입력받는 PMOS 트랜지스터(P2) 및 NMOS 트랜지스터(N2)로 이루어진다. 상기 풀다운 제어 신호 발생부(110)로부터의 풀다운 제어 신호는 상기 PMOS 트랜지스터(P2)와 상기 NMOS 트랜지스터(N2)의 공통 드레인 단으로부터 출력된다.
또한, 풀업 및 풀다운 구동부(120)는 전원전압 및 접지전원 간에 직렬연결되며, 게이트로 풀업 제어 신호 및 풀다운 제어 신호를 각각 입력받는 PMOS 트랜지스터(P3) 및 NMOS 트랜지스터(N3)로 이루어진다. 상기 풀업 및 풀다운 구동부(120)로부터 출력되는 출력 데이터(OUT)는 상기 PMOS 트랜지스터(P3)와 상기 NMOS 트랜지스터(N3)의 공통 드레인단으로부터 출력된다.
그리고, 전류 감소부(130)는 상기 지연부(DEL1)로부터의 지연된 출력 데이터(OUT)를 입력받아 반전하는 인버터(INV1)와, 외부 신호(K_P) 및 상기 인버터(INV1)로부터의 신호를 양입력으로하여 부정논리곱하는 부정논리곱 게이트(NAD1)와, 전원전압(Vdd) 및 노드(PG) 간에 직렬연결되며 게이트로 각각 상기 부정논리곱 게이트(NAD1)로부터의 신호(P_IN) 및 접지전원(Vss)을 입력받는 2개의 PMOS 트랜지스터(P4, P5)로 이루어진다.
또한, 전류 감소부(140)는 외부 신호(K_P) 및 상기 지연부(DEL2)로부터의 지연된 출력 데이터(OUT)를 양입력으로하여 부정논리곱하는 부정논리곱 게이트(NAD2)와, 상기 부정논리곱 게이트(NAD2)로부터의 신호를 입력받아 반전하는 인버터(INV2)와, 노드(NG) 및 접지전원(Vss) 간에 직렬연결되며 게이트로 각각 전원전압(Vdd) 및 상기 인버터(INV2)로부터의 신호(N_IN)를 입력받는 2개의 NMOS 트랜지스터(N5, N4)로 이루어진다.
상기한 바와 같이 구성되는 본 발명의 출력버퍼회로의 동작을 제5도 내지 제7도를 참조하여 설명한다.
제5도는 출력할 데이터(IN)가 로우상태에서 하이상태로 천이될 때, 제6도는 데이터(IN)가 하이상태에서 로우상태로 천이될 때의 각 노드별 파형도이고, 제7도는 상기 제4도의 출력버퍼회로의 동작 설명을 위한 주요 신호의 구간별 신호파형도이다.
I. 제1영역(R1)
제7도에 도시된 바와같이 제1영역(R1)에서 로우상태의 데이터(IN)가 인가되면, 풀업 제어 신호 발생부(100)의 PMOS 트랜지스터(P1) 및 풀다운 제어 신호 발생부(110)의 PMOS 트랜지스터(P2)가 각각 턴-온되어 제7도(E)와 (F)에서와 같이 하이상태의 풀업 제어 신호 및 풀다운 제어 신호를 출력한다.
그리고, 하이상태의 풀업 제어 신호 및 풀다운 제어 신호는 풀업 및 풀다운 구동부(120)의 PMOS 트랜지스터(P3) 및 NMOS 트랜지스터(N3)의 게이트에 각각 인가되어 NMOS 트랜지스터(N3)를 턴온시킨다.
따라서, 제7도(g)에 도시된 바와같이 로우상태의 출력 데이터(OUT)가 출력된다.
이때, 제7도(b)와 같이 외부입력신호(K_P)가 로우상태이므로, 전류 감소부(130)의 부정논리곱 게이트(NAD1)의 출력(P_IN)은 제7도(c)에서와 같이 하이상태가 되어 PMOS 트랜지스터(P4)를 턴오프시키게 된다.
그리고, 전류 감소부(140)의 부정논리곱 게이트(NAD2)의 출력은 하이상태가 되어 인버터(INV2)에 인가되고, 인버터(INV2)의 출력(N_IN)은 로우상태가 되어 NMOS 트랜지스터(N4)를 턴오프시키게 된다.
따라서, 제1영역(R1)에서는 전류 감소부(130, 140)는 본 발명의 출력버퍼회로동작에 아무런 영향을 미치지 않는다.
II. 제2영역(R2)
제2영역(R2)에서는 제7도(b)와 같이 외부신호(K_P)가 로우상태에서 하이상태로 천이되어 부정논리곱 게이트(NAD1)의 일입력에 인가된다. 그리고, 부정논리곱 게이트(NAD1)의 타입력으로 인버터(INV1)를 통해 하이상태로 반전된 출력데이터(OUT)가 인가되어 부정논리곱 게이트(NAD1)의 출력(P_IN)은 로우상태로 된다.
따라서, 로우상태의 부정논리곱 게이트(NAD1)의 출력신호(P_IN) 및 접지전원에 의해 PMOS 트랜지스터(P4, P5)가 턴온되어 풀업 제어 신호가 인가되는 노드(PG)에 충전되는 전류의 양을 제어하게 된다. 그러나, 이때 이미 노드(PG)는 하이상태이므로 별다른 변화는 없다.
한편, 전류 감소부(140)의 부정논리곱 게이트(NAD2)에는 여전히 로우상태의 출력 데이터(OUT)가 인가되어 제1영역(R1)에서와 마찬가지로 NMOS 트랜지스터(N4)를 턴오프시킨다.
III. 제3영역(R3)
제3영역(R3)에서는 데이터(IN)가 로우상태에서 하이상태로 천이되어 풀업 제어 신호 발생부(100) 및 풀다운 제어 신호 발생부(110)의 PMOS 트랜지스터(P1, P2)가 턴오프되고, 이때, NMOS 트랜지스터(N1, N2)가 각각 턴온되어 풀업 제어 신호 및 풀다운 제어 신호를 인가받는 노드(PG) 및 노드(NG)는 모두 로우상태로 되려고 한다.
이때, 전류 감소부(130)의 PMOS 트랜지스터(P4, P5)가 턴온되어 있으므로, PMOS 트랜지스터(P4, P5) 및 풀업 제어 신호 발생부(100)의 NMOS 트랜지스터(N1)로 이루어지는 전류 통로(current path)가 형성된다.
이 전류통로를 통한 전류의 공급으로 인하여 노드(PG)는 제5도(b)에 도시된 바와같이 전류의 공급이 없을 때보다 서서히 하이상태에서 로우상태로 떨어지게 된다. 즉, 노드(PG)로 인가되는 풀업 제어 신호의 하이상태에서 로우상태로의 천이기울기가 작아진다.
따라서, 풀업 및 풀다운 구동부(120)의 PMOS 트랜지스터(P3)는 서서히 턴온되어 출력 데이터(OUT)는 로우상태에서 서서히 하이상태로 된다.
이때, 출력 데이터(OUT)는 일정시간(td)동안 지연된 후 하이상태로 되는 데, 이것은 제7도(c)에 도시된 바와같이 부정논리곱 게이트(NAD1)의 출력(P_IN)이 지연부(DEL1)를 통해 일정시간 지연되고, 이에 따라 부정논리곱 게이트(NAD1)의 출력(P_IN)도 일정시간(td) 지연된 후 하이상태로 되어 PMOS 트랜지스터(P4)가 턴온되기 때문이다.
이어서, 출력 데이터(OUT)가 충분히 하이상태로 되면 인버터(INV1)의 출력은 로우상태가 되어 부정논리곱 게이트(NAD1)의 출력은 하이상태로 되고, 이에 따라 PMOS 트랜지스터(P4)가 턴오프된다.
한편, 하이상태의 출력 데이터(OUT)가 전류 감소부(140)의 부정논리곱 게이트(NAD2)에 인가되어 로우상태로 출력되고, 다시 인버터(INV2)에 의해 반전되어 NMOS 트랜지스터(N4)의 게이트에 인가되어 NMOS 트랜지스터(N4)를 턴온시킨다. 이때, NMOS 트랜지스터(N5)도 턴온되므로, 이미 로우상태로 되어 있는 노드(NG)를 제7도(f)와 같이 계속하여 로우상태로 유지시켜 준다.
상기에서 설명한 바와같이, 하이상태의 출력 데이터(OUT)가 인버터(INV1)를 통해 부정논리곱 게이트(NAD1)에 인가되어 그의 출력(P_IN)을 하이상태로 만들어 줄 때, 출력 데이터(OUT)와 인버터(INV1) 사이에 지연부(DEL1)를 추가하여 부정논리곱 게이트(NAD1)의 출력(P_IN)이 로우상태에서 하이상태로 천이되는 시간을 조절하여 줌으로써, PMOS 트랜지스터(P4)가 지연부(DEL1)를 통해 지연된 지연시간만큼 풀업 제어 신호 발생부(100)의 출력노드(PG)에 더 많은 영향을 미치게 할 수 있다.
IV. 제4영역(R4)
제4영역(R4)에서는 외부신호(K_P)가 제7도(b)에서와 같이 하이상태에서 로우상태로 천이됨으로써 전류 감소부(130)의 부정논리곱 게이트(NAD1)의 출력(P_IN)은 제7도(c)에서와 같이 계속 하이상태를 유지한다.
또한, 전류 감소부(140)의 부정논리곱 게이트(NAD2)는 하이상태가 되어 인버터(INV2)의 출력(N_IN)은 로우상태로 된다. 따라서, NMOS 트랜지스터(N4)가 턴오프된다.
V. 제5영역(R5)
제5영역(R5)에서는 제7도(b)와 같이 외부신호(K_P)가 로우상태에서 하이상태로 천이되어 부정논리곱 게이트(NAD2)의 일입력에 인가된다. 그리고, 부정논리곱 게이트(NAD2)의 타입력으로 하이상태의 출력데이터(OUT)가 인가되어 부정논리곱 게이트(NAD1)의 출력은 로우상태로 된다. 이에 따라 인버터(INV2)의 출력(N_IN)은 하이상태로 되고, 인버터(INV2)의 출력(N_IN) 및 전원전압에 의해 NMOS 트랜지스터(N5, N4)가 턴온되어 풀다운 제어 신호가 인가되는 노드(NG)에 충전되는 전류의 양을 제어하게 된다. 그러나, 이때 이미 노드(NG)는 로우상태이므로 별다른 변화는 없다.
한편, 출력 데이터(OUT)가 하이상태이므로 전류 감소부(130)의 인버터(INV1)의 출력은 로우상태가 되어 외부신호(K_P)의 변화에 관계없이 부정논리곱 게이트(NAD1)의 출력(P_IN)은 하이상태로 되어 PMOS 트랜지스터(P4)는 턴오프된다.
VI. 제6영역(R6)
제6영역(R6)에서는 데이터(IN)가 하이상태에서 로우상태로 천이되어, 풀업제어 신호 발생부(100) 및 풀다운 제어 신호 발생부(110)의 NMOS 트랜지스터(N1, N2)는 턴오프되고, PMOS 트랜지스터(P1, P2)는 턴온된다 그에 따라, 풀업 제어 신호 및 풀다운 제어 신호를 인가받는 노드(PG) 및 노드(NG)는 모두 하이상태로 되려고 한다.
이때, 전류 감소부(140)의 NMOS 트랜지스터(N4, N5)가 턴온되어 있으므로, 풀다운 제어 신호 발생부(110)의 PMOS 트랜지스터(P2) 및 NMOS 트랜지스터(N4, N5)로 이루어지는 전류 통로가 형성된다.
이 전류통로의 형성에 따라 전류가 공급되므로, 노드(NG)는 제6도(c)에 도시된 바와 같이 전류의 공급이 없을 때보다 서서히 로우상태에서 하이상태로 증가하게 된다. 즉, 노드(NG)로 인가되는 풀다운 제어 신호의 로우상태에서 하이상태로의 천이 기울기가 작아진다.
따라서, 풀업 및 풀다운 구동부(120)의 NMOS 트랜지스터(N3)는 서서히 턴온되어 출력 데이터(OUT)는 하이상태에서 서서히 로우상태로 된다.
데이터(IN)가 로우상태에서 하이상태로 천이될 때와 마찬가지로, 데이터(IN)가 하이상태에서 로우상태로 천이될때에도 출력 데이터(OUT)가 일정시간(td)지연된 후 로우상태로 되는데, 이 경우에도 지연부(DEL2)를 통해 제7도(d)와 같이 인버터(INV2)의 출력(N_IN)이 지연되어 출력되기 때문이다.
이어서, 출력 데이터(OUT)가 충분히 로우상태로 되면, 부정논리곱 게이트(NAD2)의 출력은 하이상태가 되어 인버터(INV2)의 출력(N_IN)은 로우상태로 되고, 이에 따라 NMOS 트랜지스터(N4)가 턴오프된다.
한편, 로우상태의 출력신호(OUT)는 인버터(INV1)를 통해 하이상태로 출력되고, 다시 부정논리곱 게이트(NAD1)의 출력(P_IN)은 로우상태로 된다.
따라서, 로우상태의 출력신호(P_IN)와 접지전압(Vss)이 게이트에 각각 인가되는 PMOS 트랜지스터(P4, P5)가 턴온되어 이미 하이상태로 되어 있는 노드(PG)를 계속하여 하이상태로 유지시켜 준다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상기한 바와같은 본 발명에 따르면, 풀업 및 풀다운부를 제어하는 풀업 제어신호 및 풀다운 제어 신호의 기울기를 작게하여 출력버퍼의 출력이 하이상태에서 로우상태로 또는 로우상태에서 하이상태로 천이될 때, 풀업 및 풀다운부에서 발생되는 순간전류를 줄여 노이즈를 감소시키며, 또한 고속 메모리소자의 큰 문제점 중의 하나인 노이즈에 의한 속도의 지연을 방지할 수 있는 탁월한 효과가 있다.

Claims (3)

  1. 데이터를 입력받아 풀업 및 풀다운 제어 신호를 각기 발생하는 풀업 제어 신호 발생 수단 및 풀다운 제어 신호 발생 수단; 상기 풀업 제어 신호 및 상기 풀다운 제어 신호에 응답하여 풀업 또는 풀다운 구동하여 출력 데이터를 출력하는 풀업 및 풀다운 구동 수단; 상기 풀업 및 풀다운 구동 수단으로부터의 출력 데이터에 응답하여 상기 풀업 제어 신호의 천이 기울기를 조절하여 상기 데이터가 로우상태에서 하이상태로 천이할 때 상기 풀업 및 풀다운 구동 수단에 흐르는 순간전류를 줄이기 위한 제1 전류 감소 수단; 및 상기 풀업 및 풀다운 구동 수단으로부터의 출력 데이터에 응답하여 상기 풀다운 제어 신호의 천이 기울기를 조절하여 상기 데이터가 하이상태에서 로우상태로 천이할 때 상기 풀업 및 풀다운 구동 수단에 흐르는 순간전류를 줄이기 위한 제2 전류 감소 수단을 포함하되, 상기 제1 전류 감소 수단은, 상기 출력 데이터 및 외부로부터 인가되는 제어 신호를 입력받아 부정논리곱하는 제1 부정논리곱 수단; 및 전원전압단 및 상기 풀업 제어 신호를 인가받는 노드 간에 직렬연결되며 게이트로 각각 상기 제1 부정논리곱 수단으로부터의 신호 및 접지전원을 입력받는 제1 및 제2 PMOS 트랜지스터를 포함하며, 상기 제2 전류 감소 수단은, 외부로부터 인가되는 제어 신호 및 상기 출력 데이터를 입력받아 부정논리곱하는 제2 부정논리곱 수단; 및 상기 풀다운 제어 신호를 인가받는 노드 및 접지전원단 간에 직렬연결되며 게이트로 각각 전원전압 및 상기 제2 부정논리곱 수단으로부터의 신호를 입력받는 제1 및 제2 NMOS 트랜지스터를 포함하여 이루어지는 저잡음 출력버퍼회로.
  2. 제1항에 있어서, 상기 풀업 및 풀다운 구동 수단으로부터의 출력 데이터를 입력받아 일정 시간 지연하여 상기 제1 및 제2 전류 감소 수단으로 출력하기 위한 지연 수단을 더 포함하는 것을 특징으로 하는 저잡음 출력버퍼회로.
  3. 제1항에 있어서, 상기 풀업 제어 신호 발생 수단 및 상기 풀다운 제어 신호 발생 수단은 각각, 전원전압 및 접지전원 사이에 직렬연결되며, 게이트로 상기 데이터를 각각 입력받는 PMOS 트랜지스터 및 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 저잡음 출력버퍼회로.
KR1019950062105A 1995-12-28 1995-12-28 저잡음 출력버퍼회로 KR100223763B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019950062105A KR100223763B1 (ko) 1995-12-28 1995-12-28 저잡음 출력버퍼회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950062105A KR100223763B1 (ko) 1995-12-28 1995-12-28 저잡음 출력버퍼회로

Publications (2)

Publication Number Publication Date
KR970055503A KR970055503A (ko) 1997-07-31
KR100223763B1 true KR100223763B1 (ko) 1999-10-15

Family

ID=19446113

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950062105A KR100223763B1 (ko) 1995-12-28 1995-12-28 저잡음 출력버퍼회로

Country Status (1)

Country Link
KR (1) KR100223763B1 (ko)

Also Published As

Publication number Publication date
KR970055503A (ko) 1997-07-31

Similar Documents

Publication Publication Date Title
JP3652868B2 (ja) レベルシフタ
KR940008718B1 (ko) 직류 전류를 제거한 데이타 출력버퍼
US6188244B1 (en) Hysteresis input buffer
WO2005107073A1 (en) Break before make predriver and level-shifter
US6335638B1 (en) Triple-slope clock driver for reduced EMI
JP4247962B2 (ja) レベルシフティング回路およびアクティブマトリックスドライバ
KR100475046B1 (ko) 출력버퍼 및 그의 버퍼링 방법
US5216292A (en) Pullup resistance control input circuit and output circuit
US6720794B2 (en) Output buffer circuit
KR0163775B1 (ko) 출력 트랜지스터에 연결된 게이트 전류제어 트랜지스터의 게이트 전압 제어 회로를 갖는 출력 버퍼 회로
JPH09121151A (ja) データ出力バッファ
US7282981B2 (en) Level conversion circuit with improved margin of level shift operation and level shifting delays
JP2583684B2 (ja) プルダウン抵抗コントロール入力回路及び出力回路
US6597199B1 (en) Method and circuit for logic output buffer
KR100223763B1 (ko) 저잡음 출력버퍼회로
US6373292B1 (en) Low voltage differential logic
KR100261995B1 (ko) 저잡음 출력 버퍼
US5495182A (en) Fast-fully restoring polarity control circuit
JPH05122049A (ja) 出力バツフア回路
KR940003399B1 (ko) 저잡음 데이타 출력 버퍼
KR0136826Y1 (ko) 데이타 출력 버퍼
JPH0697803A (ja) 入力回路
US6133748A (en) Crow-bar current reduction circuit
KR200211232Y1 (ko) 데이타 출력 버퍼의 풀다운 트랜지스터 구동장치
US7224187B2 (en) CMOS buffer circuits and integrated circuits using the same

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20070622

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee