KR0136826Y1 - 데이타 출력 버퍼 - Google Patents

Abstract

본 고안은 데이타 입력버퍼에 관한 것으로, 잡음으로 인한 지연 현상과 높은 전력 소모를 유발하는 하이 피크 전류가 발생되는 점을 보완하고자 출력 데이타의 스윙 폭을 줄여 하이 피크 전류의 발생을 억제함으로서 작은 전력 소모로 데이타 출력버퍼의 성능을 향상시키는데 그 목적이 있다.

이와 같은 목적의 본 고안은 쇼트펄스 발생부와 프리차지 수단, 출력 버퍼부를 포함하여 이루어진다. 쇼트펄스 발생부에는 제1제어신호와 제2제어신호가 입력된다. 제2제어신호는 제1제어신호보다 먼저 천이되며, 쇼트펄스 발생부는 제1 및 제2제어신호를 입력받아 소정 크기의 로우레벨 구간을 갖는 쇼트펄스를 발생시킨다. 프리차지 수단은 소정의 임계전압을 갖는 풀 업 트랜지스터와 풀 다운 트랜지스터를 구비하고, 풀 업 트랜지스터는 쇼트펄스와 출력단의 초기 전압레벨에 의해 스위칭되어 출력단을 전원전압에서 상기 풀 업 트랜지스터의 임계전압만큼 강하된 전압레벨로 프리차지시키며, 풀 다운 트랜지스터는 쇼트펄스와 출력단의 초기 전압레벨에 의해 스위칭되어 출력단을 접지전압에서 상기 풀 다운 트랜지스터의 임계전압만큼 승압된 전압레벨로 프리차지 시킨다. 출력버퍼부는 상보의 논리 레벨을 갖는 제1 및 제2데이타 신호와 제1 및 제2제어신호가 입력으로 받고, 제1 및 제2데이타 신호와 제1 및 제2제어신호의 각각의 논리레벨에 따라 출력단을 전원전압 레벨로 풀 업시키거나 접지 레벨로 풀 다운 시킨다.

이와 같은 본 고안은 출력 신호가 풀 스위칭하는데 소요되는 시간을 크게 단축시켜서 동작속도를 크게 향상시키고, 출력 데이타 신호의 스윙 폭을 줄임으로서 데이타의 출력시 피크 전류를 줄일 수 있기 때문에 피크전류에 의한 잡음발생과 전력 소비를 억제하는 효과를 제공한다.

Description

데이타 출력버퍼

제1도는 종래의 데이타 출력버퍼의 회로도.

제2도는 종래의 데이타 출력버퍼의 동작특성을 나타낸 타이밍도.

제3도는 본 고안에 따른 데이타 출력버퍼의 블록도.

제4도는 본 고안에 따른 데이타 출력버퍼의 회로도.

제5도는 본 고안에 따른 데이타 출력버퍼의 동작특성을 나타낸 타이밍도.

* 도면의 주요부분에 대한 부호의 설명

Vcc : 전원 Vss : 접지

D1,/D1 : 데이타 신호 CON1, CON2 : 제어신호

ND1∼ND3 : 낸드 게이트 INV1∼INV5 : 인버터

NOR1, NOR2 : 노어 게이트 CL : 부하 콘덴서

Q1∼Q6 : 모스 트랜지스터 Dout : 출력 데이타

A, B, K, a, a', b, c, d, e : 노드 F1, F2 : Dout에 흐르는 전류의 양

V(A),V(B),V(K),V(a),V(a'),V(b),V(c),V(d),V(e) : 노드 전압

본 고안은 집적회로에 쓰이는 데이타 출력버퍼에 관한 것이다. 특히 출력시에 노이즈나 지연을 현저하게 감소시켜 메모리 회로에 적당하도록 한 데이타 출력버퍼에 관한 것이다.

최근의 집적회로(IC, Integrated Circuit)는 높은 집적도와 저소비전력, 높은 동작속도를 요구하고 있다. 이와 같은 요구조건을 만족하기 위하여 집적회로가 형성된 칩 내부에서는 CMOS 레벨의 신호를 다루고, 칩 외부에서는 상대적으로 높은 전압레벨의 TTL 레벨의 신호를 다룬다. 데이타 출력버퍼는 작은 전력의 구동 신호를 큰 전력의 출력 신호로 만드는 회로로서, 모든 집적 회로의 출력단에 주로 사용된다. 즉, CMOS 레벨의 데이타 신호의 구동능력을 향상시켜서 TTL 레벨의 데이타 신호로서 출력하는 것이다. 종래의 데이타 출력버퍼는 데이타 신호의 출력시에 피크 전류가 생겨 높은 전력 소모를 유발하므로 장애가 되어왔다.

제1도는 종래의 데이타 출력버퍼의 회로도이며, 제2도는 종래의 데이타 출력버퍼의 동작특성을 나타낸 타이밍도이다. 제1도 및 제2도를 참조하여 종래의 기술을 설명하면 다음과 같다.

데이타 출력버퍼는, 제1도에 도시된 바와 같이, 두 개의 낸드 게이트 ND1과 ND2, 인버터 INV1과 INV2, 엔모스 트랜지스터 Q1과 Q2로 구성되어 있다. 낸드 게이트 ND1과 ND2의 각각의 제1입력단에는 제어신호 CON1이 공통으로 입력되고, 각각의 제2입력단에는 상보의 데이타 신호 D1과 /D1이 각각 입력된다.

낸드 게이트 ND1과 ND2의 출력단에 인버터 INV1과 INV2가 연결되고, 인버터 INV1의 출력은 엔모스 트랜지스터 Q1의 게이트에 입력되고, 인버터 INV2의 출력은 엔모스 트랜지스터 Q2의 게이트에 각각 입력된다. 두개의 엔모스 트랜지스터의 접점은 출력 노드 K를 형성하고, 부하 캐패시터 CL을 거쳐 데이타 출력단자 Dout에 연결된다.

이렇게 구성된 종래의 회로는 다음과 같이 동작한다.

데이타 신호 D1과 /D1은 메모리 셀에 저장되어 있던 데이타가 센스 앰프에 증폭되어 데이타 버스라인 쌍(DB, /DB)에 실린 상보의 데이타 신호이다. 제어신호 CON1은 리드(Read) 동작 시에는 하이레벨로 된다.

먼저, 데이타 신호 D1이 로우레벨(LOW)에서 하이레벨(HIGH)로 변하고 /D1이 하이레벨에서 로우레벨로 변하는 경우에 위 회로의 동작을 살펴보면 다음과 같다.

제어신호 CON1이 하이레벨인 상태에서 낸드 게이트 ND1의 두 입력이 모두 하이레벨이므로 낸드 게이트 ND1의 출력은 로우레벨이 된다. 이때 낸드 게이트 ND2의 두 입력은 각각 로우레벨과 하이레벨이 되어 낸드 게이트 ND2의 출력은 하이레벨이 된다.

낸드 게이트 ND1의 로우레벨 출력은 인버터 INV1에 의해 하이레벨로 반전된다.

또 다른 낸드 게이트 ND2의 하이레벨 출력은 인버터 INV2에 의해 로우레벨로 반전된다. 이 두 인버터INV1, INV2의 출력신호인 노드 A와 노드 B의 파형은 제2도의 (a)에 V(A), V(B)로 각각 도시되어 있다.

노드 A의 전압 V(A)는 하이레벨이므로 엔모스 트랜지스터 Q1은 턴 온된다. 그러나 노드 B의 전압 V(B)는 로우레벨이므로 엔모스 트랜지스터 Q2는 턴 오프된다. 따라서 출력단 K에서는 전원전압 Vcc에 의한 하이레벨의 신호가 출력된다. V(K)가 하이레벨로 되면 출력 부하 콘덴서 CL이 충전되어 Dout 단자로 Vcc 레벨의 전위가 출력된다. 이 때 타이밍도에서 Dout에 흐르는 전류의 양을 도시한 F1을 보면 순간적으로 하이 피크 전류(High Peak Current)가 흐르는 것을 알 수 있다.

반대로 데이타 신호 D1이 하이레벨에서 로우레벨로 천이하고, 데이타 신호 /D1이 로우레벨에서 하이레벨로 변하는 경우에 위 회로의 동작을 살펴보면 다음과 같다.

제어신호 CON1이 하이레벨인 상태에서 낸드 게이트 ND1의 두 입력이 각각 로우레벨과 하이레벨이 되어서 낸드 게이트 ND1의 출력은 하이레벨이 되고, 낸드 게이트 ND2의 두 입력은 모두 하이레벨이 되어 낸드 게이트 ND2의 출력은 로우레벨이 된다.

낸드 게이트 ND1의 하이레벨 출력은 인버터 INV1에 의해 로우레벨로 반전되고, 낸드 게이트 ND2의 로우레벨 출력은 인버터 INV2에 의해 하이레벨로 반전된다. 이 두 인버터 INV1, INV2의 출력 신호인 노드 A와 노드 B의 파형은 제2도의 (b)에 V(A)와 V(B)로 도시되어 있다.

노드 A의 전압 V(A)는 로우레벨이므로 엔모스 트랜지스터 Q1은 턴 오프된다. 그러나 노드 B의 전압 V(B)는 하이레벨이므로 엔모스 트랜지스터 Q2는 턴 온된다. 따라서 출력단 K에서는 전원전압 Vcc에 의한 하이레벨의 신호가 출력된다. V(K)가 로우레벨로 되면 출력 부하 콘덴서 CL은 방전되어 Dout 단자로 Vss 레벨의 전위가 출력된다. 이 때에도 마찬가지로 타이밍도에서 Dout에 흐르는 전류의 양을 도시한 F2를 보면 순간적으로 하이 피크 전류(High Peak Current)가 흐르는 것을 알 수 있다.

이처럼 종래의 데이타 출력버퍼의 출력 데이타 신호는 Vcc와 Vss 사이를 풀 스윙(Swing ; 전압의 변동)하게된다. 이러한 풀 스윙에 의하여 하이 피크 전류가 발생하고 이렇게 발생한 하이 피크 전류는 Vcc나 Vss에 잡음을 유발하며 전력 소모량이 증가한다. 이러한 잡음에 의하여 출력버퍼의 지연 현상이 확대되는 문제점이 발생되므로 데이타 출력버퍼의 성능이 저하되어 데이타를 출력함에 있어서 원하는 만큼의 효과를 기대할 수 없다.

본 고안은 이러한 문제점을 해결하기 위한 것으로서, 출력 데이타 신호의 스윙폭을 줄여 하이 피크 전류의 발생을 억제함으로서 잡음으로 인한 지연 현상의 발생과 전력 소모를 억제하는데 그 목적이 있다.

이와 같은 목적의 본 고안은 쇼트펄스 발생부와 프리차지 수단, 출력 버퍼부를 포함하여 이루어진다.

쇼트펄스 발생부에서는 제1제어신호와 제2제어신호가 입력된다. 제2제어신호는 제1제어신호보다 먼저 천이되며, 쇼트펄스 발생부는 제1 및 제2제어신호를 입력받아 소정 크기의 로우레벨 구간을 갖는 쇼트펄스를 발생시킨다.

프리차지 수단은 소정의 임계전압을 갖는 풀 업 트랜지스터와 풀 다운 트랜지스터를 구비하고, 풀 업 트랜지스터는 쇼트펄스와 출력단의 초기 전압레벨에 의해 스위칭되어 출력단을 전원전압에서 상기 풀 업 트랜지스터의 임계전압만큼 강하된 전압레벨로 프리차지시키며, 풀 다운 트랜지스터는 쇼트펄스와 출력단의 초기 전압레벨에 의해 스위칭되어 출력단을 접지전압에서 상기 풀 다운 트랜지스터의 임계전압만큼 승압된 전압레벨로 프리차지 시킨다.

출력버퍼부는 상보의 논리 레벨을 갖는 제1 및 제2데이타 신호와 제1 및 제2제어신호가 입력으로 받고, 제1 및 제2데이타 신호와 제1 및 제2제어신호의 각각의 논리레벨에 따라 출력단을 전원전압 레벨로 풀 업시키거나 접지 레벨로 풀 다운 시킨다.

이와 같이 이루어지는 본 고안의 바람직한 실시예를 제3도 내지 제5도를 참조하여 설명하면 다음과 같다.

제3도는 본 고안에 따른 뎅타 출력버퍼의 블록도로서, 쇼트펄스 발생부(10)와 프리차지 수단(20), 출력버퍼부(30)가 도시되어 있다.

제4도는 본 고안에 따른 데이타 출력버퍼의 회로도이다.

데이타 신호 D1과 /D1은 메모리 셀에 저장되어 있던 데이타가 센스 앰프에 증폭되어 데이타 버스라인 쌍(DB, /DB)에 실린 상보의 데이타 신호이다. 제어신호 CON1은 리드 동작 시에는 하이레벨로 되어, 제어신호 CON2는 리드 동작시에 로우레벨로 된다. 단, 제어신호 CON2는 제어신호 CON1보다 먼저 루우레벨로 천이되며, 집적 회로 내에서 발생되는 신호이다.

쇼트펄스 발생부(10)의 노어 게이트 NOR1에는 제어신호 CON1과 CON2가 입력된다. 낸드 게이트 ND3은 두 개의 입력을 갖는다. 그 가운데 하나는 노어 게이트 NOR1의 출력신호 V(a)가 직접 입력되는 것이며, 다른 하나의 입력은 NOR1의 출력신호 V(a)가 2N개, 즉 짝수개의 인버터 INV3∼INV4로 이루어지는 지연수단을 통하여 입력되는 신호 V(a')이다.

낸드 게이트 ND3에서는 지연수단의 작용에 의해 네가티브 쇼트펄스(Negative Short Pulse)가 출력된다. 이때 발생하는 쇼트펄스의 로우레벨 구간은 상술한 지연수단의 지연시간에 의해 결정된다.

프리차지 수단(20)을 보면 먼저, 네 개의 모스 트랜지스터 Q3∼Q6이 전원전압 Vcc와 접지 Vss 사이에 직렬 연결된 것을 알 수 있다. 이 프리차지 수단에는 쇼트펄스 발생부(10)에서 출력되는 쇼트펄스가 입력된다. 입력된 쇼트펄스는 피모스 트랜지스터 Q3의 게이트에 입력된다. 또 이 쇼트펄스가 인버터 INV5에 의해 반전되어 엔모스 트랜지스터 Q6의 게이트에도 입력된다.

나머지 두 개의 모스 트랜지스터 Q4와 Q5가 상호 연결된 노드 d는 노어 게이트 NOR2에 입력되는데, 이 노어 게이트 NOR2에는 상술한 쇼트펄스도 입력된다. 노어 게이트 NOR2의 출력은 위에 설명한 두 개의 모스 트랜지스터 Q4와 Q5의 게이트에 각각 입력된다.

제4도에서 쇼트펄스 발생부(10)와 프리차지 수단(20)을 제외한 나머지 부분이 출력버퍼부(30)이다.

낸드 게이트 ND1과 ND2의 각각의 제1입력단에는 제어신호 CON1이 공통으로 입력되고, 각각의 제2입력단에는 상보의 데이타 신호 D1과 /D1이 각각 입력된다.

낸드 게이트 ND1과 ND2의 출력단에 인버터 INV1과 INV2가 연결되고, 인버터 INV1의 출력은 엔모스 트랜지스터 Q1의 게이트에 입력되고, 인버터 INV2의 출력은 엔모스 트랜지스터 Q2의 게이트에 각각 입력된다.

두개의 엔모스 트랜지스터의 접점은 출력 노드 K를 형성하여 데이타 출력단자 Dout에 연결된다. 이 출력노드 K는 전술한 프리차지 수단(20)의 노드 d와 연결된다.

이와 같이 구성된 본 고안의 데이타 출력버퍼의 동작을 제4도의 회로도와 제5도의 타이밍도를 참조하여 설명하면 다음과 같다.

제5도에서 (a)은 프리차지 수단(20)의 출력 노드 전압 V(d)의 초기상태가 로우레벨인 경우이며, (b)는 반대로 하이레벨인 경우이다.

먼저 제5도(a)와 같이, 프리차지 수단(20)의 출력노드 V(d)의 초기상태가 로우레벨이고, 데이타 신호 D1이 로우레벨에서 하이레벨로 천이하고 데이타 신호 /D1이 하이레벨에서 로우레벨로 천이하는 경우의 동작은 다음과 같다.

쇼트펄스 발생부(10)의 노어 게이트 NOR1에 입력되는 두 제어신호 CON1, CON2가 각각 하이레벨과 로우레벨로 천이하는 신호이고, 또 천이하는 시점도 다르기 때문에 노어 게이트 NOR1의 출력 V(a)는 파지티브 쇼트펄스(Positive Short Pulse)이다. 이 파지티브 쇼트펄스 V(a)의 하이레벨 구간은 두 개의 제어신호 CON1과 CON2의 천이시간의 차이에 의해 결정된다.

이 파지티브 쇼트펄스 V(a)가 입력되는 낸드 게이트 NAND3의 출력은 네가티브 쇼트펄스 V(b)이다. 이 쇼트펄스 V(b)의 로우레벨 구간에서는 프리차지 수단(20)의 노어 게이트 NOR2의 두 입력이 모두 로우레벨이므로 그 출력이 하이레벨로 되어 엔모스 트랜지스터 Q4가 턴온된다. 또 로우레벨의 쇼트펄스 V(b)가 인버터 INV5에 의해 하이레벨로 반전되기 때문에 엔모스 트랜지스터 Q6 역시 턴 온된다.

이때 로우레벨의 쇼트펄스 V(b)에 의해 피모스 트랜지스터 Q3의 턴 온되기 때문에 출력노드의 전압 V(d)는 전원전압 Vcc에 의해 하이레벨이 된다. 그러나 이때 출력노드 V(b)의 전압은 완전한(full) 레벨의 Vcc가 아니고, Vcc에서 엔모스 트랜지스터 Q4의 임계전압 Vtn 만큼 강하된 전압(Vdd-│Vtn│)이다. 이 엔모스 트랜지스터 Q4의 임계전압 Vtn 값을 적절히 설정하면 상술한 출력노드 V(d)의 전압을 Vcc와 Vss의 중간 레벨이 되도록 할 수 있다.

이 때 데이타 신호 D1이 로우레벨에서 하이레벨로 천이하고 데이타 신호 /D1이 하이레벨에서 로우레벨로 천이한 상태에서는, 하이레벨의 제어신호 CON1과 함께 낸드 게이트 ND1의 두 입력이 모두 하이레벨이 되어 그 출력은 로우레벨이 된다. 이 로우레벨의 출력이 인버터 INV1에 의해 하이레벨로 반전되어 엔모스 트랜지스터 Q1을 턴 온시킨다.

반대로 낸드 게이트 ND2의 두 입력은 각각 하이레벨과 로우레벨로 되어 그 출력이 하이레벨로 된다. 이 하이레벨의 출력이 인버터 INV2에 의해 로우레벨로 반전되므로, 엔모스 트랜지스터 Q2는 턴 오프된다.

따라서 출력노드 K에는 턴 온된 엔모스 트랜지스터 Q1을 통하여 완전한 레벨의 Vcc 전압으로 풀 업된다.

다음으로, 제5도(b)와 같이, 프리차지 수단(20)의 출력노드 V(d)의 초기상태가 하이레벨이고, 데이타 신호 D1이 하이레벨에서 로우레벨로 천이하고, 데이타 신호 /D1이 로우레벨에서 하이레벨로 천이하는 경우의 동작은 다음과 같다.

이 경우, 프리차지 수단(20)의 출력노드 전압 V(d)는 하이레벨의 초기값을 갖기 때문에 노어 게이트 NOR2의 출력이 로우레벨이다. 또 쇼트펄스 발생부(10)에서 출력되는 쇼트펄스 V(b) 역시 로우레벨이다. 따라서 프리차지 수단(20)의 피모스 트랜지스터 Q5와 엔모스 트랜지스터 Q6이 턴 온되어, 출력노드 전압 V(d)는 Vss에 의해 로우레벨로 된다.

이 경우에도 출력노드 전압 V(d)는 완전한 레벨의 Vss가 아니라, Vss에서 피모스 트랜지스터 Q5의 임계전압 Vtp만큼 승압된 전압(Vss+│Vtp│)이다.

이 때 데이타 신호 D1이 하이레벨에서 로우레벨로 천이하고, 데이타 신호 /D1이 로우레벨에서 하이레벨로 천이한 상태에서는, 하이레벨의 제어신호 CON1과 함께 낸드 게이트 ND1의 두 입력이 각각 로우레벨과 하이레벨이 되어 그 출력은 하이레벨이 된다. 이 하이레벨의 출력이 인버터 INV1에 의해 로우레벨로 반전되어 피모스 트랜지스터 Q1을 턴 오프시킨다.

반대로 낸드 게이트 ND2의 두 입력은 모두 하이레벨이 되어 그 출력이 로우레벨로 된다. 이 로우레벨의 출력이 인버터 INV2에 의해 하이레벨로 반전되므로, 엔모스 트랜지스터 Q2는 턴 온된다.

따라서 출력노드 K에는 턴 온된 엔모스 트랜지스터 Q2를 통하여 완전한 레벨의 Vss 전압으로 풀 다운된다.

이상 설명한 바와 같이, 모스 트랜지스터 Q4나 Q5가 턴 온되더라도 다른 모스 트랜지스터 Q3나 Q6이 쇼트펄스 V(b)의 로우레벨 구간에서만 턴 온되므로, 제5도의 K1과 K2의 위치에서 Q1과 Q2의 구동여무에 따라서 출력 단자의 레벨이 결정되도록 하기 때문에 출력 신호가 풀 스위칭하는데 소요되는 시간을 크게 단축시킨다. 이는 동작속도가 향상되는 것을 의미한다.

또한 출력 데이타 신호의 스윙 폭을 줄임으로서, 데이타의 출력시 피크 전류를 줄일 수 있기 때문에, 피크전류에 의한 잡음발생을 억제하고 소비전력을 줄일 수 있다.

Claims (2)

1. 데이타 출력버퍼에 있어서, 제1제어신호와 제1데이타 신호가 입력되는 제1앤드 게이트와, 상기 제1앤드 게이트의 출력에 의해 게이트가 제어되고 전원전압이 소스에 공급되며 출력단에 드레인이 연결되는 제1트랜지스터와, 상기 제1제어신호와 제2데이타 신호가 입력되는 제2앤드 게이트와, 상기 제2앤드 게이트의 출력에 의해 게이트가 제어되고 소스가 접지되며 상기 출력단에 드레인이 연결된 제2트랜지스터를 포함하여 이루어지는 출력 버퍼부와; 상기 제1제어신호 및 상기 제1제어신호보다 먼저 천이되는 제2제어신호가 입력되는 제1노어 게이트와, 상기 제1노어 게이트의 출력을 소정 시간동안 지연시킨 다음 출력하는 지연수단과, 상기 제1노어 게이트의 출력과 상기 지연수단의 출력이 입력되는 제3낸드 게이트를 포함하여 이루어지는 쇼트펄스 발생부와; 상기 쇼트펄스 발생부의 출력에 의해 게이트가 제어되고 상기 전원전압이 소스에 공급되는 제3트랜지스터와, 상기 출력단에 소스가 연결되고 드레인이 상기 제3트랜지스터의 드레인에 연결되는 제4트랜지스터와, 상기 출력단에 소스가 연결되는 제5트랜지스터와, 상기 쇼트펄스 발생부의 출력이 반전되어 게이트에 입력되고 소스가 접지되며 드레인이 상기 제5트랜지스터의 드레인에 연결되는 제6트랜지스터와, 상기 쇼트펄스 발생부의 출력과 상기 출력단의 출력신호가 입력되고 그 출력이 상기 제4 및 제5트랜지스터의 게이트를 제어하는 제2노어 게이트를 포함하여 이루어지는 프리차지 수단을 포함하는 데이타 출력버퍼.
2. 제1항에 있어서, 상기 지연수단이 짝수개의 인버터가 직렬 연결되어 이루어지는 것이 특징인 데이타 출력버퍼.