KR100303135B1 - 데이타출력버퍼 - Google Patents

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Abstract

본 발명은 데이타 출력버퍼에 관한 것으로, 오픈 드레인 출력버퍼를 통하여 얻을 수 있는 비교직 스윙 폭이 작은 출력신호와 상대적으로 스윙 폭이 큰 시모스 레벨 출력신호를 선택적으로 발생시키도록 하는데 그 목적이 있다. 이와 같은 목적의 본 발명은 풀업 제어수단과 풀다운 소자, 제1 및 제2 풀업 소자를 포함하여 이루이진다. 풀업 제어수단은 데이타 신호를 입력받아 구동 능력을 향상시키고 그 논리값을 반전 출력하는 홀수개의 인버터 체인과 인버터 체인의 출력신호와 출력 제어신호가 입력되는 낸드 게이트로 구성되고, 출력 제어신호가 활성화되어 있는 동안에는 데이타 신호와 동일한 논리 값의 신호를 출력하며 출력 제어신호가 비활성화되어 있는 동안에는 하이 레벨의 신호를 출력한다. 폴다운 소자는 접지 단자와 출력단 사이에 병렬 연결되는 다수개의 엔모스 트랜지스터로 구성되고, 데이터 신호가 하이 레벨일 때 다수개의 엔모스 트랜지스터가 턴 온되어 출력단의 전압을 강하시킨다. 제1 풀업 소자는 풀업 제어수단의 출력신호가 로우 레벨일 때 활성화되어 출력단의 전압을 상승시킨다. 제2 풀업 소자는 출력단에 일단이 연결되고, 타단에 소정의 공급전압이 가해져서 출력단에 일정한 레벨의 전압이 가해지도록 한다.

Description

데이타 출력버퍼
본 발명은 데이타 출력버퍼에 관한 것으르, 반도체 패키지의 집적회로에서 외부로 출력되는 신호의 전압 범위를 외부에시 요구하는 전압 범위에 적합하도록 제어하는 데이타 출력버퍼에 관한 것이다.
일반적으로 반도체 집적회로에서 사용되는 버퍼는 그 용도가 매우 다양하다. 대체로 데이타의 임시 저장소 역할을 하거나, 데이타의 전압범위를 크게 하여 다음 단의 회로에서 요구하는 구동능력을 갖도록 하는데 이용된다. 특히 출력버퍼는 반도체 집적회로의 데이타 신호를 리드(lead)를 통하여 외부로 출력할 때 시모스(CMOS) 레벨의 데이타 신호를 티티엘(TTL) 레벨로 변환하여 출력하거나, 또는 그 반대의 경우에 주로 사용된다.
이와 같은 종래의 출력버퍼 가운데 일반적인 시모스 출력버퍼와 오픈 드레인 출력버퍼를 도1과 도2에 나타내었다. 도1은 오픈 드레인 출력버퍼를 나타낸 회로도이며, 도2는 도1에 나타낸 오픈 드레인 출력버퍼의 입출력 신호를 나타낸 파형도이다.
먼저 도1을 통하여 종래의 오픈 드레인 출력버퍼의 구성과 동작을 살펴보면 다음과같다.
칩 내부에는 n개의 엔모스 트랜지스터(Q1)가 병렬로 연결되어 있다. 이 n개의 엔모스 트랜지스터(Q1∼Qn)의 각 게이트는 모두 데이타 신호(/D)에 의해 온·오프되는데, 이 데이타 신호(/D)는 실제로 칩의 집적회로에시 발생한 데이타 신호의 반전된 신호이다. 또한 각 소스는 접지 단자(Vss)에 연결되어 있으며 각각의 드레인이 연결되어 이루어진 노드(N1)는 칩 내부에서 외부로 출력되는 신호의 출력단이 된다.
출력단은 칩 외부의 리드(1)에 연결되어 있으며, 이를 통하여 칩 외부와 전기적으로 연결된다. 또한 리드(1)에는 칩의 외부 쪽으로 부하 캐패시터(CL)가 연결되어 있다. 이 부하 캐패시터(CL)는 엔모스 트랜지스터(Q1∼Qn)가 모두 턴 오프되어 있는 경우 저항(R1)을 통하여 공급전압(Vs) 레벨까지 충전된다. 그러나 엔모스 트랜지스터(Q1∼Qn)가 턴온되면 노드(N1)와 접지 단자(Vss) 사이에 전류 경로가 형성되어 노드(N1)의 전압이 떨어진다.
데이타 신호(/D)와, 이에 따른 출력 신호(0UT)의 파형을 도2에 나타내었다. 도2(b)에 나타낸 데이타 신호(/D)의 파형은 도2(a)에 나타낸 데이타 신호(/D)의 펄스폭만을 확대하여 도시하였다. 도2에 나타낸 파형에서, 노드(N2)의 전압이 상승했을 때의 최대값(Vmax)과, 턴 온된 엔모스 트랜지스터(Q1∼Qn)에 의해 전압 강하된 최소값(Vmin)은 다음의 표현식 1과 같이 나타낼 수 있다.
[표현식 1]
Figure kpo00001
위의 표현식 1에서 RON은 엔모스 트랜지스디(Q1∼Qn)의 턴 온 저항값이다.
이와 같은 오픈 드레인 출력버퍼를 통하여 소정 스윙 폭의 출력 신호를 발생시킬 때, 목적하는 출력 신호의 스윙 폭이 보다 비교적 작은 경우(일례로 시모스 레벨보다 작은 경우)에는 풀업 저항의 크기 또한 작은 것을 사용하게 되므로, 부하 캐패시터를 짧은 시간 안에 충전할 수 있다. 그러나 경우에 따라서는 시모스 레벨과 같이 상대적으로 큰 레벨의 출력 신호를 발생시켜야 할 필요가 있는데, 이때는 목적하는 출력레벨에 비례하는 큰 값(즉, VDD레벨)의 공급전압 및 풀업 저항을 사용해야 한다. 따라서 도2(b)에 나타낸 바와 같이 큰 값의 풀업 저항을 통하여 부하 캐패시터를 충전하는데 많은 시간이 소요되는 것이 불가피하다. 따라서 상술한 오픈 드레인 출력버퍼를 사용하여 시모스 레벨의 출력 신호를 발생시키는 경우에도 빠른 응답속도를 구현해야 할 필요가 있는 것이다.
본 발명에 따른 데이타 출력 버퍼는 오픈 드레인 출력버퍼릍 통하여 얻을 수 있는 비교적 스윙 폭이 작은 출력신호와 상대적으로 스윙 폭이 큰 시모스 레벨 출력신호를 선택적으로 발생시키도록 하는데 그 목적이 있다.
이와 같은 목적의 본 발명은 풀업 제어수단과 풀다운 소자, 제1 및 제2 풀업 소자를 포함하여 이루어진다. 풀업 제어수단은 데이타 신호를 입력받아 구동 능력을 향상시키고 그 논리 값을 반전 출력하는 홀수개의 인버터 체인과 인버터 체인의 출력신호와 출력 제어신호가 입력되는 낸드 게이트르 구성되고, 출력 제어신호가 활성화되어 있는 동안에는 데이타 신호와 동일한 논리 값의 신호를 출력하며 출력 제어신호가 비활성화되어 있는 동안에는 하이 레벨의 신호를 출력한다. 풀다운 소자는 접지 단자와 출력단 사이에 병렬 연결되는 다수개의 엔모스 트랜지스터로 구성되고, 데이터 신호가 하이 레벨일 때 다수개의 엔모스 트랜지스터가 턴 온되어 출력단의 전압을 강하시킨다. 제1 풀업 소자는 풀업 제어수단의 출력신호가 로우 레벨일 때 활성화되어 출력단의 전압을 상승시킨다. 제2 풀업 소자는 출력단에 일단이 연결되고, 타단에는 소정의 공급전압이 가해져서 출력단에 일정한 레벨의 전압이 가해지도록 한다.
도1은 종래의 오픈 드레인 데이타 출력버퍼를 나타낸 회로도.
도2는 도1에 나타낸 종래의 오픈 드레인 데이타 출력버퍼의 입출력 신호를 나타낸 파형도.
도3은 본 발명에 따른 데이타 출력버퍼를 나타낸 회로도.
도4는 도3에 나타낸 본 발명에 따른 데이타 출력버퍼의 입출력 신호를 나타낸 파형도.
* 도면의 주요부분에 대한 부호의 설명
Q : 피모스 트랜지스터 Q1∼Qn : 엔모스 트렌지스터
1 : 리드 R1 : 저항
INW1∼INV3 : 인버터 NAND : 낸드 게이트
이와 같이 이루어진 본 발명의 바람직한 실시예를 도3 내지 도4를 참조하여 설명하면 다음과 같다. 도3은 본 발명에 따른 데이타 출력버퍼를 나타낸 회로도이며, 도4는 도3에 나타낸 본 발명에 따른 데이터 출력버퍼의 입출력 신호를 나타낸 파형도이다.
도3에서 병렬 연결된 n개의 엔모스 트랜지스터(Q1∼Qn)는 풀다운 소자로서 데이타 신호(/D)에 의해 각각의 게이트가 제어되도록 연결된다. 엔모스 트랜지스터(Q1∼Qn)의 각 소스는 접지 단자(Vss)에 연결되며, 각 드레인은 상호 연결되어 출력 노드(N1)를 형성한다.
낸드 게이트(NAND) 및 직렬 연결된 세 개의 인버터(INV1-INV3)는 풀업 제어수단이다.
먼저 세 개의 인버터(INV1∼INV3) 가운데, 입력측의 인버터(INV1)에는 데이타 신호(/D)가 입력되며 출력측의 인버터(INV3)에서는 데이타 신호(/D)의 반전된 논리 값을 갖는 출력신호(즉, D)를 발생시킨다. 논리적 차원에서 데이타 신호(/D)를 반전시키기 위해서는 한 개의 인버터만으로도 충분하다. 그러나 이와 같이 세 개의 인버터(INV1∼INV3)를 사용한 것은 인버터(INV1∼INV3)를 통과하는 신호의 전달 속도를 빠르게 하기 위한 것이다. 즉, 입력측의 인버터(INV1)보다 출력측의 인버터(INV3)의 구동 능력이 더 크게 이루어져 있기 때문에, 데이타 신호(/D)가 각각의 인버터를 통과할 때마다 그 구동해야 할 부하의 크기가 감소하기 때문에 결과적으로 데이타 신호(/D)의 전달 속도가 빨라지는 것이다. 이렇게 함으로써 다수개의 논리 게이트로 구성된 본 발명의 풀업 제어수단으로 인하이 데이타 신호(/D)의 전달이 지연되는 것을 보상하는 것이다.
낸드 게이트(NAND)에는 두 개의 입력단을 갖는데, 인버터(INV3)의 출력신호와 출력 제어신호(L)가 입력된다. 이 출력 제어신호(L)는 실제로 목적하는 출력 레벨에 따라 활성화되거나 또는 비활성화 되는 출력레벨 제어신호이다.
만약 출력 제어신호(L)가 비활성화된 경우, 즉 로우 레벨인 경우에 낸드 게이트(NAND)의 출력신호는 하이 레벨로 고정된다. 그러나 출력레벨 제어신호(L)가 하이레벨로 활성화된 경우에는 인버터(INV1∼INV3)를 통하여 전달되는 데이타 신호(/D)의 값에 따라 낸드 게이트(NAND)의 출력 신호의 논리 값이 결정된다. 만약 데이타 신호(/D)가 하이 레벨이라면 인버터(INV3)의 출력신호는 로우 레벨이 되어 낸드 게이트(NAND)의 출력 신호는 하이 레벨이 된다. 그리나 데이타 신호(/D)가 로우 레벨인 경우에는 인버터(INV3)의 출력신호가 하이 레벨이 되어 낸드 게이트(NAND)의 출력 신호는 로우 레벨이 된다. 즉, 낸드 게이트(NAND)는 출력레벨 제어신호(L)에 의해 활성화되어 데이타 신호(/D)와 동일한 논리 값의 신호를 출력하는 것을 알 수 있다.
제1 풀업 소자인 피모스 트랜지스터(Q)의 소스에는, 전원 전압(VDD)이 공급되고, 드레인은 출력 노드(N1)에 연결되며, 게이트는 낸드 게이트(NAND)의 출력 신호에 의해 제어된다. 따라서 낸드 게이트(NAND)의 출력 신호가 하이 레벨인 경우 피모스 트랜지스터(Q)는 턴 오프되지만, 반대로 로우 레벨인 경우에는 턴 온되어 노드(N1)의 전압을 전원 전압(VDD)에 가까운 레벨까지 상승시킨다.
출력 노드(1)는 칩 외부의 리드(1)에 연결되어 있으며, 이를 통하여 칩 외부와 전기적으로 연결된다. 또한 리드(1)에는 칩의 외부 쪽으로 부하 캐패시터(CL)가 연결되어 노드(N2)를 형성하며, 제2 풀업 소자인 저항(R1)을 통하여 소정의 전원 전압(Vs)이 공급되도록 연결된다. 이 저항(R1)은, 본 발명에 따른 출력버퍼를 통하여 출력하고자 하는 신호의 스윙 폭이 비교적 작을 때 부하 캐패시터(CL)를 공급 전압(Vs)의 레벨까지 충전하는데 필요한 소정의 크기를 갖는다.
이와 같이 구성된 본 발명에 따른 데이타 출력버퍼의 전체적인 동작은 다음과 같이 이루어진다.
먼저 시모스 레벨보다 적은 스윙 폭의 출력전압 레벨이 요구되는 경우에는 출력레벨 제어신호(L)가 로우 레벨로 비활성화된다. 따라서 낸드 게이트(NAND)의 출력 신호는 하이 레벨로 고정되어 피모스 트랜지스터(Q)가 턴 오프된다. 이때 데이타 신호(/D) 역시 로우 레벨이라면 엔모스 트랜지스터(Q1∼Qn) 역시 턴 오프되어 노드(N2)의 전압은 공급전압(Vs)과 동일하다. 이 상태에서 데이타 신호(/D)가 하이 레벨로 되면, 엔모스 트랜지스터(Q1∼Qn)가 모두 턴 온되어 노드(N2)의 전압은 하강한다.
이를 도4(a)에 나타내었는데, 도4(a)에서 출력신호(OUT)의 최소값(Vmin)은 다음의 표현식 2와 같이 나타낼 수 있다.
[표현식 2]
Figure kpo00002
위의 표현식 2에서 RON은 엔모스 트렌지스터(Q1∼Q3)의 턴 온 저항이다.
다음으로, 시모스 레벨의 출력전압 레벨이 요구되는 경우에는 출력레벨 제어신호(L)가 하이 레벨로 활성화된다. 이때 데이타 신호(/D)가 로우 레벨이라면 엔모스 트랜지스터(Q1∼Qn)가 모두 턴 오프된 상태이다. 따라서 노드(N2)의 전압은 공급전압(Vs)과 동일할 것으로 생각할 수 있지만, 실제로는 제1 풀업 소자인 피모스 트랜지스터(Q)의 작용 때문에 칩 외부의 저항(R1)은 출력 신호의 진압 레벨을 변화시키는데 거의 영향을 미치지 못한다.
즉, 데이타 신호(/D)가 로우 레벨인 경우 엔모스 트랜지스터(Q1∼Qn)는 모두 턴 오프된다. 그러나 낸드 게이트(NAND)의 출력 신호는 로우 레벨이기 때문에 피모스 트랜지스터(Q)가 턴 온되어 노드(N1)를 풀업 시킨다. 이때 상승 전압의 최대값(Vmax)은 VDD｜VTP｜가 된다.이 전압은 리드(1)를 통하여 부하 캐패시터(CL)를 충전시키게 되며, 결과적으로 노드(N2)의 전압 역시 VDD｜VTP｜가 되는 것이다. 데이타 신호(/D)가 로우 레벨이므로 실제의 데이타 신호(D)는 하이 레벨이었을 것이다. 이때의 노드(N2)의 출력 신호(OUT)가 하이 레벨이므로 본래의 데이타 신호(D)와 최종 출력신호(OUT)가 논리적으로는 동일한 신호임을 알 수 있다.
반대로 데이타 신호(/D)가 하이 레벨인 경우에는 낸드 게이트(NAND)의 출력신호가 하이 레벨이어서 피모스 트랜지스터(Q)는 턴 오프된다. 그러나 엔모스 트랜지스터(Q1∼Qn)는 모두 턴 온되어 부하 캐패시터(CL)에 충전되어 있던 전하가 모두 방전된다. 이 때의 노드(N2)의 전압은 Vss+VTN까지 하강한다. 이와 같은 데이타 신호(D)에 따른 출력신호(OUT)의 변화를 도4(b)에 나타내었다.
이상 설명한 일련의 동작을 통하여 살펴보면, 출력레벨 제어신호(L)가 로우 레벨로 비활성화된 상태에서는 출력신호(OUT)가 Vs와 Vss+VTN사이의 범위에서 스윙하는 것을 알 수 있으며, 반대로 출력레벨 제어신호(L)가 하이 레벨로 활성화된 상태에서는 출력신호(OUT)가 VDD｜VTP｜와 VSS+VTN사이에서 스윙하는 것을 알 수 있다.
따라서 본 발명은 오픈 드레인 출력버퍼를 통하여 얻을 수 있는 비교적 스윙 폭이 작은 출력신호와 상대적으로 스윙 폭이 큰 시모스 레벨 출력신호를 선택적으로 발생시키는 효과를 제공하는 것이다.

Claims (3)

  1. 데이타 출력버퍼에 있어서, 데이타 신호를 입력받아 구동 능력을 향상시키고 그 논리 값을 반전 출력하는 홀수개의 인버터 체인과 상기 인버터 체인의 출력신호와 출력 제어신호가 입력되는 낸드 게이트로 구성되고, 상기 출력 제어신호가 활성화되어 있는 동안에는 상기 데이타 신호와 동일한 논리 값의 신호를 출력하며 상기 출력 제어신호가 비활성화되어 있는 동안에는 하이 레벨의 신호를 출력하는 풀업 제어수단과; 접지 단자와 상기 출력단 사이에 병렬 연결되는 다수개의 엔모스 트랜지스터로 구성되고, 상기 데이터 신호가 하이 레벨일 때 상기 다수개의 엔모스 트랜지스터가 턴 온되어 상기 출력단의 전압을 강하시키는 풀다운 소자와; 상기 풀업 제어수단의 출력신호가 로우 레벨일 때 활성화되어 상기 출력단의 전압을 상승시키는 제1 풀업 소자와; 상기 출력단에 일단이 연결되고, 타단에는 소정의 공급전압이 가해져서 상기 출력단에 일정한 레벨의 전압이 가해지도록 하는 제2 풀업 소자를 포함하는 데이타 출력버퍼.
  2. 청구항 1에 있어서, 상기 인버터 체인은 출력측에 가까운 인버터일수록 그 구동능력이 큰 것이 특징인 데이타 출력버퍼.
  3. 청구항 1에 있어서 상기 제1 풀업 소자는, 전원전압 단자에 소스가 연결되고, 상기 풀다운 소자의 일단에 드레인이 연결되어 상기 출력단을 형성하여, 턴 온되는 경우 상기 출력단의 전압을 상기 전원전압 레벨에 근접하도록 하는 피모스 트랜지스터인 것이 특징인 데이타 출력버퍼.
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* Cited by examiner, † Cited by third party
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KR930008852A (ko) * 1991-10-10 1993-05-22 김광호 노이즈를 효과적으로 억제하는 회로를 갖는 출력버퍼
KR970019054A (ko) * 1995-09-14 1997-04-30 김광호 반도체 메모리 장치의 데이타 출력버퍼

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