KR970019054A - 반도체 메모리 장치의 데이타 출력버퍼 - Google Patents

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Abstract

저전력 소모를 가지고 고속으로 안정된 데이타를 출력함과 동시에 노이즈에 기인한 오동작을 방지하는 고주파용 반도체 메모리 장치의 데이타 출력버퍼에 대한 것으로, 메모리 셀로부터 출력되는 데이타의 출력 속도를 검출하고, 상기 검출된 억세스 속도에 대응하여 데이타 출력 레벨이 상이하도록 제어되는 데이타 출력버퍼에 관한 것이다. 상기의 데이타 출력버퍼는 데이타라인쌍과, 전원전압과 기준전압의 사이에 접속되어 제1레벨을 갖는 풀업제어신호 및 제2레벨을 갖는 풀업제어신호에 응답하여 데이터 출력단을 제1레벨 혹은 제2레벨로 드라이브하고 풀다운제어신호에 응답하여 상기 데이타 출력단을 풀다운하는 데이타 출력 드라이버와, 상기 제1데이타라인상의 활성화 신호의 싸이클이 미리 설정된 억세스 싸이클 이상일 경우에 응답하여 제1레벨을 갖는 풀업제어신호를 상기 활성화 신호에 동기하여 출력하고 상기 제1데이타라인의 활성화 신호의 싸이클이 미리 설정된 억세스 싸이클 이하일 경우에 응답하여 제2레벨을 갖는 풀업제어신호를 상기 활성화 신호에 동기하여 상기 데이타 출력 드라이버로 공급하는 풀업제어수단과, 상기 제2데이타라인의 활성화에 응답하여 풀다운제어신호를 상기 드라이버로 공급하는 풀다운제어수단으로 구성된다.
선택도 : 제3도, 제4도

Description

반도체 메모리 장치의 데이타 출력버퍼
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 따른 반도체 메모리 장치의 데이타 출력버퍼 회로도,
제2도는 제1도에 도시된 승압회로의 구체 회로도,
제3도는 제1도의 동작에 따른 데이타 출력버퍼의 출력 파형도,
제4도는 본 발명의 제2실시예에 따른 데이타 출력버퍼의 회로도.

Claims (10)

  1. 반도체 메모리 장치의 데이타 출력버퍼에 있어서, 메모리 셀로부터 출력되는 데이타를 입력하는 데이타라인쌍과, 전원전압과 기준전압의 사이에 접속되어 제1레벨을 갖는 풀업제어신호 및 제2레벨을 갖는 풀업제어신호에 응답하여 데이터 출력단을 제1레벨 혹은 제2레벨로 드라이브하고 풀다운제어신호에 응답하여 상기 데이타 출력단을 풀다운하는 데이타 출력 드라이버와, 상기 제1데이타라인쌍의 활성화 신호의 싸이클이 미리 설정된 억세스 싸이클 이상일 경우에 응답하여 제1레벨을 갖는 풀업제어신호를 상기 활성화 신호에 동기하여 출력하고 상기 제1데이타라인의 활성화 신호의 싸이클이 미리 설정된 억세스 싸이클 이하일 경우에 응답하여 제2레벨을 갖는 풀업제어신호를 상기 활성화 신호에 동기하여 상기 데이타 출력 드라이버로 공급하는 풀업제어수단으로 구성함을 특징으로 하는 반도체 메모리 장치의 데이타 출력버퍼.
  2. 제1항에 있어서, 상기 데이타 출력 드라이버는, 전원전압에 드레인이 접속되고 데이타 출력노드에 소오스가 접속되며 게이트로 풀업제어신호가 입력시에 구동되어 상기 풀업제어신호의 전압레벨에 대응되는 전압을 상기 출력노드로 출력하는 풀업트랜지스터와, 상기 출력노드에 소오스가 접속되고 데이타 기준전압에 드레인이 접속되며 게이트로 풀다운제어신호가 입력시에 구동되어 상기 출력노드의 전압을 기준전압의 레벨로 풀다운하는 풀다운트랜지스터로 구성함을 특징으로하는 반도체 메모리 장치의 데이타 출력버퍼.
  3. 제2항에 있어서, 상기 데이타라인쌍의 제2데이타라인에 입력노드가 접속되고 출력노드가 상기 풀다운트랜지스터의 게이트에 접속되어 상기 제1데이타라인의 데이타에 따라 풀다운제어신호를 상기 게이트로 공급하는 드라이버를 더 포함함을 특징으로 하는 반도체 메모리 장치의 데이타 출력버퍼.
  4. 제1항에 있어서, 상기 풀업제어수단은, 상기 데이타라인쌍의 제1데이타라인상의 데이타가 제1논리에서 제2논리로 천이시에 응답하여 제1레벨의 풀업제어신호를 상기 데이타 출력 드라이버로 공급하고 레벨시프트신호의 이력에 응답하여 상기 출력을 차단하는 제1구동수단과, 상기 제1데이타라인상의 제2논리가 소정시간 지속되는 것을 출하여 레벨시프트 제어신호를 발생하는 지연검출수단과, 상기 레벨 시프트 제어신호에 응답하여 상기 전원전압 보다 높은 제2전원전압레벨의 레벨시프트된 신호를 발생하는 레벨시프트수단과, 상기 레벨시프트된 신호의 입력에 의해 상기 전원전압을 승압하여 상기 데이터 출력 드라이버로 제2레벨의 풀업제어신호를 공급하는 승압수단으로 구성함을 특징으로하는 반도체 메모리 장치의 데이타 출력버퍼.
  5. 전원전압에 드레인이 접속되고 데이타 출력노드에 소오스가 접속된 엔채널형 풀업트랜지스터와, 상기 출력노드에 소오스가 접속되고 기준전압에 드레인이 접속된 피채널형 풀다운트랜지스터로 구성된 데이타 출력 드라이버를 구비한 반도체 메모리 장치의 데이타 출력버퍼에 있어서, 메모리 셀로부터 출력되는 데이타를 입력하는 데이타라인쌍과, 상기 데이타라인쌍의 제1데이타라인상의 논리가 제2논리로 천이시에 응답하여 상기 엔모오스 트랜지스터의 게이트의 전압을 기준전압 레벨에서 상기 전원전압의 레벨로 풀업하고, 레벨시프트신호에 응답하여 상기 전원전압을 차단하는 제1풀업제어신호 발생수단과, 상기 제1데이타라인상의 제2논리가 소정시간 지속되는 것을 검출하여 레벨시프트 제어신호를 발생하는 지연검출수단과, 상기 레벨 시프트 제어신호에 응답하여 상기 전원전압 보다 높은 제2전원전압을 갖는 레벨시프트신호를 발생하는 레벨 시프트수단과, 상기 레벨시프트신호에 응답하여 상기 전원전압을 승압하여 상기 데이터 출력 드라이버로 제2레벨의 풀업제어신호를 공급하는 제2레벨의 풀업제어신호 발생수단과, 상기 데이타라인쌍의 제2데이타라인의 제1논리에 응답하여 상기 기준전압레벨의 풀다운제어신호를 상기 피모오스 트랜지스터의 게이트로 공급하는 풀다운제어신호 발생수단으로 구성함을 특징으로 하는 반도체 메모리 장치의 데이타 출력버퍼.
  6. 제5항에 있어서, 상기 제1풀업제어신호 발생수단은, 상기 풀업트랜지스터의 게이트노드와 상기 데이타라인쌍의 제1데이타라인의 사이에 채널이 형성되어 상기 제1데이타라인으로부터 출력되는 제2논리의 신호를 상기 엔모오스 트랜지스터의 게이트노드로 공급하고 레벨시프트신호의 입력에 응답하여 상기 채널을 차단하는 피모오스 트랜지스터임을 특징으로 하는 반도체 메모리 장치의 데이타 출력 버퍼.
  7. 제7항에 있어서, 상기 지연검출수단은, 상기 제1데이타라인상의 신호를 소정지연하는 지연수단과, 상기 지연수단의 출력과 상기 제1데이타라인상의 신호를 비교하여 두 신호가 제2논리를 갖을때 레벨시프트 제어신호를 발생하는 레벨시프트 제어신호 발생수단과, 사기 레벨시프트 제어신호에 트리거되어 상기 전원전압의 레벨보다 높은 제2레벨의 전원전압을 갖는 레벨시프트신호를 발생하여 상기 전원전압공급패스로 공급하는 레벨시프트수단과, 상기 발생된 레벨시프트신호에 응답하여 상기 전원전압을 승압하여 제2레벨의 풀업제어신호를 상기 풀업트랜지스터의 게이트노드로 공급하는 승압회로로 구성함을 특징으로 하는 반도체 메모리 장치의 데이타 출력 버퍼.
  8. 전원전압에 드레인이 접속되고 데이타 출력노드에 소오스가 접속된 앤채널형 풀업트랜지스터와, 상기 출력노드에 소오스가 접속되고 기준전압에 드레인이 접속된 피채널형 풀다운트랜지스터로 구성된 데이타 출력 드라이버를 구비한 반도체 메모리 장치의 데이타 출력버퍼에 있어서, 메모리 셀로부터 출력되는 데이타를 입력하는 데이타라인쌍과, 상기 데이타라인쌍의 제1데이타라인상의 제1논리가 제2논리로 천이시에 응답하여 상기 풀업트랜지스터의 게이트의 전압을 기준전압 레벨에서 상기 전원전압의 레벨로 풀업하고, 레벨시프트신호에 응답하여 상기 전원전압을 차단하는 제1풀업제어신호 발생수단과, 상기 제1데이타라인상의 제2논리가 소정시간 지속되는 것을 검출하여 레벨시프트 제어신호를 발생하는 지연검출수단과, 상기 레벨 시프트 제어신호에 응답하여 상기 전원전압 보다 높은 제2전원전압을 갖는 레벨시프트신호를 발생하는 레벨 시프트수단과, 상기 제2전원전압을 소오스로 입력하고 드레인이 상기 풀업트랜지스터의 게이트노드에 접속되어 있으며, 상기 레벨시프트신호에 응답하여 상기 풀업트랜지스터의 게이트노드에 제2전원전압을 공급하는 제2 피모오스 트랜지스터와, 상기 제2데이타라인상의 제1논리에 응답하여 상기 풀다운트랜지스터를 구동하는 풀다운제어 신호발생수단으로 구성함을 특징으로 하는 반도체 메모리 장치의 데이타 출력 버퍼.
  9. 제8항에 있어서, 상기 레벨시스트수단과 상기 모오스 트랜지스터의 게이트사이에 제2전원전압의 입력에 의해 동작되는 인버터가 더 접속됨을 특징으로 하는 반도체 메모리 장치의 데이타 출력버퍼.
  10. 제9항에 있어서, 상기 제2전원전압은, 반도체 메모리 장치가 대기모드시도 칩상에 상기 전원전압의 레벨을 승압하는 승압회로로부터 공급되는 승압전압임을 특징으로 하는 반도체 메모리 장치의 데이타 출력버퍼.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100303135B1 (ko) * 1997-10-29 2001-11-22 김영환 데이타출력버퍼
KR100609617B1 (ko) * 2005-04-04 2006-08-08 삼성전자주식회사 동작 주파수에 따라 모드가 전환되는 데이터 출력버퍼 및이를 포함하는 반도체 메모리 장치
KR100678458B1 (ko) * 2004-12-24 2007-02-02 삼성전자주식회사 레벨 쉬프트 회로 및 이의 동작 방법

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2921510B2 (ja) * 1996-10-07 1999-07-19 日本電気株式会社 ブートストラップ回路
DE19730215C2 (de) * 1997-07-15 2001-01-25 Dialog Semiconductor Gmbh Schaltungsanordnung mit einer ersten Steuereinheit und einer zweiten Steuereinheit
DE19739807C2 (de) * 1997-09-10 2000-06-15 Siemens Ag Pegelumsetzschaltung
US6005812A (en) 1998-02-27 1999-12-21 Micron Technology, Inc. Device and method for supplying current to a semiconductor memory to support a boosted voltage within the memory during testing
JP3481121B2 (ja) * 1998-03-20 2003-12-22 松下電器産業株式会社 レベルシフト回路
JP2000040369A (ja) * 1998-07-23 2000-02-08 Mitsubishi Electric Corp 半導体集積回路装置
US6141263A (en) * 1999-03-01 2000-10-31 Micron Technology, Inc. Circuit and method for a high data transfer rate output driver
JP3584830B2 (ja) * 1999-03-30 2004-11-04 セイコーエプソン株式会社 半導体装置並びにそれを用いた液晶装置及び電子機器
US6275070B1 (en) * 1999-09-21 2001-08-14 Motorola, Inc. Integrated circuit having a high speed clock input buffer
JP2001126483A (ja) * 1999-10-28 2001-05-11 Mitsubishi Electric Corp データ出力回路およびそれを備える半導体記憶装置
US6400189B2 (en) * 1999-12-14 2002-06-04 Intel Corporation Buffer circuit
US6501817B2 (en) 2000-08-25 2002-12-31 United Memories, Inc. Area efficient redundancy multiplexer circuit technique for integrated circuit devices providing significantly reduced parasitic capacitance
KR100465599B1 (ko) * 2001-12-07 2005-01-13 주식회사 하이닉스반도체 데이타 출력 버퍼
JP3980383B2 (ja) * 2002-03-18 2007-09-26 株式会社ルネサステクノロジ 半導体集積回路装置
KR100482367B1 (ko) * 2002-08-09 2005-04-13 삼성전자주식회사 반도체 메모리장치의 데이터 출력버퍼 및 그 데이터출력방법
KR100613448B1 (ko) 2004-10-07 2006-08-21 주식회사 하이닉스반도체 데이터 가속회로 및 이를 이용한 데이터 전송회로
KR100724559B1 (ko) * 2004-12-15 2007-06-04 삼성전자주식회사 레벨 쉬프터
US7481314B2 (en) * 2005-02-02 2009-01-27 Ethicon, Inc. Packaging assembly for surgical mesh implants
KR100713907B1 (ko) * 2005-06-10 2007-05-07 주식회사 하이닉스반도체 반도체 장치의 라인 구동 회로
US7768296B2 (en) * 2006-02-23 2010-08-03 Freescale Semiconductor, Inc. Electronic device and method
US7705631B2 (en) * 2008-01-28 2010-04-27 Elite Semiconductor Memory Technology, Inc. Level shifter circuit
KR20140000010A (ko) 2012-06-22 2014-01-02 삼성전자주식회사 반도체 메모리 장치
JP6588116B2 (ja) * 2018-02-26 2019-10-09 ウィンボンド エレクトロニクス コーポレーション レベルシフタ
CN111522423B (zh) * 2019-02-01 2024-02-09 环达电脑(上海)有限公司 重置信号产生电路及计算机系统

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4656373A (en) * 1984-11-26 1987-04-07 Rca Corporation High-speed voltage level shift circuit
NL8601953A (nl) * 1986-07-30 1988-02-16 Philips Nv Cmost-ingangsbuffer voor ttl-niveau ingangssignalen.
JPS6437797A (en) * 1987-08-03 1989-02-08 Oki Electric Ind Co Ltd Eprom device
US4833350A (en) * 1988-04-29 1989-05-23 Tektronix, Inc. Bipolar-CMOS digital interface circuit
US5204557A (en) * 1991-10-15 1993-04-20 National Semiconductor Corporation Digital signal level translator
US5406140A (en) * 1993-06-07 1995-04-11 National Semiconductor Corporation Voltage translation and overvoltage protection
US5418474A (en) * 1993-09-24 1995-05-23 National Semiconductor Corporation Circuit for reducing transient simultaneous conduction
US5451889A (en) * 1994-03-14 1995-09-19 Motorola, Inc. CMOS output driver which can tolerate an output voltage greater than the supply voltage without latchup or increased leakage current
US5502406A (en) * 1995-03-06 1996-03-26 Motorola, Inc. Low power level shift circuit and method therefor

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100303135B1 (ko) * 1997-10-29 2001-11-22 김영환 데이타출력버퍼
KR100678458B1 (ko) * 2004-12-24 2007-02-02 삼성전자주식회사 레벨 쉬프트 회로 및 이의 동작 방법
KR100609617B1 (ko) * 2005-04-04 2006-08-08 삼성전자주식회사 동작 주파수에 따라 모드가 전환되는 데이터 출력버퍼 및이를 포함하는 반도체 메모리 장치

Also Published As

Publication number Publication date
KR0172373B1 (ko) 1999-03-30
JPH09128978A (ja) 1997-05-16
JP3803144B2 (ja) 2006-08-02
US5818258A (en) 1998-10-06

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