JP3980383B2 - 半導体集積回路装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、入力する信号をより大きい電圧振幅を有した信号に変換するレベル変換器を有した半導体集積回路装置に関する。
【０００２】
【従来の技術】
半導体加工技術の微細化に伴い、半導体集積回路装置においてワンチップに集積できるトランジスタの数は近年飛躍的に増加している。集積されるトランジスタの数が増加による消費電力を抑えるためにも、電源電圧の縮小は不可避である。現在最も広く用いられている電界効果トランジスタの一つであるＭＯＳ（metal oxide semiconductor）トランジスタの場合、最小加工寸法が０．２５μｍ、０．１８μｍ、０．１５μｍ、と縮小されるに従い、電源電圧も２．５Ｖ、１．８Ｖ、１．５Ｖと低下している。これらの電源電圧は、集積回路の中核部分に用いられていることからコア回路部の電源電圧ＶＤＤと呼ぶ。
【０００３】
その一方で、他のチップと信号を交換するために設けられたインターフェース部の電源電圧はプロセス技術の進展に拘わりなく、コア回路部の電源電圧ＶＤＤより高い一定値の電源電圧ＶＤＤＨが設定されている。現在では３．３Ｖが一般的である。ボード上に搭載されるチップすべてが最先端プロセス技術で製造されているわけではないこと、インターフェース規格の変更には多くの混乱が生じることがその理由である。コア部で使用される最先端プロセスによるトランジスタは、３．３Ｖの電源電圧では用いることはできない。性能は劣化するもののインターフェース部のトランジスタは、コア部のものよりゲート酸化膜の膜厚を大きくしてゲート耐圧を上げている。
【０００４】
このように２種類以上の電源電圧を用いる場合には、それぞれの電源電圧を用いる回路ブロック間で信号の電位振幅を変換するためのレベル変換器（レベルシフタ）が必要となる。
図１１に従来から知られているレベル変換器を含んだ半導体集積回路装置を示す。信号Ｄｉｎはハイレベルが電源電圧ＶＤＤレベルであり、ローレベルが接地電圧ＧＮＤレベルであるディジタル信号であり、コア回路部２内で生成される。コア回路部２は、論理ゲートＩＮ０、ＩＮ１、ＩＮ２、Ｇ０、Ｇ１を介して信号Ｄｉｎに基づき互いに論理的に相補な２つの信号を２組生成する。そのいずれの信号とも信号Ｄｉｎと同じ電圧振幅を有する。レベル変換器１６はＮＭＯＳトランジスタＮ０、Ｎ１のゲート電極で一方の組の相補信号を受け、レベル変換器１８はＮＭＯＳトランジスタＮ２、Ｎ３のゲート電極で他方の組の相補信号を受ける。
【０００５】
ＮＭＯＳトランジスタＮ０、Ｎ２のゲートに同一の論理が入力され、ＮＭＯＳトランジスタＮ１、Ｎ３のゲートにその逆の論理が入力されるので、レベル変換器１６、１８は、ノードＤ１、Ｄ２から同一の論理レベルであって電源電圧ＶＤＤＨと接地電位ＧＮＤとの間で振幅する信号を出力する。レベル変換器１６、１８の出力する信号に従いドライバ部１０のＰＭＯＳトランジスタＰＤとＮＭＯＳトランジスタＮＤが相補的にオンする。
【０００６】
イネーブル信号ＥＮがハイレベルを示すとき、以上に説明した動作に従って信号Ｄｉｎと同じ論理であるが信号Ｄｉｎより電位振幅の大きい信号Ｄｏｕｔがノード２３に現れる。イネーブル信号ＥＮがローレベルを示すときはドライバ部１０のＰＭＯＳトランジスタＰＤ、ＮＭＯＳトランジスタＮＤは同時にオフし、ノード２３はハイインピーダンス状態となる。
【０００７】
【発明が解決しようとする課題】
このように集積回路装置の電源が２種類以上ある場合には、電源投入時に、特に電源を入れる順番によってＰＭＯＳトランジスタＰＤとＮＭＯＳトランジスタＮＤとが同時にオンする可能性がある。半導体集積回路装置の外部電源端子に電源電圧が投入されることにより装置内部の電源ノードが接地電圧のレベルから上昇し電源電圧のレベルに設定される。
【０００８】
コア回路部２に電源電圧ＶＤＤが設定された後に、インターフェース部４に電源電圧ＶＤＤＨが設定される場合には問題にはならない。コア回路部２からインターフェース部４に与えられる２組の信号対の論理レベルが先に設定されることになるのでＰＭＯＳトランジスタＰＤとＮＭＯＳトランジスタＮＤが同時にオンすることはない。よってトランジスタＰＤ，ＮＤを貫通する電流も生じない。しかしその逆で、最初にインターフェース部４に電源電圧ＶＤＤＨが設定された後に、コア回路部２に電源電圧ＶＤＤが設定された場合に問題がある。
【０００９】
電源電圧ＶＤＤＨが設定された時点では、レベル変換器１６のＮＭＯＳトランジスタＮ０、Ｎ１のゲート電極はともにローレベル（ＧＮＤ）であるため、出力ノードＤ１の電位は不定であり、例えばローレベル（ＧＮＤ）に設定される可能性がある。同時にレベル変換器１８のＮＭＯＳトランジスタＮ２、Ｎ３のゲート電極もともにローレベル（ＧＮＤ）であるため、出力ノードＤ２の電位は不定であり、例えばハイレベル（ＶＤＤＨ）に設定される可能性がある。このとき、レベル変換器１６、１８のそれぞれ入力する信号のレベルが決定するまでＰＭＯＳトランジスタＰＤ及びＮＭＯＳトランジスタＮＤが同時にオンすることになる。出力ドライバとしてのトランジスタＰＤ、ＮＤの駆動力が他のトランジスタより大きく構成されるので、ＰＭＯＳトランジスタＰＤ及びＮＭＯＳトランジスタＮＤが同時にオンすることにより大量の電流が生じる。大電流が流れると配線の断線等、半導体装置の破壊につながりかねない。
【００１０】
従ってこの発明の目的は、電源投入時にレベル変換器による変換後の信号の与えられるノードに所望の値に設定することのできる半導体集積回路装置を提供することにある。
またこの発明の別の目的は、電源投入後の通常動作において高速に動作できる半導体集積回路装置を提供することにある。
またこの発明のさらに別の目的は、電源投入時にレベル変換器の出力に接続される回路を安定して動作させることのできる半導体集積回路装置を提供することにある。
【００１１】
【課題を解決するための手段】
この発明による第１の半導体集積回路装置は、レベル変換器に加えてさらに少なくとも２つの容量素子をさらに含む。その一方である第１の容量素子はレベル変換器によりレベル変換された後の信号が提供される第１のノードに電気的に接続する導電部分と、この導電部分との間で絶縁膜を挟む第１の半導体部分と、この第１の半導体部分と異なる導電型を有して第１の半導体部分と接合する第２の半導体部分とを含む。その他方である第２の容量素子は、電源電圧を受ける電源ノードと接地電圧を受ける接地ノードとのいずれからも分離している第２のノードで第１の容量素子の第２の半導体部分に直列に接続される。
【００１２】
電源投入時においては、第１の容量素子における導電部分と第１の半導体部分との間の容量によって第１のノードが第１の半導体部分の電位レベル程度に設定される。また電源投入後においては、第１の容量素子における導電部分と第２の半導体部分との容量が第１のノードに付加される容量に寄与する場合、第２の半導体部分と直列に接続される第２の容量素子によって第１のノードに付加される容量が見かけ上低下する。これにより電源投入後の通常動作においてこの第１のノードの容量低下によってレベル変換器の動作が速くなる。従って半導体集積回路装置の高速動作が実現される。好ましくは、第１の半導体部分は接地ノードに電気的に接続され、第２の容量素子は第２のノードと接地ノードとの間に電気的に接続される。
【００１３】
この発明による第２の半導体集積回路装置は、レベル変換器に加え、そのレベル変換器によりレベル変換された後の信号が提供される所定のノードに接続される容量素子を含む。この容量素子は所定のノードに電気的に接続する導電部分と、導電部分と間で絶縁膜を挟む第１の半導体部分と、第１の半導体部分と異なる導電型を有して第１の半導体部分と接合する第２の半導体部分とを含む。
【００１４】
電源投入時においては、容量素子における第１の半導体部分の導電部分と第１の半導体部分との間の容量によって第１のノードは第１の半導体部分の電位レベル程度に設定される。また第２の半導体部分は、コア回路部の電源として供給される電源電圧を受ける電源ノードに接続される。電源投入後に容量素子の第１の半導体部分に対して第２の半導体部分に逆バイアスの電圧を与えることが可能となる。これによって導電部分と第１の半導体部分との間の容量が小さくなり、電源投入後の通常動作においては、所定のノードに付加される容量が低下することによりレベル変換器の動作が速くなる。従って半導体集積回路装置の高速動作が実現される。第１の半導体部分は例えば接地ノードに電気的に接続されるのがよい。
【００１５】
上記の第１および第２の半導体集積回路装置においては、容量素子を構成する第２の半導体部分は、第１の半導体部分を挟んで離間し、配線層で互いに電気的に接続される２つの領域を有する形態として、レベル変換器に接続される容量素子は、電界効果トランジスタで形成されてもよい。
【００１６】
この発明による第３の半導体集積回路装置は、レベル変換器に加え、ある電圧が与えられる第１の電極と、第１のノードに接続される第２の電極とを有する容量素子、および、第１のノードとレベル変換器でレベル変換された後の信号が提供される第２のノードとの間に接続され、前記レベル変換器の電源電圧がある一定電位以上に上昇した後に非導通となるスイッチ素子を備えている。
【００１７】
このスイッチ素子を制御することにより第２のノードから見た容量素子の容量を見かけ上可変とすることができる。電源投入時においてはスイッチ素子をオンさせることにより第２のノードを容量素子の第１の電極に与えられる電位のレベル程度に設定することができる。
【００１８】
電源投入後の通常動作においては、スイッチ素子をオフし又は電源投入時よりオン状態を弱めることにより、容量素子が第２のノードから切り離され又は容量素子と第２のノードとの間に擬似的に抵抗が挿入される。これは通常動作時には第２のノードに付加される容量が低減することになり、レベル変換器の動作を速める。従って半導体集積回路装置の高速動作が実現される。
【００１９】
スイッチ素子は、例えば電界効果トランジスタを含む。レベル変換器に与える信号を生成するコア回路部が半導体集積回路装置に含まれ、その電界効果トランジスタのゲート電極にはそのコア回路部に与えられる電源電圧の電源ノードに電気的に接続される。一方、容量素子の第２の電極にはレベル変換器に与えられる電源電圧の電源ノードに電気的に接続されるとよい。
【００２３】
この発明の第４の半導体集積回路装置は、論理的に相補な２つの第１の信号を受け、その２つの第１の信号より電圧振幅の大きい論理的に相補な２つの信号に変換してそれぞれ第１および第２のノードに提供する第１のレベル変換器、論理的に相補な２つの第２の信号を受け、その２つの第２の信号より電圧振幅の大きい論理的に相補な２つの信号に変換してそれぞれ第３および第４のノードに提供する第２のレベル変換器を含む。半導体集積回路装置はさらに第１および第２の容量素子を含み、第１の容量素子はある電圧を受ける第５のノードと第１のノードとの間に接続され、第２の容量素子は第５のノードと第３のノードとの間に接続される。第１および第２の容量素子によって、電源投入時にレベル変換器による変換後の信号を受ける第１および第３のノードが共に第５のノードの電位レベル程度に設定される。
【００２４】
さらに半導体集積回路装置は、第２のノード上の信号に従ってその導通が制御される第１の電界効果トランジスタ、および第１の電界効果トランジスタに接続され、第４のノード上の信号に従ってその導通が制御される第１の電界効果トランジスタとは異なる導電型を有する第２の電界効果トランジスタを含む。
【００２５】
電源投入時、第１および第３のノードに初期値が設定されることにより、第１および第２のレベル変換器が第２および第４のノードを駆動して第１および第３のノードに逆の論理レベルに設定する。第２および第４のノードに設定される電位レベルは、容量素子により設定される第１および第３のノードの電位レベルより安定している。第１および第２の電界効果トランジスタを駆動する信号を第２および第４のノードから得ることで、電源投入時に第１および第２の電界効果トランジスタの各々を正しくオンまたはオフに設定することができる。この第１および第２の電界効果トランジスタにより構成される回路の状態が安定する。
【００２６】
【発明の実施の形態】
以下、この発明の実施の形態を、図面を参照しながら説明する。なお、図において同一のもの又は相当のものには同一の符号を付している。
実施の形態１．
図１はこの実施の形態１による半導体集積回路装置１００の回路構成図を示す。単一半導体チップ上に集積回路が形成された半導体集積回路装置１００は、該集積回路の主要な機能を実現するコア回路部２と、コア回路部２で生成されるディジタル信号Ｄｉｎをこれより大きい電圧振幅を有したディジタル信号に変換して信号Ｄｏｕｔとして他の半導体チップに供給するインターフェース部４とを備える。ノード２３には当該他の半導体チップが接続される。
【００２７】
コア回路部２は、電源電圧ＶＤＤが与えられる電源ノードと、接地電圧ＧＮＤ（０Ｖ）が与えられる接地ノードとに接続され、電源電圧ＶＤＤを動作電源にして動作する。一方、インターフェース部４は電源電圧ＶＤＤより大きい電源電圧ＶＤＤＨを動作電源にして動作する。接地電圧ＧＮＤはコア回路部２、インターフェース部４に共通に与えられる。従って、インターフェース部４を構成するＭＯＳトランジスタは、ゲート酸化膜の膜厚を大きくするなどしてコア回路部２を構成するものよりもゲート耐圧を高くしている。
【００２８】
電源電圧ＶＤＤ，ＶＤＤＨは、ともに半導体チップの外部で生成されてチップに受けるものでもよい。また電源電圧ＶＤＤ、ＶＤＤＨの一方だけが半導体チップの外部で生成されてもよい。このときチップ内部に電圧発生回路を設け、その外部から受ける一方の電源電圧から他方の電源電圧を当該電圧発生回路で生成すればよい。
【００２９】
この半導体集積回路装置１００では、イネーブル信号ＥＮがハイレベル（ＶＤＤ）のときに信号Ｄｉｎが電圧振幅を大きくしてノード２３から出力される。イネーブル信号ＥＮがローレベル（ＧＮＤ）のときノード２３はハイインピーダンス状態となる。
そのためにコア回路部２は、インバータＩＮ０、ＩＮ１、ＩＮ２と２入力論理回路Ｇ０、Ｇ１を備える。論理回路Ｇ０はノード２１上の信号Ｄｉｎとノード２２上のイネーブル信号ＥＮとを入力し、そのＮＡＮＤ論理を出力する。インバータＩＮ１は論理回路Ｇ０の出力する論理を反転させる。インバータＩＮ０はイネーブル信号ＥＮの論理を反転させる。論理回路Ｇ１は信号ＤｉｎとインバータＩＮ０の出力とのＮＯＲ論理を出力する。インバータＩＮ２は論理回路Ｇ１の出力する論理を反転させる。インバータＩＮ０〜ＩＮ２、論理回路Ｇ０、Ｇ１の出力はいずれも電源電圧ＶＤＤをハイレベル、接地電圧ＧＮＤをローレベルとしたディジタル信号である。
【００３０】
イネーブル信号ＥＮがハイレベルのとき、論理回路Ｇ０は信号Ｄｉｎの反転論理を出力しインバータＩＮ１は信号Ｄｉｎと同一論理を出力する。論理回路Ｇ１は信号Ｄｉｎの反転論理を出力し、インバータＩＮ２は信号Ｄｉｎと同一論理を出力する。イネーブル信号ＥＮがローレベルのとき、信号Ｄｉｎに拘わらず論理回路Ｇ０はハイレベル、インバータＩＮ１はローレベル、論理回路Ｇ１はローレベル、インバータＩＮ２はハイレベルをそれぞれ出力する。
【００３１】
インターフェース部４は２つのレベル変換器６、８とドライバ部１０とを備える。レベル変換部６、８の各々は、電源電圧ＶＤＤＨを受ける電源ノードＤ１０と接地電圧ＧＮＤを受ける接地ノードＤ１１に接続され、入力する信号を該信号より大きな電圧振幅を有した信号に変換する。この実施の形態ではレベル変換器は、互いに論理的に相補な２つの信号を受け、これらよりも大きな電圧振幅を有する互いに論理的に相補な２つの信号を所定の２つのノードにそれぞれ提供する形態のものである。
【００３２】
レベル変換器６は、ＰＭＯＳトランジスタＰ０、Ｐ１、ＮＭＯＳトランジスタＮ０、Ｎ１を備える。ＰＭＯＳトランジスタＰ０、Ｐ１のそれぞれソースは電源ノードＤ１０に共通に接続され電源電圧ＶＤＤＨを受ける。ＰＭＯＳトランジスタＰ０のドレインとＰＭＯＳトランジスタＰ１のゲートとはノードＤ３で接続される。ＰＭＯＳトランジスタＰ１のドレインとＰＭＯＳトランジスタＰ０のゲートとはノードＤ１で接続される。ＮＭＯＳトランジスタＮ０、Ｎ１のそれぞれソースは接地ノードＤ１１に共通に接続され接地電圧ＧＮＤを受ける。ＮＭＯＳトランジスタＮ０、Ｎ１のドレインはそれぞれノードＤ３、Ｄ１で、ＰＭＯＳトランジスタＰ０、Ｐ１のドレインとそれぞれ接続される。
【００３３】
レベル変換器６は、各々電源電圧ＶＤＤと接地電圧ＧＮＤとの間を振幅する互いに論理的に相補な２つの信号を、ＮＭＯＳトランジスタＮ０、Ｎ１のゲートにそれぞれ受ける。トランジスタＮ０、Ｎ１のゲートにハイレベル、ローレベルがそれぞれ与えられると、ＮＭＯＳトランジスタＮ０がオンしＮＭＯＳトランジスタＮ１がオフする。ノードＤ３の電位は低下してＰＭＯＳトランジスタＰ１をオンさせる。一方ノードＤ１の電位は上昇してＰＭＯＳトランジスタＰ０をオフさせる。よってノードＤ１、Ｄ３の電位はそれぞれ電源電圧ＶＤＤＨ、接地電圧ＧＮＤのレベルとなる。
【００３４】
逆に、トランジスタＮ０、Ｎ１のゲートにローレベル、ハイレベルがそれぞれ与えられると、ＮＭＯＳトランジスタＮ１がオンしＮＭＯＳトランジスタＮ０がオフする。ノードＤ１の電位は低下してＰＭＯＳトランジスタＰ０をオンさせる。一方ノードＤ３の電位は上昇してＰＭＯＳトランジスタＰ１をオフさせる。よってノードＤ１、Ｄ３の電位はそれぞれ接地電圧ＧＮＤ、電源電圧ＶＤＤＨのレベルとなる。
【００３５】
レベル変換器８は、ＰＭＯＳトランジスタＰ２、Ｐ３、ＮＭＯＳトランジスタＮ２、Ｎ３を備える。ＰＭＯＳトランジスタＰ２、Ｐ３のそれぞれソースは電源ノードＤ１０に共通に接続され電源電圧ＶＤＤＨを受ける。ＰＭＯＳトランジスタＰ２のドレインとＰＭＯＳトランジスタＰ３のゲートとはノードＤ４で接続される。ＰＭＯＳトランジスタＰ３のドレインとＰＭＯＳトランジスタＰ２のゲートとはノードＤ２で接続される。ＮＭＯＳトランジスタＮ２、Ｎ３のそれぞれソースは接地ノードＤ１１に共通に接続され接地電圧ＧＮＤを受ける。ＮＭＯＳトランジスタＮ２、Ｎ３のドレインはそれぞれノードＤ４、Ｄ２で、ＰＭＯＳトランジスタＰ２、Ｐ３のドレインとそれぞれ接続される。
【００３６】
レベル変換器８は、各々電源電圧ＶＤＤと接地電圧ＧＮＤとの間を振幅する互いに論理的に相補な２つの信号を、ＮＭＯＳトランジスタＮ２、Ｎ３のゲートにそれぞれ受ける。レベル変換器６と同様の動作により、ＮＭＯＳトランジスタＮ２、Ｎ３のゲートにそれぞれハイレベル、ローレベルが与えられると、ノードＤ４、Ｄ２の電位は、それぞれ接地電圧ＧＮＤ、電源電圧ＶＤＤＨのレベルとなり、ＮＭＯＳトランジスタＮ２、Ｎ３のゲートにそれぞれローレベル、ハイレベルが与えられると、ノードＤ４、Ｄ２の電位は、それぞれ電源電圧ＶＤＤＨ、接地電圧ＧＮＤのレベルとなる。
【００３７】
各レベル変換器に与えられる相補な信号として、ＮＭＯＳトランジスタＮ０、Ｎ１のゲートには論理回路Ｇ０、インバータＩＮ１の出力がそれぞれ与えられ、ＮＭＯＳトランジスタＮ２、Ｎ３のゲートには論理回路Ｇ１、インバータＩＮ２の出力がそれぞれ与えられる。ＮＭＯＳトランジスタＮ０〜Ｎ３のゲートにハイレベルとして提供される電圧ＶＤＤは、ＮＭＯＳトランジスタＮ０〜Ｎ３のしきい値電圧Ｖｔｈｎより高いため、これらＮＭＯＳトランジスタをオンさせることは十分可能である。よってＰＭＯＳトランジスタＰ０〜Ｐ３で、オンしているＮＭＯＳトランジスタのドレインに接続されているＰＭＯＳトランジスタのゲートは接地電圧ＧＮＤまで駆動できる。
【００３８】
ドライバ部１０は、インバータＩＮ３〜ＩＮ６、ＰＭＯＳトランジスタＰＤ、及びＮＭＯＳトランジスタＮＤを備える。レベル変換器６はＰＭＯＳトランジスタＰＤのオンオフを駆動するために設けられ、ノードＤ１が直列に接続するインバータＩＮ３、ＩＮ４を介してＰＭＯＳトランジスタＰＤのゲートに接続される。レベル変換器８は、ＮＭＯＳトランジスタＮＤのオンオフを駆動するために設けられ、ノードＤ２が、直列に接続するインバータＩＮ５、ＩＮ６を介してＮＭＯＳトランジスタＮＤのゲートに接続される。インバータＩＮ３〜ＩＮ６はいずれも電源電圧ＶＤＤＨと接地電圧ＧＮＤを受けて動作するので、それらの出力のハイレベルは電源電圧ＶＤＤＨを、ローレベルは接地電圧ＧＮＤを示す。
【００３９】
ＰＭＯＳトランジスタＰＤ、ＮＭＯＳトランジスタＮＤのソースは電源ノードＤ１０、接地ノードＤ１１にそれぞれ接続され、電源電圧ＶＤＤＨ、接地電圧ＧＮＤをそれぞれ受け、そのドレインはノード２３で互いに接続される。ノード２３から信号Ｖｏｕｔが得られる。ノードＤ１がハイレベルのときＰＭＯＳトランジスタＰＤはオフし、ローレベルのときはオンする。ノードＤ２がローレベルのときＮＭＯＳトランジスタＮＤはオフし、ハイレベルのときはオンする。ＭＯＳトランジスタＰＤ、ＮＤは、他の半導体チップに信号を伝達ための駆動トランジスタであり、インターフェース部４を構成する他のトランジスタよりも電流駆動能力が大きい。
【００４０】
以上の構成により、イネーブル信号ＥＮがハイレベルのとき、ノードＤ１は信号Ｄｉｎと逆の論理を出力し、ノードＤ２も信号Ｄｉｎと逆の論理を出力する。従って信号Ｄｉｎがハイレベルのときは、ＰＭＯＳトランジスタＰＤがオンし、ＮＭＯＳトランジスタがオフするので、信号Ｄｏｕｔは電源電圧ＶＤＤＨのハイレベルとなる。一方、信号Ｄｉｎがローレベルのとき、ＰＭＯＳトランジスタＰＤがオフし、ＮＭＯＳトランジスタＮＤがオンするので、信号Ｄｏｕｔは接地電圧ＧＮＤのローレベルとなる。イネーブル信号ＥＮがローレベルのときは、信号Ｄｉｎに拘わらずノードＤ１、Ｄ２はそれぞれハイレベル、ローレベルとなる。よってＰＭＯＳトランジスタＰＤ、ＮＭＯＳトランジスタＮＤともにオフする。
【００４１】
半導体集積回路装置１００はさらに、ＰＭＯＳトランジスタＰ１０、Ｐ１１、ＮＭＯＳトランジスタＮ１０、Ｎ１１及びキャパシタＣ０、Ｃ１を備える。ＰＭＯＳトランジスタＰ１０はインターフェース部４の電源投入時にノードＤ１をハイレベルに設定するために、ノードＤ１、Ｄ１０間に接続された容量素子である。ＰＭＯＳトランジスタＰ１０のゲートはノードＤ１に接続され、ソース及びドレインは電源ノードＤ１０に接続される。
【００４２】
ＮＭＯＳトランジスタＮ１０は、インターフェース部４の電源投入時にノードＤ３をローレベルに設定するためにノードＤ３、Ｄ１１間に接続された容量素子である。ＮＭＯＳトランジスタＮ１０のゲートはノードＤ３に接続され、ソース及びドレインはノードＤ５に共通に接続される。キャパシタＣ０はインターフェース部４の電源投入後の通常動作においてノードＤ３と接地ノードＤ１１との間の容量を減らすために設けられた容量素子である。キャパシタＣ０の一方の電極はノードＤ５でＮＭＯＳトランジスタＮ１０のソースおよびドレインに接続され、他方電極は接地ノードＤ１１に接続される。
【００４３】
ＰＭＯＳトランジスタＰ１１はインターフェース部４の電源投入時にノードＤ４をハイレベルに設定するためにノードＤ４、Ｄ１０間に接続された容量素子である。ＰＭＯＳトランジスタＰ１１のゲートはノードＤ４に接続され、ソース及びドレインは電源ノードＤ１０に共通に接続される。
【００４４】
ＮＭＯＳトランジスタＮ１１は、インターフェース部４の電源投入時にノードＤ２をローレベルに設定するためにノードＤ２、Ｄ１１間に接続された容量素子である。ＮＭＯＳトランジスタＮ１１のゲートはノードＤ２に接続され、ソース及びドレインはノードＤ６に共通に接続される。キャパシタＣ１はインターフェース部４の電源投入後の通常動作においてノードＤ２と接地ノードＤ１１との間の容量を減らすために設けられた容量素子である。キャパシタＣ１の一方の電極はノードＤ６でＮＭＯＳトランジスタＮ１１のソースおよびドレインに接続され、他方の電極は接地ノードＤ１１に接続される。
【００４５】
ノードＤ５、Ｄ６の各々は、電源ノードＤ１０および接地ノードＤ１１のいずれからも分離され、いわゆるフローティング状態にある。また、その一部だけ図示しているが、ＮＭＯＳトランジスタＮ０〜Ｎ３、Ｎ１０、Ｎ１１のバックゲート（基板）は共通に接地ノードＤ１１に接続されて接地電圧ＧＮＤが与えられ、ＰＭＯＳトランジスタＰ０〜Ｐ３、Ｐ１０、Ｐ１１のバックゲート（基板）は共通に電源ノードＤ１０に接続されて電源電圧ＶＤＤＨが与えられる。
【００４６】
図２は、ノードＤ３の電位に対する、ＮＭＯＳトランジスタＮ１０及びキャパシタＣ０により得られるノードＤ３、Ｄ１１間の容量Ｃｇの関係を示す。ノードＤ３の電位がＮＭＯＳトランジスタＮ１０のしきい値電圧Ｖｔｈｎ（およそ０．８Ｖ）を超えるまではノードＤ３と接地ノードとの間の容量は、ＮＭＯＳトランジスタＮ１０におけるゲートと基板の間の容量Ｃｉにより形成される。容量ＣｉはノードＤ３の電位が上昇するについて減少する。これはＮＭＯＳトランジスタＮ１０のゲート下の基板に空乏層が広がるためである。
【００４７】
ノードＤ３の電位がしきい値Ｖｔｈｎを超えるとＮＭＯＳトランジスタＮ１０のゲート下にチャネルが形成されるので、容量Ｃｇは、ＮＭＯＳトランジスタＮ１０のゲートとソース／ドレイン容量との間の容量ＣｄとキャパシタＣ０の容量Ｃ０との直列結合の容量（＝Ｃｄ・Ｃ０／（Ｃｄ＋Ｃ０））で形成される。この実施の形態ではＣｄ≫Ｃ０と設定しているので、容量ＣｇはほぼＣ０と見なせる。ノードＤ２に対するＮＭＯＳトランジスタＮ１１及びキャパシタＣ１により得られるノードＤ２と接地ノードＤ１１との間の容量Ｃｇの関係も図２と同様であり、詳細な説明は省略する。
【００４８】
次に電源投入時におけるＮＭＯＳトランジスタＮ１０、Ｎ１１、ＰＭＯＳトランジスタＰ１０、Ｐ１１及びキャパシタＣ０、Ｃ１の動作を説明する。コア回路部２及びインターフェース部４共に電源が投入される前にはＮＭＯＳトランジスタＮ０〜Ｎ３の全ゲートは接地電圧ＧＮＤレベルであり、ＮＭＯＳトランジスタＮ１０、Ｎ１１の各々のソース及びドレインも接地電圧ＧＮＤレベルである。
【００４９】
コア回路部２よりインターフェース部４に早く電源が投入される場合を考える。レベル変換器６で電源ノードＤ１０が電源電圧ＶＤＤＨに立ち上がる過程で、ノードＤ３に注入される電荷はノードＤ３と接地ノードＤ１１間の容量Ｃｇを充電するために使われるので、ノードＤ３の電位上昇は抑えられる。一方ＰＭＯＳトランジスタＰ１０の容量によって、電源ノードＤ１０の電位が０Ｖから上昇するに伴ってノードＤ１の電位も上昇する。トランジスタＰ１０、Ｎ１０の容量により、ノードＤ３の電位はノードＤ１より低くなる。この電位差がＰＭＯＳトランジスタＰ０をオフし、ＰＭＯＳトランジスタＰ１をオンするように作用する。この作用がノードＤ１、Ｄ３間の電位差を一層広げる。その結果ノードＤ１、Ｄ３は電源電圧ＶＤＤＨ相当のハイレベル、接地電圧ＧＮＤ相当のローレベルにそれぞれ達する。
【００５０】
シミュレーション等を通じて電源投入時のノードＤ３の電位がＮＭＯＳトランジスタＮ１０のしきい値電圧Ｖｔｈｎを超えない程度に容量Ｃｇが設定されるため、電源投入時におけるＮＭＯＳトランジスタＮ１０のゲートとソース及びドレインとの間の容量Ｃｄは小さい。よってＮＭＯＳトランジスタＮ１０のゲート基板間の容量Ｃｉが電源投入時の容量Ｃｇに寄与する。容量Ｃｉの設定はＮＭＯＳトランジスタＮ１０のゲートの面積を調整することにより可能である。
【００５１】
レベル変換器８において電源ノードＤ１０が電源電圧ＶＤＤＨに立ち上がる過程で、ノードＤ２に注入される電荷はノードＤ２と接地ノードＤ１１間の容量Ｃｇを充電するために使われるので、ノードＤ２の電位上昇は抑えられる。一方ＰＭＯＳトランジスタＰ１１の容量によって、電源ノードＤ１０の電位が０Ｖから上昇するに伴ってノードＤ４の電位も上昇する。トランジスタＰ１１、Ｎ１１の容量により、ノードＤ２の電位はノードＤ４より低くなる。この電位差がＰＭＯＳトランジスタＰ３をオフし、ＰＭＯＳトランジスタＰ２をオンするように作用し、ノードＤ２、Ｄ４間の電位差を一層広げる。その結果、ノードＤ２、Ｄ４は接地電圧ＧＮＤ相当のローレベル、電源電圧ＶＤＤＨ相当のハイレベルにそれぞれ達する。
【００５２】
シミュレーション等を通じて電源投入時のノードＤ２の電位がＮＭＯＳトランジスタＮ１１のしきい値電圧Ｖｔｈｎを超えない程度に容量Ｃｇが設定されるため、電源投入時におけるＮＭＯＳトランジスタＮ１１のゲートとソース及びドレインとの間の容量Ｃｄは小さい。よってＮＭＯＳトランジスタＮ１１のゲート基板間の容量Ｃｉが電源投入時の容量Ｃｇに主に寄与する。Ｃｉの設定は、ＮＭＯＳトランジスタＮ１１のゲートの面積を調整することにより可能である。
【００５３】
ノードＤ１、Ｄ２には、それぞれハイレベル、ローレベルが設定されるので、ＭＯＳトランジスタＰＤ、ＮＤともオフ状態となり、ＭＯＳトランジスタＰＤ、ＮＤを貫通する大電流は生じない。
【００５４】
インターフェース部４よりコア回路部２に早く電源が投入される場合には、従来技術と同様、インターフェース部４の電源投入前に、トランジスタＰＤ、ＮＤを同時にオンさせない電位がＮＭＯＳトランジスタＮ０〜Ｎ３のゲートに確定するため、トランジスタＰＤ、ＮＤを同時にオンすることによる大電流の問題は生じない。
【００５５】
コア回路部２およびインターフェース部４ともに電源が投入された後の通常動作時では、レベル変換器６においてＮＭＯＳトランジスタＮ０、Ｎ１のゲートにそれぞれローレベル（ＧＮＤ）及びハイレベル（ＶＤＤ）が与えられると、付加された容量Ｃｇに拘わらずノードＤ３は強制的にハイレベル（ＶＤＤＨ）まで充電され、付加されたＰＭＯＳトランジスタＰ１０の容量に拘わらずノードＤ１は強制的にローレベル（ＧＮＤ）まで放電される。ＮＭＯＳトランジスタＮ０、Ｎ１のゲートにそれぞれハイレベル（ＶＤＤ）及びローレベル（ＧＮＤ）が与えられると、ノードＤ３、Ｄ１は逆のそれぞれローレベル（ＧＮＤ）、ハイレベル（ＶＤＤＨ）まで充放電される。
【００５６】
信号Ｄｉｎがローレベルからハイレベルに変化するとノードＤ３は０ＶからＶＤＤＨに変化するが、図２からわかるように、ノードＤ３がしきい値電圧ＶｔｈｎからＶＤＤＨまでは、キャパシタＣ０の存在により容量Ｃｇは小さい。図２に示された点線は、キャパシタＣ０を削除してＮＭＯＳトランジスタＮ１０のソースおよびドレインを接地ノードＤ１１に接続したと仮定した場合の容量Ｃｇを示す。ノードＤ３の電位が０ＶからＶｔｈｎの間では、容量ＣｇはキャパシタＣ０が存在する場合と同じであるが、Ｖｔｈｎを超えるとＮＭＯＳトランジスタＮ１０のゲートとソース及びドレインとの間の容量Ｃｄとなる。容量Ｃｄの大きさはノードＤ３の電位が０Ｖのときの容量Ｃｉと同程度である。図１のレベル変換器６において、ＮＭＯＳトランジスタＮ１０のゲートにしきい値電圧Ｖｔｈｎ以上が与えられるときの容量ＣｇはキャパシタＣ０の存在しない場合に比べて小さい。ノードＤ３へ充電する電荷量が少なくなりノードＤ３への充電時間が短い。よってレベル変換器６の動作が高速化される。
【００５７】
図３は、時間に対してノードＤ３がローレベル（０Ｖ）からハイレベル（ＶＤＤＨ）に変化する様子を示す。実線がキャパシタＣ０の存在する本実施の形態の場合、破線はキャパシタＣ０を削除しＮＭＯＳトランジスタＮ１０のソースおよびドレインに接地ノードＤ１１に接続する場合を示す。
【００５８】
時間ｔ０で電位が変化し始め、しきい値電圧Ｖｔｈｎに達する時刻ｔ１まではキャパシタＣ０が存在する場合でも存在しない場合でも、ノードＤ３の電位変化は同じである。しかし、キャパシタＣ０が存在する場合、存在しない場合に比べて、しきい値電圧Ｖｔｈを境に容量Ｃｇが急激に小さくなる。よってノードＤ３の電位がしきい値電圧Ｖｔｈを超えると電位の変化は急激に速くなる。ノードＤ３の電位が電圧ＶＤＤＨに達する時間は、図示するように、キャパシタＣ０が存在する場合は存在しない場合に比べて時間Δｔだけ短縮されることになり、立ち上がり特性がよくなる。
【００５９】
また、信号Ｄｉｎがハイレベルからローレベルに変化してノードＤ３の電位がＶＤＤＨから０Ｖに変化する場合も、ノードＤ３の電位がＶＤＤＨからＶｔｈｎまでの容量Ｃｇは小さい。ノードＤ３からの放電時間が短くなる。キャパシタＣ０が存在することでノードＤ３は速くローレベルに到達し、立下りの特性がよくなる。
またレベル変換器８におけるキャパシタＣ１もキャパシタＣ０と同様に作用するため詳細な動作説明は省略する。キャパシタＣ１はノードＤ２への充放電時間を短くするので、レベル変換器８を高速に動作させることができる。
【００６０】
キャパシタＣ０、Ｃ１は、例えばＭＯＳトランジスタにより構成される。図４（ａ）はキャパシタＣ０の回路構成例を示す。キャパシタＣ０はＮＭＯＳトランジスタＮ２０で構成され、そのドレインがＮＭＯＳトランジスタＮ１０のソースおよびドレインに接続され、そのソース及びゲートが接地ノードＤ１１に接続され電圧ＧＮＤを受ける。
【００６１】
その断面構造は図４（ｂ）に示される。Ｐ型半導体の基板３０にｎ型半導体の不純物拡散層３１、３２、３３が互いに離間して形成される。拡散層３１、３２の間に挟まれて両者と接合するｐ型半導体部分上にゲート絶縁膜を挟んでポリシリコンの導電層３４が形成され、拡散層３２、３３の間に挟まれて両者と接合するｐ型半導体部分上にゲート絶縁膜を挟んでポリシリコンの導電層３５が形成される。導電層３４はノードＤ３と電気的に接続する。金属の配線層３６、３７は、基板３０上の層間絶縁層内に形成され、配線層３６は拡散層３１、３２を電気的に接続する。金属の配線層３７は導電層３５および拡散層３３を電気的に接続する。配線層３７および基板３０には接地電圧ＧＮＤが与えられる。
【００６２】
導電層３４及び拡散層３１がＮＭＯＳトランジスタＮ１０のそれぞれゲート及びドレインとなり、導電層３５及び拡散層３３がＮＭＯＳトランジスタＮ２０のそれぞれゲート及びソースとなる。拡散層３２がＮＭＯＳトランジスタＮ１０のソース及びＮＭＯＳトランジスタＮ２０のドレインを共通する。接地電圧ＧＮＤが与えられる導電層３５下のｐ型半導体部分にはｎ型の反転層が形成されず、トランジスタＮ２０は常にオフしている状態にある。
【００６３】
ＮＭＯＳトランジスタＮ２０のゲートとドレイン間の寄生容量をＣｇｄ、基板とドレイン間の寄生容量をＣｂとすると、これらの和（Ｃｇｄ＋Ｃｂ）がキャパシタＣ０の容量値となる。キャパシタＣ１も図４のＮＭＯＳトランジスタＮ２０によって構成され、ＮＭＯＳトランジスタＮ１１もＮＭＯＳトランジスタＮ１０と同様に構成される。
【００６４】
また必要に応じて上記の拡散層３１及び配線層３６の一方又は両方を削除してもよい。例えば図５（ａ）に示すように、拡散層３２が素子分離酸化膜３８、３９の間の半導体基板３０の表面上に形成し、導電層３４が分離酸化膜３８と拡散層３２との間のｐ型半導体部分及び分離酸化膜３８上に形成され、導電層３５が分離酸化膜３９と拡散層３２との間のｐ型半導体部分及び分離酸化膜３９上に形成される。導電層３４と基板３０との間の容量、導電層３４と拡散層３２との容量、導電層３５と拡散層３２との容量、及び拡散層３２と基板３０との容量が、上記のそれぞれ容量Ｃｉ、Ｃｄ、Ｃｇｄ、Ｃｂとなる。
【００６５】
またキャパシタＣ０、Ｃ１は、図５（ｂ）に示すように、拡散層３１、３２を接続する配線層３６と、層間絶縁層内に形成され、その一部の絶縁部分を間に挟んで配線層３６と対向して配置され、接地電圧ＧＮＤを受ける金属の別の配線層４０とにより構成されてもよい。キャパシタＣ０、Ｃ１の容量は、配線層３６と配線層４０との間の容量となる。配線層４０は図示のように配線層３６より上側の層で形成されてもよいし、図示しないが配線層３６と同じ高さの層で隣接させたものであってもよい。
【００６６】
またキャパシタＣ０、Ｃ１は、図５（ｃ）に示すように、拡散層３１、３２を接続する配線層３６と、この配線層３６と層間絶縁膜を間に挟んで対向して配置され、接地電圧ＧＮＤを受けるポリシリコンの導電層４１とにより構成されてもよい。キャパシタＣ０、Ｃ１の容量は、配線層３６と導電層４１との間の容量となる。
【００６７】
またキャパシタＣ０、Ｃ１は、図５（ｄ）に示すように、配線層３６で拡散層３１、３２と電気的に接続するポリシリコンの導電層４２と、基板３０とで構成されてもよい。キャパシタＣ０、Ｃ１の容量は、導電層４２と基板３０の間の容量となる。
【００６８】
以上のように、この実施の形態１によれば、レベル変換器において変換後の電位振幅の現れるノードに容量素子を接続することにより、該ノードを電源投入時に初期化したい論理レベルに設定することができる。容量素子を電源ノード及び接地ノードのいずれに接続するかにより初期化したい論理レベルが決まる。この例では、レベル変換器を、他の半導体デバイスに信号を伝達するドライバを駆動するために用いる場合、その初期化したい論理レベルを適切に決めることによって、電源投入時にドライバを構成する駆動力の大きいトランジスタに不意に大電流が発生することを防ぐ。
【００６９】
さらに、初期化したいノードに容量素子としてのＭＯＳトランジスタのゲートを接続し、ソースドレイン（拡散層）には別の容量素子を接続することで、通常動作時において初期化ノードの容量を低減することができる。よってレベル変換器の動作速度が向上し、さらには、ドライバ部１０の動作も速くなる。
【００７０】
実施の形態２．
図６は、この実施の形態２による半導体集積回路装置２００の回路構成図を示す。図１のものと相違する点は、キャパシタＣ０、Ｃ１が削除されると共に、ＮＭＯＳトランジスタＮ１０のソースおよびドレインと、ＮＭＯＳトランジスタＮ１１のソースおよびドレインとが、コア回路部２の動作電源（電源電圧ＶＤＤ）を受ける電源ノードＤ１２に共通に接続される点である。その他は図１と同様である。
【００７１】
コア回路部２よりインターフェース部４に早く電源が投入される場合を考える。レベル変換器６において、電源ノードＤ１０の電位が電圧ＶＤＤＨに立ち上がった時点では電源ノードＤ１２の電位は０Ｖのままである。よって、ＮＭＯＳトランジスタＮ１０のゲートと基板との間の容量が、接地ノードＤ１１とノードＤ３との間の容量となりノードＤ３の電位上昇を抑える。またＰＭＯＳトランジスタＰ１０は、ノードＤ１と電源ノードＤ１０との間の容量となり、電源ノードＤ１０が電源電圧ＶＤＤＨに立ち上がるに伴いノードＤ１の電位を上昇させる。これにより、図１のものと同様にノードＤ１、Ｄ３は、電源電圧ＶＤＤＨ相当のハイレベル、接地電圧ＧＮＤ相当のローレベルにそれぞれ達する。
【００７２】
レベル変換器８においても、レベル変換器６と同様に動作するので説明を繰り返さない。ノードＤ２の電位上昇は抑えられる一方、ノードＤ４の電位は上昇するので、ノードＤ２、Ｄ４は、接地電圧ＧＮＤ相当のローレベル、電源電圧ＶＤＤＨ相当のハイレベルにそれぞれ達する。従って、ノードＤ１、Ｄ２の電位レベルに基づきノード２３はハイインピーダンス状態となる。インターフェース部４よりコア回路部２に早く電源が投入される場合には、実施の形態１と同様の理由により、トランジスタＰＤ、ＮＤを貫通する大電流の問題は生じない。
【００７３】
コア回路部２及びインターフェース部４への電源投入後の通常動作に関しては、図１と異なるＮＭＯＳトランジスタＮ１０、Ｎ１１の動作についてのみ説明する。その他の構成については図１と共通する部分であり、同一の動作を行うので説明を省略する。
【００７４】
電源ノードＤ１２に電源電圧ＶＤＤが固定的に与えられ、ＮＭＯＳトランジスタＮ１０、Ｎ１１の各々のソース及びドレインは、そのバックゲート（基板）に与えられる電圧ＧＮＤより高くなる。いわゆるバックバイアス効果が生じ、ＮＭＯＳトランジスタＮ１０、Ｎ１１のしきい値電圧Ｖｔｈｎｘは、ソースに接地電圧ＧＮＤが与えられるときの通常のしきい値電圧Ｖｔｈｎより高くなる。
【００７５】
図７は、ノードＤ３の電位に対するＮＭＯＳトランジスタＮ１０により得られるノードＤ３、Ｄ１２間の容量Ｃｇの関係を示す。ＮＭＯＳトランジスタＮ１０にチャネルが形成される条件は、そのソースに対するゲートの電位がしきい値電圧Ｖｔｈｎｘより高くなることである。つまりノードＤ３の電位が（ＶＤＤ＋Ｖｔｈｎｘ）以上のときにＮＭＯＳトランジスタＮ１０にチャネルが形成され、容量Ｃｇはゲートとソース及びドレインとの容量Ｃｄにほぼ等しくなる。一方ノードＤ３の電位が（ＶＤＤ＋Ｖｔｈｎｘ）より小さいときはチャネルの形成はなく、容量Ｃｇはゲートと基板との容量Ｃｉにほぼ等しくなる。このとき基板とソース及びドレインとの間には逆バイアスの電圧が印加され、空乏層の広がりが、ソース及びドレインに接地電圧ＧＮＤが与えられる場合より顕著になる。よって容量Ｃｉは著しく小さい。
【００７６】
図７の破線はＮＭＯＳトランジスタＮ１０のソース及びドレインに接地電圧ＧＮＤが与えられると仮定したときの容量Ｃｇを表す。ノードＤ３の電位が０Ｖのとき波線の場合に比べ本実施の形態（実線）の方が容量Ｃｇは小さい。しかしノードＤ３の電位が増加するにつれて、本実施の形態では容量Ｃｇの減少率は波線に比べて著しく小さい。ノードＤ３の電位がＶｔｈｎを超えても本実施の形態では容量Ｃｇはまだ減少し続けるが、波線の場合容量Ｃｇが急激に上昇しＣｄまで達する。ノードＤ３の電位がＶＤＤ＋Ｖｔｈｎｘを超えて始めて本実施の形態では容量Ｃｇが急激に上昇しＣｄに達する。
【００７７】
信号Ｄｉｎがローレベルからハイレベルへ変化すると、ノードＤ３の電位が０ＶからＶＤＤＨに変化するが、０Ｖから（ＶＤＤ＋Ｖｔｈｎｘ）まで上昇する間、ＮＭＯＳトランジスタＮ１０により容量Ｃｇは著しく小さく、ノードＤ３への充電時間は短い。ノードＤ３におけるローレベルからハイレベルへの変化は速くなる。また信号Ｄｉｎがハイレベルからローレベルへ変化すると、ノードＤ３の電位がＶＤＤＨから０Ｖに変化するが、（ＶＤＤ＋Ｖｔｈｎｘ）から０Ｖまで減少する間も容量Ｃｇが著しく小さく、ノードＤ３からの放電時間は短い。よってノードＤ３におけるハイレベルからローレベルへの変化も速くなる。レベル変換器８のＮＭＯＳトランジスタＮ１１も、ＮＭＯＳトランジスタＮ１０と同様に機能するため、その詳細な説明は省略する。
【００７８】
このように、インターフェース部４の電源投入がコア回路部２のそれより先行するときに、容量素子によってレベル変換器のノードを初期化したい論理レベルに設定することができることに加えて、ノードＤ３及びノードＤ２の各々の立ち上がり特性および立下り特性が向上し、電源が投入された後のレベル変換器６，８の各々の通常動作が高速になる。さらにはドライバ部１０の動作も速くなる。またこの実施の形態では、キャパシタＣ０、Ｃ１が削除されたことにより、実施の形態１に比べて少ない素子で集積回路装置が構成される。
【００７９】
実施の形態３．
図８は、この実施の形態３による半導体集積回路装置３００の回路構成図を示す。実施の形態１、２では、電源投入時に初期値としてローレベルに設定すべきノードに付加する容量を通常動作時に小さくすることでレベル変換器の動作を高速化した。本実施の形態においては、逆にハイレベルに設定すべきノードに付加する容量を通常動作時に小さくしてレベル変換器の動作を高速化する。
【００８０】
そのために本実施の形態において図１のものと相違する点は、キャパシタＣ０、Ｃ１が削除された点、ＮＭＯＳトランジスタＮ１０のソースおよびドレインとＮＭＯＳトランジスタＮ１１のソースおよびドレインが接地ノードＤ１１に共通に接続されて接地電位ＧＮＤを受ける点、ＰＭＯＳトランジスタＰ１０とノードＤ１との間に接続され、その間の導通を制御するスイッチ素子であるＰＭＯＳトランジスタＰ４を新たに設ける点、ＰＭＯＳトランジスタＰ１１とノードＤ４との間に接続されその間の導通を制御するスイッチ素子であるＰＭＯＳトランジスタＰ５を新たに設ける点である。その他は図１と同様である。
【００８１】
ＰＭＯＳトランジスタＰ４のソース及びドレインの一方がノードＤ１に、他方がＰＭＯＳトランジスタＰ１０のゲートにそれぞれ接続され、ゲートが電源電圧ＶＤＤの与えられる電源ノードＤ１２に接続され、図示しないが基板が電源ノードＤ１０に接続される。またＰＭＯＳトランジスタＰ５のソース及びドレインの一方がノードＤ４に、他方がＰＭＯＳトランジスタＰ１１のゲートにそれぞれ接続され、ゲートが電源ノードＤ１２に接続され、図示しないが基板が電源ノードＤ１０に接続される。
【００８２】
コア回路部２よりインターフェース部４に早く電源が投入される場合、インターフェース部４に電源が投入された後コア回路部２に電源が投入される前までは電源ノードＤ１２は０Ｖとなっているので、インターフェース部４への電源投入時はＰＭＯＳトランジスタＰ４、Ｐ５は共にオンしている。よってＰＭＯＳトランジスタＰ１０、Ｐ１１がそれぞれノードＤ１、Ｄ４に電気的に接続する。ＰＭＯＳトランジスタＰ１０、Ｐ１１はノードＤ１、Ｄ４と電源ノードＤ１０との間に接続される容量となり、図１及び図６のものと同様の動作により、ノードＤ１、Ｄ４は電源電圧ＶＤＤＨ相当のハイレベルに設定される。
【００８３】
一方ＮＭＯＳトランジスタＮ１０、Ｎ１１はノードＤ３、Ｄ２と接地ノードとの間の容量素子を構成し、ノードＤ３、Ｄ２は接地電圧ＧＮＤ相当のローレベルに設定される。インターフェース部４よりコア回路部２に早く電源が投入される場合には、実施の形態１と同様の理由により、トランジスタＰＤ、ＮＤを貫通する大電流の問題は生じない。
【００８４】
コア回路部２及びインターフェース部４への電源投入後の通常動作に関しては、図１と異なるＭＯＳトランジスタＮ１０、Ｎ１１、Ｐ４、Ｐ５、Ｐ１０、Ｐ１１の動作についてのみ説明する。その他の構成については図１と共通する部分であり、同一の動作を行うので説明を省略する。
【００８５】
ＰＭＯＳトランジスタＰ４、Ｐ５のゲートには電源電圧ＶＤＤが印加されているので、ＰＭＯＳトランジスタＰ４、Ｐ５は、ゲートに０Ｖが印加されたときに比べて電流供給力が弱くなる。ＰＭＯＳトランジスタＰ４、Ｐ５は、ノードＤ１とＰＭＯＳトランジスタＰ１０との間、及びノードＤ４とＰＭＯＳトランジスタＰ１１との間にそれぞれ接続された抵抗素子の機能を果たす。この抵抗素子による抵抗が、ノードＤ１、Ｄ４に付加されるＰＭＯＳトランジスタＰ１０、Ｐ１１の容量を見かけ上低減させる。これによりノードＤ１、Ｄ４の電荷充放電が迅速に行われ、レベル変換器６、８の動作速度が速くなる。後段のドライバ部１０が接続されるノードＤ１、Ｄ２の立上がり及び立下りの特性が良くなるので、ドライバ部１０の動作も速くなる。
【００８６】
図８において、ＮＭＯＳトランジスタＮ１０、Ｎ１１のソースおよびドレインが接地ノードＤ１１に接続されるが、図１と同様に、ＮＭＯＳトランジスタＮ１０、Ｎ１１の各々のソース及びドレインを、キャパシタを介して接地ノードＤ１１に接続してもよい。実施の形態１で説明したように、ノードＤ３、Ｄ２に付加された容量も低減でき、レベル変換器６、８のさらなる高速動作を実現する。
【００８７】
また図６と同様に、図８においても、ＮＭＯＳトランジスタＮ１０、Ｎ１１の各々のソース及びドレインを接地ノードＤ１１ではなくコア回路部２の電源ノードＤ１２に接続してもよい。ノードＤ３、Ｄ２に付加された容量も低減でき、レベル変換器６、８のさらなる高速動作を実現する。
【００８８】
実施の形態４．
図９は、この実施の形態４による半導体集積回路装置４００の回路構成図を示す。この実施の形態では、インターフェース部４への電源投入時に、レベル変換器のノードＤ１〜Ｄ４に所望の論理レベルを設定するための構成を少ない素子数で実現する。そのために本実施の形態において図１のものと相違する点は、キャパシタＣ０、Ｃ１が削除された点、ＮＭＯＳトランジスタＮ１０のソースおよびドレインとＮＭＯＳトランジスタＮ１１のソースおよびドレインが接地ノードＤ１１に共通に接続される点、ＰＭＯＳトランジスタＰ１０、Ｐ１１が削除された点である。その他の構成は図１と同一である。
【００８９】
ＮＭＯＳトランジスタＮ１０、Ｎ１１はそれぞれノードＤ３、Ｄ２と接地ノードＤ１１との間に接続される容量素子を構成する。電源の投入前は、ノードＤ１〜Ｄ４、Ｄ１０は０Ｖの電位である。コア回路部２よりインターフェース部４に早く電源が投入される場合、電源ノードＤ１０の電位が０Ｖから上昇するに伴ってノードＤ１〜Ｄ４の電位も０Ｖから上昇しようとする。しかし、容量素子として機能するＮＭＯＳトランジスタＮ１０、Ｎ１１がノードＤ３、Ｄ２の電位上昇を抑える。
【００９０】
レベル変換器６を例にとって説明する。トランジスタＮ１０の容量へ電荷が充電されることにより、ノードＤ３の電位が接地電圧ＧＮＤに抑えられる。ＰＭＯＳトランジスタＰ１は電源ノードＤ１０の電位が上昇してもオンし続ける。オンするＰＭＯＳトランジスタＰ１がノードＤ１を駆動してその電位を上昇させる。これにより、ノードＤ１と電源ノードＤ１０との間に付加される容量素子は要さない。またノードＤ１の電位上昇によりＰＭＯＳトランジスタＰ０はオフし、ＰＭＯＳトランジスタＰ０を介してノードＤ３へはこれ以上電荷が供給されない。
【００９１】
以上の動作により、ノードＤ３に接地電圧ＧＮＤ相当のローレベルが設定され、ノードＤ１には電源電圧ＶＤＤＨ相当のハイレベルが設定される。またレベル変換器８においても同様の動作により、ノードＤ２に接地電圧ＧＮＤ相当のローレベルが設定され、ノードＤ４には電源電圧ＶＤＤＨ相当のハイレベルが設定される。インターフェース部４よりコア回路部２に早く電源が投入される場合には、実施の形態１と同様の理由により、トランジスタＰＤ、ＮＤを貫通する大電流の問題は生じない。
【００９２】
ノードＤ１には、レベル変換器６の出力に基づき所定の論理演算動作を行う論理回路が接続され、具体的には、論理回路を構成する１個または複数個のＭＯＳトランジスタのゲートがノードＤ１に共通に接続される。各ＭＯＳトランジスタが電源ノードＤ１０と接地ノードＤ１１との間に直接的又は間接的に直列に接続され、そのノード間の電流経路を形成する。例えば図９ではこの回路はインバータＩＮ３に相当する。インバータＩＮ３は電源ノードＤ１０と接地ノードＤ１１との間に直列に接続されたＰＭＯＳトランジスタとＮＭＯＳトランジスタを含み両ＭＯＳトランジスタのゲートにノードＤ１が接続される。
【００９３】
この実施の形態においてはノードＤ１に接続される素子は、レベル変換器６に含まれるＭＯＳトランジスタ及び後段の論理回路中を構成する１個又は複数個のＭＯＳトランジスタのみである。電源投入時にノードＤ１を初期化することを目的として電源ノードＤ１０とノードＤ１との間に接続する容量素子を設ける必要はない。実施の形態１ないし３とは異なりノードＤ１に付加される容量は小さいので、電源投入後の通常動作では、ノードＤ１、Ｄ３の立上がり、立下り特性は向上し、レベル変換器６の高速動作が達成される。
【００９４】
また電源ノードＤ１０との間でノードＤ４に接続される素子は、レベル変換器８に含まれるトランジスタのみである。電源投入時にノードＤ４を初期化することを目的として電源ノードＤ１０とノードＤ４との間に接続する容量素子を設ける必要はない。ノードＤ４に付加される容量は小さいので、電源投入後の通常動作では、ノードＤ４、Ｄ２の立上がり、立下り特性は向上し、レベル変換器８の高速動作が達成される。また電源投入時にハイレベルに初期化すべきノードに付加される容量素子が存在しないので、半導体集積回路装置４００の素子数も減り、その面積が縮小できる。
【００９５】
また図６と同様に、図９において、ＮＭＯＳトランジスタＮ１０、Ｎ１１の各々のソース及びドレインを接地ノードＤ１１ではなく電源電圧ＶＤＤが与えられるコア回路部２の電源ノードに接続して、さらにレベル変換器６、８の高速動作を実現することは可能である。
【００９６】
また、図１に示したＮＭＯＳトランジスタＮ１０及びキャパシタＣ０の構成、並びにＮＭＯＳトランジスタＮ１１及びキャパシタＣ１の構成を、それぞれ図９のノードＤ３、Ｄ２に適用することにより、さらにレベル変換器６、８の高速動作を実現してもよい。
【００９７】
実施の形態５．
図１０は、この実施の形態５による半導体集積回路装置５００の回路構成図を示す。図９のものと相違する点は、ＮＭＯＳトランジスタＮ１１をノードＤ４に接続する点、ノードＤ２とインバータＩＮ５との間にさらにインバータＩＮ７を挿入した点、論理回路Ｇ１の出力をＮＭＯＳトランジスタＮ３のゲートに与えインバータＩＮ２の出力をＮＭＯＳトランジスタＮ２のゲートに与える点である。その他の構成は図９と同一である。
【００９８】
図９の実施の形態４において、コア回路部２より先にインターフェース部４に電源が投入されると、初期値としてローレベルが設定されるべきノードＤ３、Ｄ２の各々の電位Ｖ（Ｄ）は、厳密には、
Ｖ（Ｄ）＝ＶＤＤＨ・Ｃｐ／（Ｃｐ＋Ｃｇ）
と設定される。Ｃｇは、上述のとおりＮＭＯＳトランジスタＮ１０、Ｎ１１によるノードＤ３、Ｄ２と接地ノードＤ１１との容量を示し、ＣｐはノードＤ３、Ｄ２と電源ノードＤ１０との間の寄生容量を示す。この寄生容量には、ＰＭＯＳトランジスタＰ０〜Ｐ３各々のゲートとソース及びドレインとの間の容量及び配線容量などが含まれる。よってノードＤ３、Ｄ２の電位は完全に０Ｖに設定できるわけでなく容量Ｃｐに依存して０Ｖより高くなる。その電位が数百ｍＶとなると特にレベル変換器８側に問題が生じる可能性がある。図９において、ノードＤ２の数百ｍＶの電位により次段のインバータＩＮ５、ＩＮ６のリーク電流が増加する。これは消費電力を増加させるので好ましくない。その上ノードＤ２に何らかの電圧ノイズが重畳されてさらに電位が数百ｍＶと上昇すると、ノードＤ２の電位が次段のインバータＩＮ５の論理しきい値を超え、ＮＭＯＳトランジスタＮＤをオンさせることもある。一方、初期値としてハイレベルが設定されるノードＤ１、Ｄ４では、ＰＭＯＳトランジスタＰ１、Ｐ２がそれぞれノードを電圧ＶＤＤＨまで駆動することができる。
【００９９】
この実施の形態５では、容量素子（ＮＭＯＳトランジスタＮ１１）の一方の電極をノードＤ２ではなくノードＤ４に接続する。コア回路部２より先にインターフェース部４に電源が投入されると、ＮＭＯＳトランジスタＮ１１の容量によってノードＤ４にローレベルが設定され、ノードＤ２にハイレベルが設定される。特にＰＭＯＳトランジスタＰ３に駆動されてノードＤ２は電源電圧ＶＤＤＨまで充電される。ノードＤ２、Ｄ４に関し図９の場合と論理レベルの設定が逆となるので、インバータＩＮ７がノードＤ２の論理を反転してインバータＩＮ５に与える。これによって電源投入時にインバータＩＮ５に与えられる論理レベルは図９と同一となり、ＮＭＯＳトランジスタＮＤはオフする。
【０１００】
このように、接地ノードに接続する容量素子（ＮＭＯＳトランジスタＮ１１）を使ってドライバ用のＭＯＳトランジスタＰＤ、ＮＤを駆動する信号が現れるレベル変換器のノードをハイレベルに設定することで、ドライバ用トランジスタのオフをより安定して実現する。またインターフェース部４よりコア回路部２に早く電源が投入される場合には、実施の形態１と同様の理由により、トランジスタＰＤ、ＮＤを貫通する大電流の問題は生じない。
【０１０１】
なおインバータＩＮ７が設けられたことにより、コア回路部２、インターフェース部４の電源投入後の通常動作で、装置５００が実施の形態１〜４のものと同じ論理動作をするために、ＮＭＯＳトランジスタＮ２、Ｎ３のゲートへの入力を図９の場合と逆にする。
【０１０２】
また図６と同様に、図１０において、ＮＭＯＳトランジスタＮ１０、Ｎ１１の各々のソース及びドレインを接地ノードＤ１１ではなく電源電圧ＶＤＤが与えられるコア回路部２の電源ノードに接続して、さらにレベル変換器６、８の高速動作を実現することは可能である。
【０１０３】
また、図１に示したＮＭＯＳトランジスタＮ１０及びキャパシタＣ０の構成、並びにＮＭＯＳトランジスタＮ１１及びキャパシタＣ１の構成を、それぞれ図１０のノードＤ３、Ｄ４に適用することにより、さらにレベル変換器６、８の高速動作を実現してもよい。さらには図１のＰＭＯＳトランジスタＰ１０、Ｐ１１のように、ノードＤ１、Ｄ２をハイレベルに初期化するための容量素子をノードＤ１、Ｄ２にそれぞれ付加してもよい。そのとき図８に示すように容量素子と初期化すべきノードＤ１、Ｄ２との間にスイッチ素子を設けてもよい。
【図面の簡単な説明】
【図１】 この発明の実施の形態１による半導体集積回路装置１００を示す回路構成図である。
【図２】 図１のレベル変換器において電源投入時に初期値が設定されるノードに接続される容量素子における容量の特性を示す説明図である。
【図３】 容量素子が付加されるノードの立ち上がり特性を示す説明図である。
【図４】 キャパシタＣ０、Ｃ１の具体的構成を示す回路図及び構造図である。
【図５】 キャパシタＣ０、Ｃ１の他の具体的構成を示す構造図である。
【図６】 この発明の実施の形態２による半導体集積回路装置２００を示す回路構成図である。
【図７】 図６のレベル変換器において電源投入時に初期値が設定されるノードに接続される容量素子における容量の特性を示す説明図である。
【図８】 この発明の実施の形態３による半導体集積回路装置３００を示す回路構成図である。
【図９】 この発明の実施の形態４による半導体集積回路装置４００を示す回路構成図である。
【図１０】 この発明の実施の形態５による半導体集積回路装置５００を示す回路構成図である。
【図１１】 従来技術による半導体集積回路装置を示す回路構成図である。
【符号の説明】
２…コア部、４…インターフェース部、６、８…レベル変換器、１０…ドライバ部、Ｎ１０、Ｎ１１…ＮＭＯＳトランジスタによる容量素子、Ｐ１０、Ｐ１１…ＰＭＯＳトランジスタによる容量素子、Ｃ０、Ｃ１…キャパシタ（容量素子）、ＰＤ、ＮＤ…ドライブ用のＭＯＳトランジスタ
【発明の属する技術分野】
この発明は、入力する信号をより大きい電圧振幅を有した信号に変換するレベル変換器を有した半導体集積回路装置に関する。
【０００２】
【従来の技術】
半導体加工技術の微細化に伴い、半導体集積回路装置においてワンチップに集積できるトランジスタの数は近年飛躍的に増加している。集積されるトランジスタの数が増加による消費電力を抑えるためにも、電源電圧の縮小は不可避である。現在最も広く用いられている電界効果トランジスタの一つであるＭＯＳ（metal oxide semiconductor）トランジスタの場合、最小加工寸法が０．２５μｍ、０．１８μｍ、０．１５μｍ、と縮小されるに従い、電源電圧も２．５Ｖ、１．８Ｖ、１．５Ｖと低下している。これらの電源電圧は、集積回路の中核部分に用いられていることからコア回路部の電源電圧ＶＤＤと呼ぶ。
【０００３】
その一方で、他のチップと信号を交換するために設けられたインターフェース部の電源電圧はプロセス技術の進展に拘わりなく、コア回路部の電源電圧ＶＤＤより高い一定値の電源電圧ＶＤＤＨが設定されている。現在では３．３Ｖが一般的である。ボード上に搭載されるチップすべてが最先端プロセス技術で製造されているわけではないこと、インターフェース規格の変更には多くの混乱が生じることがその理由である。コア部で使用される最先端プロセスによるトランジスタは、３．３Ｖの電源電圧では用いることはできない。性能は劣化するもののインターフェース部のトランジスタは、コア部のものよりゲート酸化膜の膜厚を大きくしてゲート耐圧を上げている。
【０００４】
このように２種類以上の電源電圧を用いる場合には、それぞれの電源電圧を用いる回路ブロック間で信号の電位振幅を変換するためのレベル変換器（レベルシフタ）が必要となる。
図１１に従来から知られているレベル変換器を含んだ半導体集積回路装置を示す。信号Ｄｉｎはハイレベルが電源電圧ＶＤＤレベルであり、ローレベルが接地電圧ＧＮＤレベルであるディジタル信号であり、コア回路部２内で生成される。コア回路部２は、論理ゲートＩＮ０、ＩＮ１、ＩＮ２、Ｇ０、Ｇ１を介して信号Ｄｉｎに基づき互いに論理的に相補な２つの信号を２組生成する。そのいずれの信号とも信号Ｄｉｎと同じ電圧振幅を有する。レベル変換器１６はＮＭＯＳトランジスタＮ０、Ｎ１のゲート電極で一方の組の相補信号を受け、レベル変換器１８はＮＭＯＳトランジスタＮ２、Ｎ３のゲート電極で他方の組の相補信号を受ける。
【０００５】
ＮＭＯＳトランジスタＮ０、Ｎ２のゲートに同一の論理が入力され、ＮＭＯＳトランジスタＮ１、Ｎ３のゲートにその逆の論理が入力されるので、レベル変換器１６、１８は、ノードＤ１、Ｄ２から同一の論理レベルであって電源電圧ＶＤＤＨと接地電位ＧＮＤとの間で振幅する信号を出力する。レベル変換器１６、１８の出力する信号に従いドライバ部１０のＰＭＯＳトランジスタＰＤとＮＭＯＳトランジスタＮＤが相補的にオンする。
【０００６】
イネーブル信号ＥＮがハイレベルを示すとき、以上に説明した動作に従って信号Ｄｉｎと同じ論理であるが信号Ｄｉｎより電位振幅の大きい信号Ｄｏｕｔがノード２３に現れる。イネーブル信号ＥＮがローレベルを示すときはドライバ部１０のＰＭＯＳトランジスタＰＤ、ＮＭＯＳトランジスタＮＤは同時にオフし、ノード２３はハイインピーダンス状態となる。
【０００７】
【発明が解決しようとする課題】
このように集積回路装置の電源が２種類以上ある場合には、電源投入時に、特に電源を入れる順番によってＰＭＯＳトランジスタＰＤとＮＭＯＳトランジスタＮＤとが同時にオンする可能性がある。半導体集積回路装置の外部電源端子に電源電圧が投入されることにより装置内部の電源ノードが接地電圧のレベルから上昇し電源電圧のレベルに設定される。
【０００８】
コア回路部２に電源電圧ＶＤＤが設定された後に、インターフェース部４に電源電圧ＶＤＤＨが設定される場合には問題にはならない。コア回路部２からインターフェース部４に与えられる２組の信号対の論理レベルが先に設定されることになるのでＰＭＯＳトランジスタＰＤとＮＭＯＳトランジスタＮＤが同時にオンすることはない。よってトランジスタＰＤ，ＮＤを貫通する電流も生じない。しかしその逆で、最初にインターフェース部４に電源電圧ＶＤＤＨが設定された後に、コア回路部２に電源電圧ＶＤＤが設定された場合に問題がある。
【０００９】
電源電圧ＶＤＤＨが設定された時点では、レベル変換器１６のＮＭＯＳトランジスタＮ０、Ｎ１のゲート電極はともにローレベル（ＧＮＤ）であるため、出力ノードＤ１の電位は不定であり、例えばローレベル（ＧＮＤ）に設定される可能性がある。同時にレベル変換器１８のＮＭＯＳトランジスタＮ２、Ｎ３のゲート電極もともにローレベル（ＧＮＤ）であるため、出力ノードＤ２の電位は不定であり、例えばハイレベル（ＶＤＤＨ）に設定される可能性がある。このとき、レベル変換器１６、１８のそれぞれ入力する信号のレベルが決定するまでＰＭＯＳトランジスタＰＤ及びＮＭＯＳトランジスタＮＤが同時にオンすることになる。出力ドライバとしてのトランジスタＰＤ、ＮＤの駆動力が他のトランジスタより大きく構成されるので、ＰＭＯＳトランジスタＰＤ及びＮＭＯＳトランジスタＮＤが同時にオンすることにより大量の電流が生じる。大電流が流れると配線の断線等、半導体装置の破壊につながりかねない。
【００１０】
従ってこの発明の目的は、電源投入時にレベル変換器による変換後の信号の与えられるノードに所望の値に設定することのできる半導体集積回路装置を提供することにある。
またこの発明の別の目的は、電源投入後の通常動作において高速に動作できる半導体集積回路装置を提供することにある。
またこの発明のさらに別の目的は、電源投入時にレベル変換器の出力に接続される回路を安定して動作させることのできる半導体集積回路装置を提供することにある。
【００１１】
【課題を解決するための手段】
この発明による第１の半導体集積回路装置は、レベル変換器に加えてさらに少なくとも２つの容量素子をさらに含む。その一方である第１の容量素子はレベル変換器によりレベル変換された後の信号が提供される第１のノードに電気的に接続する導電部分と、この導電部分との間で絶縁膜を挟む第１の半導体部分と、この第１の半導体部分と異なる導電型を有して第１の半導体部分と接合する第２の半導体部分とを含む。その他方である第２の容量素子は、電源電圧を受ける電源ノードと接地電圧を受ける接地ノードとのいずれからも分離している第２のノードで第１の容量素子の第２の半導体部分に直列に接続される。
【００１２】
電源投入時においては、第１の容量素子における導電部分と第１の半導体部分との間の容量によって第１のノードが第１の半導体部分の電位レベル程度に設定される。また電源投入後においては、第１の容量素子における導電部分と第２の半導体部分との容量が第１のノードに付加される容量に寄与する場合、第２の半導体部分と直列に接続される第２の容量素子によって第１のノードに付加される容量が見かけ上低下する。これにより電源投入後の通常動作においてこの第１のノードの容量低下によってレベル変換器の動作が速くなる。従って半導体集積回路装置の高速動作が実現される。好ましくは、第１の半導体部分は接地ノードに電気的に接続され、第２の容量素子は第２のノードと接地ノードとの間に電気的に接続される。
【００１３】
この発明による第２の半導体集積回路装置は、レベル変換器に加え、そのレベル変換器によりレベル変換された後の信号が提供される所定のノードに接続される容量素子を含む。この容量素子は所定のノードに電気的に接続する導電部分と、導電部分と間で絶縁膜を挟む第１の半導体部分と、第１の半導体部分と異なる導電型を有して第１の半導体部分と接合する第２の半導体部分とを含む。
【００１４】
電源投入時においては、容量素子における第１の半導体部分の導電部分と第１の半導体部分との間の容量によって第１のノードは第１の半導体部分の電位レベル程度に設定される。また第２の半導体部分は、コア回路部の電源として供給される電源電圧を受ける電源ノードに接続される。電源投入後に容量素子の第１の半導体部分に対して第２の半導体部分に逆バイアスの電圧を与えることが可能となる。これによって導電部分と第１の半導体部分との間の容量が小さくなり、電源投入後の通常動作においては、所定のノードに付加される容量が低下することによりレベル変換器の動作が速くなる。従って半導体集積回路装置の高速動作が実現される。第１の半導体部分は例えば接地ノードに電気的に接続されるのがよい。
【００１５】
上記の第１および第２の半導体集積回路装置においては、容量素子を構成する第２の半導体部分は、第１の半導体部分を挟んで離間し、配線層で互いに電気的に接続される２つの領域を有する形態として、レベル変換器に接続される容量素子は、電界効果トランジスタで形成されてもよい。
【００１６】
この発明による第３の半導体集積回路装置は、レベル変換器に加え、ある電圧が与えられる第１の電極と、第１のノードに接続される第２の電極とを有する容量素子、および、第１のノードとレベル変換器でレベル変換された後の信号が提供される第２のノードとの間に接続され、前記レベル変換器の電源電圧がある一定電位以上に上昇した後に非導通となるスイッチ素子を備えている。
【００１７】
このスイッチ素子を制御することにより第２のノードから見た容量素子の容量を見かけ上可変とすることができる。電源投入時においてはスイッチ素子をオンさせることにより第２のノードを容量素子の第１の電極に与えられる電位のレベル程度に設定することができる。
【００１８】
電源投入後の通常動作においては、スイッチ素子をオフし又は電源投入時よりオン状態を弱めることにより、容量素子が第２のノードから切り離され又は容量素子と第２のノードとの間に擬似的に抵抗が挿入される。これは通常動作時には第２のノードに付加される容量が低減することになり、レベル変換器の動作を速める。従って半導体集積回路装置の高速動作が実現される。
【００１９】
スイッチ素子は、例えば電界効果トランジスタを含む。レベル変換器に与える信号を生成するコア回路部が半導体集積回路装置に含まれ、その電界効果トランジスタのゲート電極にはそのコア回路部に与えられる電源電圧の電源ノードに電気的に接続される。一方、容量素子の第２の電極にはレベル変換器に与えられる電源電圧の電源ノードに電気的に接続されるとよい。
【００２３】
この発明の第４の半導体集積回路装置は、論理的に相補な２つの第１の信号を受け、その２つの第１の信号より電圧振幅の大きい論理的に相補な２つの信号に変換してそれぞれ第１および第２のノードに提供する第１のレベル変換器、論理的に相補な２つの第２の信号を受け、その２つの第２の信号より電圧振幅の大きい論理的に相補な２つの信号に変換してそれぞれ第３および第４のノードに提供する第２のレベル変換器を含む。半導体集積回路装置はさらに第１および第２の容量素子を含み、第１の容量素子はある電圧を受ける第５のノードと第１のノードとの間に接続され、第２の容量素子は第５のノードと第３のノードとの間に接続される。第１および第２の容量素子によって、電源投入時にレベル変換器による変換後の信号を受ける第１および第３のノードが共に第５のノードの電位レベル程度に設定される。
【００２４】
さらに半導体集積回路装置は、第２のノード上の信号に従ってその導通が制御される第１の電界効果トランジスタ、および第１の電界効果トランジスタに接続され、第４のノード上の信号に従ってその導通が制御される第１の電界効果トランジスタとは異なる導電型を有する第２の電界効果トランジスタを含む。
【００２５】
電源投入時、第１および第３のノードに初期値が設定されることにより、第１および第２のレベル変換器が第２および第４のノードを駆動して第１および第３のノードに逆の論理レベルに設定する。第２および第４のノードに設定される電位レベルは、容量素子により設定される第１および第３のノードの電位レベルより安定している。第１および第２の電界効果トランジスタを駆動する信号を第２および第４のノードから得ることで、電源投入時に第１および第２の電界効果トランジスタの各々を正しくオンまたはオフに設定することができる。この第１および第２の電界効果トランジスタにより構成される回路の状態が安定する。
【００２６】
【発明の実施の形態】
以下、この発明の実施の形態を、図面を参照しながら説明する。なお、図において同一のもの又は相当のものには同一の符号を付している。
実施の形態１．
図１はこの実施の形態１による半導体集積回路装置１００の回路構成図を示す。単一半導体チップ上に集積回路が形成された半導体集積回路装置１００は、該集積回路の主要な機能を実現するコア回路部２と、コア回路部２で生成されるディジタル信号Ｄｉｎをこれより大きい電圧振幅を有したディジタル信号に変換して信号Ｄｏｕｔとして他の半導体チップに供給するインターフェース部４とを備える。ノード２３には当該他の半導体チップが接続される。
【００２７】
コア回路部２は、電源電圧ＶＤＤが与えられる電源ノードと、接地電圧ＧＮＤ（０Ｖ）が与えられる接地ノードとに接続され、電源電圧ＶＤＤを動作電源にして動作する。一方、インターフェース部４は電源電圧ＶＤＤより大きい電源電圧ＶＤＤＨを動作電源にして動作する。接地電圧ＧＮＤはコア回路部２、インターフェース部４に共通に与えられる。従って、インターフェース部４を構成するＭＯＳトランジスタは、ゲート酸化膜の膜厚を大きくするなどしてコア回路部２を構成するものよりもゲート耐圧を高くしている。
【００２８】
電源電圧ＶＤＤ，ＶＤＤＨは、ともに半導体チップの外部で生成されてチップに受けるものでもよい。また電源電圧ＶＤＤ、ＶＤＤＨの一方だけが半導体チップの外部で生成されてもよい。このときチップ内部に電圧発生回路を設け、その外部から受ける一方の電源電圧から他方の電源電圧を当該電圧発生回路で生成すればよい。
【００２９】
この半導体集積回路装置１００では、イネーブル信号ＥＮがハイレベル（ＶＤＤ）のときに信号Ｄｉｎが電圧振幅を大きくしてノード２３から出力される。イネーブル信号ＥＮがローレベル（ＧＮＤ）のときノード２３はハイインピーダンス状態となる。
そのためにコア回路部２は、インバータＩＮ０、ＩＮ１、ＩＮ２と２入力論理回路Ｇ０、Ｇ１を備える。論理回路Ｇ０はノード２１上の信号Ｄｉｎとノード２２上のイネーブル信号ＥＮとを入力し、そのＮＡＮＤ論理を出力する。インバータＩＮ１は論理回路Ｇ０の出力する論理を反転させる。インバータＩＮ０はイネーブル信号ＥＮの論理を反転させる。論理回路Ｇ１は信号ＤｉｎとインバータＩＮ０の出力とのＮＯＲ論理を出力する。インバータＩＮ２は論理回路Ｇ１の出力する論理を反転させる。インバータＩＮ０〜ＩＮ２、論理回路Ｇ０、Ｇ１の出力はいずれも電源電圧ＶＤＤをハイレベル、接地電圧ＧＮＤをローレベルとしたディジタル信号である。
【００３０】
イネーブル信号ＥＮがハイレベルのとき、論理回路Ｇ０は信号Ｄｉｎの反転論理を出力しインバータＩＮ１は信号Ｄｉｎと同一論理を出力する。論理回路Ｇ１は信号Ｄｉｎの反転論理を出力し、インバータＩＮ２は信号Ｄｉｎと同一論理を出力する。イネーブル信号ＥＮがローレベルのとき、信号Ｄｉｎに拘わらず論理回路Ｇ０はハイレベル、インバータＩＮ１はローレベル、論理回路Ｇ１はローレベル、インバータＩＮ２はハイレベルをそれぞれ出力する。
【００３１】
インターフェース部４は２つのレベル変換器６、８とドライバ部１０とを備える。レベル変換部６、８の各々は、電源電圧ＶＤＤＨを受ける電源ノードＤ１０と接地電圧ＧＮＤを受ける接地ノードＤ１１に接続され、入力する信号を該信号より大きな電圧振幅を有した信号に変換する。この実施の形態ではレベル変換器は、互いに論理的に相補な２つの信号を受け、これらよりも大きな電圧振幅を有する互いに論理的に相補な２つの信号を所定の２つのノードにそれぞれ提供する形態のものである。
【００３２】
レベル変換器６は、ＰＭＯＳトランジスタＰ０、Ｐ１、ＮＭＯＳトランジスタＮ０、Ｎ１を備える。ＰＭＯＳトランジスタＰ０、Ｐ１のそれぞれソースは電源ノードＤ１０に共通に接続され電源電圧ＶＤＤＨを受ける。ＰＭＯＳトランジスタＰ０のドレインとＰＭＯＳトランジスタＰ１のゲートとはノードＤ３で接続される。ＰＭＯＳトランジスタＰ１のドレインとＰＭＯＳトランジスタＰ０のゲートとはノードＤ１で接続される。ＮＭＯＳトランジスタＮ０、Ｎ１のそれぞれソースは接地ノードＤ１１に共通に接続され接地電圧ＧＮＤを受ける。ＮＭＯＳトランジスタＮ０、Ｎ１のドレインはそれぞれノードＤ３、Ｄ１で、ＰＭＯＳトランジスタＰ０、Ｐ１のドレインとそれぞれ接続される。
【００３３】
レベル変換器６は、各々電源電圧ＶＤＤと接地電圧ＧＮＤとの間を振幅する互いに論理的に相補な２つの信号を、ＮＭＯＳトランジスタＮ０、Ｎ１のゲートにそれぞれ受ける。トランジスタＮ０、Ｎ１のゲートにハイレベル、ローレベルがそれぞれ与えられると、ＮＭＯＳトランジスタＮ０がオンしＮＭＯＳトランジスタＮ１がオフする。ノードＤ３の電位は低下してＰＭＯＳトランジスタＰ１をオンさせる。一方ノードＤ１の電位は上昇してＰＭＯＳトランジスタＰ０をオフさせる。よってノードＤ１、Ｄ３の電位はそれぞれ電源電圧ＶＤＤＨ、接地電圧ＧＮＤのレベルとなる。
【００３４】
逆に、トランジスタＮ０、Ｎ１のゲートにローレベル、ハイレベルがそれぞれ与えられると、ＮＭＯＳトランジスタＮ１がオンしＮＭＯＳトランジスタＮ０がオフする。ノードＤ１の電位は低下してＰＭＯＳトランジスタＰ０をオンさせる。一方ノードＤ３の電位は上昇してＰＭＯＳトランジスタＰ１をオフさせる。よってノードＤ１、Ｄ３の電位はそれぞれ接地電圧ＧＮＤ、電源電圧ＶＤＤＨのレベルとなる。
【００３５】
レベル変換器８は、ＰＭＯＳトランジスタＰ２、Ｐ３、ＮＭＯＳトランジスタＮ２、Ｎ３を備える。ＰＭＯＳトランジスタＰ２、Ｐ３のそれぞれソースは電源ノードＤ１０に共通に接続され電源電圧ＶＤＤＨを受ける。ＰＭＯＳトランジスタＰ２のドレインとＰＭＯＳトランジスタＰ３のゲートとはノードＤ４で接続される。ＰＭＯＳトランジスタＰ３のドレインとＰＭＯＳトランジスタＰ２のゲートとはノードＤ２で接続される。ＮＭＯＳトランジスタＮ２、Ｎ３のそれぞれソースは接地ノードＤ１１に共通に接続され接地電圧ＧＮＤを受ける。ＮＭＯＳトランジスタＮ２、Ｎ３のドレインはそれぞれノードＤ４、Ｄ２で、ＰＭＯＳトランジスタＰ２、Ｐ３のドレインとそれぞれ接続される。
【００３６】
レベル変換器８は、各々電源電圧ＶＤＤと接地電圧ＧＮＤとの間を振幅する互いに論理的に相補な２つの信号を、ＮＭＯＳトランジスタＮ２、Ｎ３のゲートにそれぞれ受ける。レベル変換器６と同様の動作により、ＮＭＯＳトランジスタＮ２、Ｎ３のゲートにそれぞれハイレベル、ローレベルが与えられると、ノードＤ４、Ｄ２の電位は、それぞれ接地電圧ＧＮＤ、電源電圧ＶＤＤＨのレベルとなり、ＮＭＯＳトランジスタＮ２、Ｎ３のゲートにそれぞれローレベル、ハイレベルが与えられると、ノードＤ４、Ｄ２の電位は、それぞれ電源電圧ＶＤＤＨ、接地電圧ＧＮＤのレベルとなる。
【００３７】
各レベル変換器に与えられる相補な信号として、ＮＭＯＳトランジスタＮ０、Ｎ１のゲートには論理回路Ｇ０、インバータＩＮ１の出力がそれぞれ与えられ、ＮＭＯＳトランジスタＮ２、Ｎ３のゲートには論理回路Ｇ１、インバータＩＮ２の出力がそれぞれ与えられる。ＮＭＯＳトランジスタＮ０〜Ｎ３のゲートにハイレベルとして提供される電圧ＶＤＤは、ＮＭＯＳトランジスタＮ０〜Ｎ３のしきい値電圧Ｖｔｈｎより高いため、これらＮＭＯＳトランジスタをオンさせることは十分可能である。よってＰＭＯＳトランジスタＰ０〜Ｐ３で、オンしているＮＭＯＳトランジスタのドレインに接続されているＰＭＯＳトランジスタのゲートは接地電圧ＧＮＤまで駆動できる。
【００３８】
ドライバ部１０は、インバータＩＮ３〜ＩＮ６、ＰＭＯＳトランジスタＰＤ、及びＮＭＯＳトランジスタＮＤを備える。レベル変換器６はＰＭＯＳトランジスタＰＤのオンオフを駆動するために設けられ、ノードＤ１が直列に接続するインバータＩＮ３、ＩＮ４を介してＰＭＯＳトランジスタＰＤのゲートに接続される。レベル変換器８は、ＮＭＯＳトランジスタＮＤのオンオフを駆動するために設けられ、ノードＤ２が、直列に接続するインバータＩＮ５、ＩＮ６を介してＮＭＯＳトランジスタＮＤのゲートに接続される。インバータＩＮ３〜ＩＮ６はいずれも電源電圧ＶＤＤＨと接地電圧ＧＮＤを受けて動作するので、それらの出力のハイレベルは電源電圧ＶＤＤＨを、ローレベルは接地電圧ＧＮＤを示す。
【００３９】
ＰＭＯＳトランジスタＰＤ、ＮＭＯＳトランジスタＮＤのソースは電源ノードＤ１０、接地ノードＤ１１にそれぞれ接続され、電源電圧ＶＤＤＨ、接地電圧ＧＮＤをそれぞれ受け、そのドレインはノード２３で互いに接続される。ノード２３から信号Ｖｏｕｔが得られる。ノードＤ１がハイレベルのときＰＭＯＳトランジスタＰＤはオフし、ローレベルのときはオンする。ノードＤ２がローレベルのときＮＭＯＳトランジスタＮＤはオフし、ハイレベルのときはオンする。ＭＯＳトランジスタＰＤ、ＮＤは、他の半導体チップに信号を伝達ための駆動トランジスタであり、インターフェース部４を構成する他のトランジスタよりも電流駆動能力が大きい。
【００４０】
以上の構成により、イネーブル信号ＥＮがハイレベルのとき、ノードＤ１は信号Ｄｉｎと逆の論理を出力し、ノードＤ２も信号Ｄｉｎと逆の論理を出力する。従って信号Ｄｉｎがハイレベルのときは、ＰＭＯＳトランジスタＰＤがオンし、ＮＭＯＳトランジスタがオフするので、信号Ｄｏｕｔは電源電圧ＶＤＤＨのハイレベルとなる。一方、信号Ｄｉｎがローレベルのとき、ＰＭＯＳトランジスタＰＤがオフし、ＮＭＯＳトランジスタＮＤがオンするので、信号Ｄｏｕｔは接地電圧ＧＮＤのローレベルとなる。イネーブル信号ＥＮがローレベルのときは、信号Ｄｉｎに拘わらずノードＤ１、Ｄ２はそれぞれハイレベル、ローレベルとなる。よってＰＭＯＳトランジスタＰＤ、ＮＭＯＳトランジスタＮＤともにオフする。
【００４１】
半導体集積回路装置１００はさらに、ＰＭＯＳトランジスタＰ１０、Ｐ１１、ＮＭＯＳトランジスタＮ１０、Ｎ１１及びキャパシタＣ０、Ｃ１を備える。ＰＭＯＳトランジスタＰ１０はインターフェース部４の電源投入時にノードＤ１をハイレベルに設定するために、ノードＤ１、Ｄ１０間に接続された容量素子である。ＰＭＯＳトランジスタＰ１０のゲートはノードＤ１に接続され、ソース及びドレインは電源ノードＤ１０に接続される。
【００４２】
ＮＭＯＳトランジスタＮ１０は、インターフェース部４の電源投入時にノードＤ３をローレベルに設定するためにノードＤ３、Ｄ１１間に接続された容量素子である。ＮＭＯＳトランジスタＮ１０のゲートはノードＤ３に接続され、ソース及びドレインはノードＤ５に共通に接続される。キャパシタＣ０はインターフェース部４の電源投入後の通常動作においてノードＤ３と接地ノードＤ１１との間の容量を減らすために設けられた容量素子である。キャパシタＣ０の一方の電極はノードＤ５でＮＭＯＳトランジスタＮ１０のソースおよびドレインに接続され、他方電極は接地ノードＤ１１に接続される。
【００４３】
ＰＭＯＳトランジスタＰ１１はインターフェース部４の電源投入時にノードＤ４をハイレベルに設定するためにノードＤ４、Ｄ１０間に接続された容量素子である。ＰＭＯＳトランジスタＰ１１のゲートはノードＤ４に接続され、ソース及びドレインは電源ノードＤ１０に共通に接続される。
【００４４】
ＮＭＯＳトランジスタＮ１１は、インターフェース部４の電源投入時にノードＤ２をローレベルに設定するためにノードＤ２、Ｄ１１間に接続された容量素子である。ＮＭＯＳトランジスタＮ１１のゲートはノードＤ２に接続され、ソース及びドレインはノードＤ６に共通に接続される。キャパシタＣ１はインターフェース部４の電源投入後の通常動作においてノードＤ２と接地ノードＤ１１との間の容量を減らすために設けられた容量素子である。キャパシタＣ１の一方の電極はノードＤ６でＮＭＯＳトランジスタＮ１１のソースおよびドレインに接続され、他方の電極は接地ノードＤ１１に接続される。
【００４５】
ノードＤ５、Ｄ６の各々は、電源ノードＤ１０および接地ノードＤ１１のいずれからも分離され、いわゆるフローティング状態にある。また、その一部だけ図示しているが、ＮＭＯＳトランジスタＮ０〜Ｎ３、Ｎ１０、Ｎ１１のバックゲート（基板）は共通に接地ノードＤ１１に接続されて接地電圧ＧＮＤが与えられ、ＰＭＯＳトランジスタＰ０〜Ｐ３、Ｐ１０、Ｐ１１のバックゲート（基板）は共通に電源ノードＤ１０に接続されて電源電圧ＶＤＤＨが与えられる。
【００４６】
図２は、ノードＤ３の電位に対する、ＮＭＯＳトランジスタＮ１０及びキャパシタＣ０により得られるノードＤ３、Ｄ１１間の容量Ｃｇの関係を示す。ノードＤ３の電位がＮＭＯＳトランジスタＮ１０のしきい値電圧Ｖｔｈｎ（およそ０．８Ｖ）を超えるまではノードＤ３と接地ノードとの間の容量は、ＮＭＯＳトランジスタＮ１０におけるゲートと基板の間の容量Ｃｉにより形成される。容量ＣｉはノードＤ３の電位が上昇するについて減少する。これはＮＭＯＳトランジスタＮ１０のゲート下の基板に空乏層が広がるためである。
【００４７】
ノードＤ３の電位がしきい値Ｖｔｈｎを超えるとＮＭＯＳトランジスタＮ１０のゲート下にチャネルが形成されるので、容量Ｃｇは、ＮＭＯＳトランジスタＮ１０のゲートとソース／ドレイン容量との間の容量ＣｄとキャパシタＣ０の容量Ｃ０との直列結合の容量（＝Ｃｄ・Ｃ０／（Ｃｄ＋Ｃ０））で形成される。この実施の形態ではＣｄ≫Ｃ０と設定しているので、容量ＣｇはほぼＣ０と見なせる。ノードＤ２に対するＮＭＯＳトランジスタＮ１１及びキャパシタＣ１により得られるノードＤ２と接地ノードＤ１１との間の容量Ｃｇの関係も図２と同様であり、詳細な説明は省略する。
【００４８】
次に電源投入時におけるＮＭＯＳトランジスタＮ１０、Ｎ１１、ＰＭＯＳトランジスタＰ１０、Ｐ１１及びキャパシタＣ０、Ｃ１の動作を説明する。コア回路部２及びインターフェース部４共に電源が投入される前にはＮＭＯＳトランジスタＮ０〜Ｎ３の全ゲートは接地電圧ＧＮＤレベルであり、ＮＭＯＳトランジスタＮ１０、Ｎ１１の各々のソース及びドレインも接地電圧ＧＮＤレベルである。
【００４９】
コア回路部２よりインターフェース部４に早く電源が投入される場合を考える。レベル変換器６で電源ノードＤ１０が電源電圧ＶＤＤＨに立ち上がる過程で、ノードＤ３に注入される電荷はノードＤ３と接地ノードＤ１１間の容量Ｃｇを充電するために使われるので、ノードＤ３の電位上昇は抑えられる。一方ＰＭＯＳトランジスタＰ１０の容量によって、電源ノードＤ１０の電位が０Ｖから上昇するに伴ってノードＤ１の電位も上昇する。トランジスタＰ１０、Ｎ１０の容量により、ノードＤ３の電位はノードＤ１より低くなる。この電位差がＰＭＯＳトランジスタＰ０をオフし、ＰＭＯＳトランジスタＰ１をオンするように作用する。この作用がノードＤ１、Ｄ３間の電位差を一層広げる。その結果ノードＤ１、Ｄ３は電源電圧ＶＤＤＨ相当のハイレベル、接地電圧ＧＮＤ相当のローレベルにそれぞれ達する。
【００５０】
シミュレーション等を通じて電源投入時のノードＤ３の電位がＮＭＯＳトランジスタＮ１０のしきい値電圧Ｖｔｈｎを超えない程度に容量Ｃｇが設定されるため、電源投入時におけるＮＭＯＳトランジスタＮ１０のゲートとソース及びドレインとの間の容量Ｃｄは小さい。よってＮＭＯＳトランジスタＮ１０のゲート基板間の容量Ｃｉが電源投入時の容量Ｃｇに寄与する。容量Ｃｉの設定はＮＭＯＳトランジスタＮ１０のゲートの面積を調整することにより可能である。
【００５１】
レベル変換器８において電源ノードＤ１０が電源電圧ＶＤＤＨに立ち上がる過程で、ノードＤ２に注入される電荷はノードＤ２と接地ノードＤ１１間の容量Ｃｇを充電するために使われるので、ノードＤ２の電位上昇は抑えられる。一方ＰＭＯＳトランジスタＰ１１の容量によって、電源ノードＤ１０の電位が０Ｖから上昇するに伴ってノードＤ４の電位も上昇する。トランジスタＰ１１、Ｎ１１の容量により、ノードＤ２の電位はノードＤ４より低くなる。この電位差がＰＭＯＳトランジスタＰ３をオフし、ＰＭＯＳトランジスタＰ２をオンするように作用し、ノードＤ２、Ｄ４間の電位差を一層広げる。その結果、ノードＤ２、Ｄ４は接地電圧ＧＮＤ相当のローレベル、電源電圧ＶＤＤＨ相当のハイレベルにそれぞれ達する。
【００５２】
シミュレーション等を通じて電源投入時のノードＤ２の電位がＮＭＯＳトランジスタＮ１１のしきい値電圧Ｖｔｈｎを超えない程度に容量Ｃｇが設定されるため、電源投入時におけるＮＭＯＳトランジスタＮ１１のゲートとソース及びドレインとの間の容量Ｃｄは小さい。よってＮＭＯＳトランジスタＮ１１のゲート基板間の容量Ｃｉが電源投入時の容量Ｃｇに主に寄与する。Ｃｉの設定は、ＮＭＯＳトランジスタＮ１１のゲートの面積を調整することにより可能である。
【００５３】
ノードＤ１、Ｄ２には、それぞれハイレベル、ローレベルが設定されるので、ＭＯＳトランジスタＰＤ、ＮＤともオフ状態となり、ＭＯＳトランジスタＰＤ、ＮＤを貫通する大電流は生じない。
【００５４】
インターフェース部４よりコア回路部２に早く電源が投入される場合には、従来技術と同様、インターフェース部４の電源投入前に、トランジスタＰＤ、ＮＤを同時にオンさせない電位がＮＭＯＳトランジスタＮ０〜Ｎ３のゲートに確定するため、トランジスタＰＤ、ＮＤを同時にオンすることによる大電流の問題は生じない。
【００５５】
コア回路部２およびインターフェース部４ともに電源が投入された後の通常動作時では、レベル変換器６においてＮＭＯＳトランジスタＮ０、Ｎ１のゲートにそれぞれローレベル（ＧＮＤ）及びハイレベル（ＶＤＤ）が与えられると、付加された容量Ｃｇに拘わらずノードＤ３は強制的にハイレベル（ＶＤＤＨ）まで充電され、付加されたＰＭＯＳトランジスタＰ１０の容量に拘わらずノードＤ１は強制的にローレベル（ＧＮＤ）まで放電される。ＮＭＯＳトランジスタＮ０、Ｎ１のゲートにそれぞれハイレベル（ＶＤＤ）及びローレベル（ＧＮＤ）が与えられると、ノードＤ３、Ｄ１は逆のそれぞれローレベル（ＧＮＤ）、ハイレベル（ＶＤＤＨ）まで充放電される。
【００５６】
信号Ｄｉｎがローレベルからハイレベルに変化するとノードＤ３は０ＶからＶＤＤＨに変化するが、図２からわかるように、ノードＤ３がしきい値電圧ＶｔｈｎからＶＤＤＨまでは、キャパシタＣ０の存在により容量Ｃｇは小さい。図２に示された点線は、キャパシタＣ０を削除してＮＭＯＳトランジスタＮ１０のソースおよびドレインを接地ノードＤ１１に接続したと仮定した場合の容量Ｃｇを示す。ノードＤ３の電位が０ＶからＶｔｈｎの間では、容量ＣｇはキャパシタＣ０が存在する場合と同じであるが、Ｖｔｈｎを超えるとＮＭＯＳトランジスタＮ１０のゲートとソース及びドレインとの間の容量Ｃｄとなる。容量Ｃｄの大きさはノードＤ３の電位が０Ｖのときの容量Ｃｉと同程度である。図１のレベル変換器６において、ＮＭＯＳトランジスタＮ１０のゲートにしきい値電圧Ｖｔｈｎ以上が与えられるときの容量ＣｇはキャパシタＣ０の存在しない場合に比べて小さい。ノードＤ３へ充電する電荷量が少なくなりノードＤ３への充電時間が短い。よってレベル変換器６の動作が高速化される。
【００５７】
図３は、時間に対してノードＤ３がローレベル（０Ｖ）からハイレベル（ＶＤＤＨ）に変化する様子を示す。実線がキャパシタＣ０の存在する本実施の形態の場合、破線はキャパシタＣ０を削除しＮＭＯＳトランジスタＮ１０のソースおよびドレインに接地ノードＤ１１に接続する場合を示す。
【００５８】
時間ｔ０で電位が変化し始め、しきい値電圧Ｖｔｈｎに達する時刻ｔ１まではキャパシタＣ０が存在する場合でも存在しない場合でも、ノードＤ３の電位変化は同じである。しかし、キャパシタＣ０が存在する場合、存在しない場合に比べて、しきい値電圧Ｖｔｈを境に容量Ｃｇが急激に小さくなる。よってノードＤ３の電位がしきい値電圧Ｖｔｈを超えると電位の変化は急激に速くなる。ノードＤ３の電位が電圧ＶＤＤＨに達する時間は、図示するように、キャパシタＣ０が存在する場合は存在しない場合に比べて時間Δｔだけ短縮されることになり、立ち上がり特性がよくなる。
【００５９】
また、信号Ｄｉｎがハイレベルからローレベルに変化してノードＤ３の電位がＶＤＤＨから０Ｖに変化する場合も、ノードＤ３の電位がＶＤＤＨからＶｔｈｎまでの容量Ｃｇは小さい。ノードＤ３からの放電時間が短くなる。キャパシタＣ０が存在することでノードＤ３は速くローレベルに到達し、立下りの特性がよくなる。
またレベル変換器８におけるキャパシタＣ１もキャパシタＣ０と同様に作用するため詳細な動作説明は省略する。キャパシタＣ１はノードＤ２への充放電時間を短くするので、レベル変換器８を高速に動作させることができる。
【００６０】
キャパシタＣ０、Ｃ１は、例えばＭＯＳトランジスタにより構成される。図４（ａ）はキャパシタＣ０の回路構成例を示す。キャパシタＣ０はＮＭＯＳトランジスタＮ２０で構成され、そのドレインがＮＭＯＳトランジスタＮ１０のソースおよびドレインに接続され、そのソース及びゲートが接地ノードＤ１１に接続され電圧ＧＮＤを受ける。
【００６１】
その断面構造は図４（ｂ）に示される。Ｐ型半導体の基板３０にｎ型半導体の不純物拡散層３１、３２、３３が互いに離間して形成される。拡散層３１、３２の間に挟まれて両者と接合するｐ型半導体部分上にゲート絶縁膜を挟んでポリシリコンの導電層３４が形成され、拡散層３２、３３の間に挟まれて両者と接合するｐ型半導体部分上にゲート絶縁膜を挟んでポリシリコンの導電層３５が形成される。導電層３４はノードＤ３と電気的に接続する。金属の配線層３６、３７は、基板３０上の層間絶縁層内に形成され、配線層３６は拡散層３１、３２を電気的に接続する。金属の配線層３７は導電層３５および拡散層３３を電気的に接続する。配線層３７および基板３０には接地電圧ＧＮＤが与えられる。
【００６２】
導電層３４及び拡散層３１がＮＭＯＳトランジスタＮ１０のそれぞれゲート及びドレインとなり、導電層３５及び拡散層３３がＮＭＯＳトランジスタＮ２０のそれぞれゲート及びソースとなる。拡散層３２がＮＭＯＳトランジスタＮ１０のソース及びＮＭＯＳトランジスタＮ２０のドレインを共通する。接地電圧ＧＮＤが与えられる導電層３５下のｐ型半導体部分にはｎ型の反転層が形成されず、トランジスタＮ２０は常にオフしている状態にある。
【００６３】
ＮＭＯＳトランジスタＮ２０のゲートとドレイン間の寄生容量をＣｇｄ、基板とドレイン間の寄生容量をＣｂとすると、これらの和（Ｃｇｄ＋Ｃｂ）がキャパシタＣ０の容量値となる。キャパシタＣ１も図４のＮＭＯＳトランジスタＮ２０によって構成され、ＮＭＯＳトランジスタＮ１１もＮＭＯＳトランジスタＮ１０と同様に構成される。
【００６４】
また必要に応じて上記の拡散層３１及び配線層３６の一方又は両方を削除してもよい。例えば図５（ａ）に示すように、拡散層３２が素子分離酸化膜３８、３９の間の半導体基板３０の表面上に形成し、導電層３４が分離酸化膜３８と拡散層３２との間のｐ型半導体部分及び分離酸化膜３８上に形成され、導電層３５が分離酸化膜３９と拡散層３２との間のｐ型半導体部分及び分離酸化膜３９上に形成される。導電層３４と基板３０との間の容量、導電層３４と拡散層３２との容量、導電層３５と拡散層３２との容量、及び拡散層３２と基板３０との容量が、上記のそれぞれ容量Ｃｉ、Ｃｄ、Ｃｇｄ、Ｃｂとなる。
【００６５】
またキャパシタＣ０、Ｃ１は、図５（ｂ）に示すように、拡散層３１、３２を接続する配線層３６と、層間絶縁層内に形成され、その一部の絶縁部分を間に挟んで配線層３６と対向して配置され、接地電圧ＧＮＤを受ける金属の別の配線層４０とにより構成されてもよい。キャパシタＣ０、Ｃ１の容量は、配線層３６と配線層４０との間の容量となる。配線層４０は図示のように配線層３６より上側の層で形成されてもよいし、図示しないが配線層３６と同じ高さの層で隣接させたものであってもよい。
【００６６】
またキャパシタＣ０、Ｃ１は、図５（ｃ）に示すように、拡散層３１、３２を接続する配線層３６と、この配線層３６と層間絶縁膜を間に挟んで対向して配置され、接地電圧ＧＮＤを受けるポリシリコンの導電層４１とにより構成されてもよい。キャパシタＣ０、Ｃ１の容量は、配線層３６と導電層４１との間の容量となる。
【００６７】
またキャパシタＣ０、Ｃ１は、図５（ｄ）に示すように、配線層３６で拡散層３１、３２と電気的に接続するポリシリコンの導電層４２と、基板３０とで構成されてもよい。キャパシタＣ０、Ｃ１の容量は、導電層４２と基板３０の間の容量となる。
【００６８】
以上のように、この実施の形態１によれば、レベル変換器において変換後の電位振幅の現れるノードに容量素子を接続することにより、該ノードを電源投入時に初期化したい論理レベルに設定することができる。容量素子を電源ノード及び接地ノードのいずれに接続するかにより初期化したい論理レベルが決まる。この例では、レベル変換器を、他の半導体デバイスに信号を伝達するドライバを駆動するために用いる場合、その初期化したい論理レベルを適切に決めることによって、電源投入時にドライバを構成する駆動力の大きいトランジスタに不意に大電流が発生することを防ぐ。
【００６９】
さらに、初期化したいノードに容量素子としてのＭＯＳトランジスタのゲートを接続し、ソースドレイン（拡散層）には別の容量素子を接続することで、通常動作時において初期化ノードの容量を低減することができる。よってレベル変換器の動作速度が向上し、さらには、ドライバ部１０の動作も速くなる。
【００７０】
実施の形態２．
図６は、この実施の形態２による半導体集積回路装置２００の回路構成図を示す。図１のものと相違する点は、キャパシタＣ０、Ｃ１が削除されると共に、ＮＭＯＳトランジスタＮ１０のソースおよびドレインと、ＮＭＯＳトランジスタＮ１１のソースおよびドレインとが、コア回路部２の動作電源（電源電圧ＶＤＤ）を受ける電源ノードＤ１２に共通に接続される点である。その他は図１と同様である。
【００７１】
コア回路部２よりインターフェース部４に早く電源が投入される場合を考える。レベル変換器６において、電源ノードＤ１０の電位が電圧ＶＤＤＨに立ち上がった時点では電源ノードＤ１２の電位は０Ｖのままである。よって、ＮＭＯＳトランジスタＮ１０のゲートと基板との間の容量が、接地ノードＤ１１とノードＤ３との間の容量となりノードＤ３の電位上昇を抑える。またＰＭＯＳトランジスタＰ１０は、ノードＤ１と電源ノードＤ１０との間の容量となり、電源ノードＤ１０が電源電圧ＶＤＤＨに立ち上がるに伴いノードＤ１の電位を上昇させる。これにより、図１のものと同様にノードＤ１、Ｄ３は、電源電圧ＶＤＤＨ相当のハイレベル、接地電圧ＧＮＤ相当のローレベルにそれぞれ達する。
【００７２】
レベル変換器８においても、レベル変換器６と同様に動作するので説明を繰り返さない。ノードＤ２の電位上昇は抑えられる一方、ノードＤ４の電位は上昇するので、ノードＤ２、Ｄ４は、接地電圧ＧＮＤ相当のローレベル、電源電圧ＶＤＤＨ相当のハイレベルにそれぞれ達する。従って、ノードＤ１、Ｄ２の電位レベルに基づきノード２３はハイインピーダンス状態となる。インターフェース部４よりコア回路部２に早く電源が投入される場合には、実施の形態１と同様の理由により、トランジスタＰＤ、ＮＤを貫通する大電流の問題は生じない。
【００７３】
コア回路部２及びインターフェース部４への電源投入後の通常動作に関しては、図１と異なるＮＭＯＳトランジスタＮ１０、Ｎ１１の動作についてのみ説明する。その他の構成については図１と共通する部分であり、同一の動作を行うので説明を省略する。
【００７４】
電源ノードＤ１２に電源電圧ＶＤＤが固定的に与えられ、ＮＭＯＳトランジスタＮ１０、Ｎ１１の各々のソース及びドレインは、そのバックゲート（基板）に与えられる電圧ＧＮＤより高くなる。いわゆるバックバイアス効果が生じ、ＮＭＯＳトランジスタＮ１０、Ｎ１１のしきい値電圧Ｖｔｈｎｘは、ソースに接地電圧ＧＮＤが与えられるときの通常のしきい値電圧Ｖｔｈｎより高くなる。
【００７５】
図７は、ノードＤ３の電位に対するＮＭＯＳトランジスタＮ１０により得られるノードＤ３、Ｄ１２間の容量Ｃｇの関係を示す。ＮＭＯＳトランジスタＮ１０にチャネルが形成される条件は、そのソースに対するゲートの電位がしきい値電圧Ｖｔｈｎｘより高くなることである。つまりノードＤ３の電位が（ＶＤＤ＋Ｖｔｈｎｘ）以上のときにＮＭＯＳトランジスタＮ１０にチャネルが形成され、容量Ｃｇはゲートとソース及びドレインとの容量Ｃｄにほぼ等しくなる。一方ノードＤ３の電位が（ＶＤＤ＋Ｖｔｈｎｘ）より小さいときはチャネルの形成はなく、容量Ｃｇはゲートと基板との容量Ｃｉにほぼ等しくなる。このとき基板とソース及びドレインとの間には逆バイアスの電圧が印加され、空乏層の広がりが、ソース及びドレインに接地電圧ＧＮＤが与えられる場合より顕著になる。よって容量Ｃｉは著しく小さい。
【００７６】
図７の破線はＮＭＯＳトランジスタＮ１０のソース及びドレインに接地電圧ＧＮＤが与えられると仮定したときの容量Ｃｇを表す。ノードＤ３の電位が０Ｖのとき波線の場合に比べ本実施の形態（実線）の方が容量Ｃｇは小さい。しかしノードＤ３の電位が増加するにつれて、本実施の形態では容量Ｃｇの減少率は波線に比べて著しく小さい。ノードＤ３の電位がＶｔｈｎを超えても本実施の形態では容量Ｃｇはまだ減少し続けるが、波線の場合容量Ｃｇが急激に上昇しＣｄまで達する。ノードＤ３の電位がＶＤＤ＋Ｖｔｈｎｘを超えて始めて本実施の形態では容量Ｃｇが急激に上昇しＣｄに達する。
【００７７】
信号Ｄｉｎがローレベルからハイレベルへ変化すると、ノードＤ３の電位が０ＶからＶＤＤＨに変化するが、０Ｖから（ＶＤＤ＋Ｖｔｈｎｘ）まで上昇する間、ＮＭＯＳトランジスタＮ１０により容量Ｃｇは著しく小さく、ノードＤ３への充電時間は短い。ノードＤ３におけるローレベルからハイレベルへの変化は速くなる。また信号Ｄｉｎがハイレベルからローレベルへ変化すると、ノードＤ３の電位がＶＤＤＨから０Ｖに変化するが、（ＶＤＤ＋Ｖｔｈｎｘ）から０Ｖまで減少する間も容量Ｃｇが著しく小さく、ノードＤ３からの放電時間は短い。よってノードＤ３におけるハイレベルからローレベルへの変化も速くなる。レベル変換器８のＮＭＯＳトランジスタＮ１１も、ＮＭＯＳトランジスタＮ１０と同様に機能するため、その詳細な説明は省略する。
【００７８】
このように、インターフェース部４の電源投入がコア回路部２のそれより先行するときに、容量素子によってレベル変換器のノードを初期化したい論理レベルに設定することができることに加えて、ノードＤ３及びノードＤ２の各々の立ち上がり特性および立下り特性が向上し、電源が投入された後のレベル変換器６，８の各々の通常動作が高速になる。さらにはドライバ部１０の動作も速くなる。またこの実施の形態では、キャパシタＣ０、Ｃ１が削除されたことにより、実施の形態１に比べて少ない素子で集積回路装置が構成される。
【００７９】
実施の形態３．
図８は、この実施の形態３による半導体集積回路装置３００の回路構成図を示す。実施の形態１、２では、電源投入時に初期値としてローレベルに設定すべきノードに付加する容量を通常動作時に小さくすることでレベル変換器の動作を高速化した。本実施の形態においては、逆にハイレベルに設定すべきノードに付加する容量を通常動作時に小さくしてレベル変換器の動作を高速化する。
【００８０】
そのために本実施の形態において図１のものと相違する点は、キャパシタＣ０、Ｃ１が削除された点、ＮＭＯＳトランジスタＮ１０のソースおよびドレインとＮＭＯＳトランジスタＮ１１のソースおよびドレインが接地ノードＤ１１に共通に接続されて接地電位ＧＮＤを受ける点、ＰＭＯＳトランジスタＰ１０とノードＤ１との間に接続され、その間の導通を制御するスイッチ素子であるＰＭＯＳトランジスタＰ４を新たに設ける点、ＰＭＯＳトランジスタＰ１１とノードＤ４との間に接続されその間の導通を制御するスイッチ素子であるＰＭＯＳトランジスタＰ５を新たに設ける点である。その他は図１と同様である。
【００８１】
ＰＭＯＳトランジスタＰ４のソース及びドレインの一方がノードＤ１に、他方がＰＭＯＳトランジスタＰ１０のゲートにそれぞれ接続され、ゲートが電源電圧ＶＤＤの与えられる電源ノードＤ１２に接続され、図示しないが基板が電源ノードＤ１０に接続される。またＰＭＯＳトランジスタＰ５のソース及びドレインの一方がノードＤ４に、他方がＰＭＯＳトランジスタＰ１１のゲートにそれぞれ接続され、ゲートが電源ノードＤ１２に接続され、図示しないが基板が電源ノードＤ１０に接続される。
【００８２】
コア回路部２よりインターフェース部４に早く電源が投入される場合、インターフェース部４に電源が投入された後コア回路部２に電源が投入される前までは電源ノードＤ１２は０Ｖとなっているので、インターフェース部４への電源投入時はＰＭＯＳトランジスタＰ４、Ｐ５は共にオンしている。よってＰＭＯＳトランジスタＰ１０、Ｐ１１がそれぞれノードＤ１、Ｄ４に電気的に接続する。ＰＭＯＳトランジスタＰ１０、Ｐ１１はノードＤ１、Ｄ４と電源ノードＤ１０との間に接続される容量となり、図１及び図６のものと同様の動作により、ノードＤ１、Ｄ４は電源電圧ＶＤＤＨ相当のハイレベルに設定される。
【００８３】
一方ＮＭＯＳトランジスタＮ１０、Ｎ１１はノードＤ３、Ｄ２と接地ノードとの間の容量素子を構成し、ノードＤ３、Ｄ２は接地電圧ＧＮＤ相当のローレベルに設定される。インターフェース部４よりコア回路部２に早く電源が投入される場合には、実施の形態１と同様の理由により、トランジスタＰＤ、ＮＤを貫通する大電流の問題は生じない。
【００８４】
コア回路部２及びインターフェース部４への電源投入後の通常動作に関しては、図１と異なるＭＯＳトランジスタＮ１０、Ｎ１１、Ｐ４、Ｐ５、Ｐ１０、Ｐ１１の動作についてのみ説明する。その他の構成については図１と共通する部分であり、同一の動作を行うので説明を省略する。
【００８５】
ＰＭＯＳトランジスタＰ４、Ｐ５のゲートには電源電圧ＶＤＤが印加されているので、ＰＭＯＳトランジスタＰ４、Ｐ５は、ゲートに０Ｖが印加されたときに比べて電流供給力が弱くなる。ＰＭＯＳトランジスタＰ４、Ｐ５は、ノードＤ１とＰＭＯＳトランジスタＰ１０との間、及びノードＤ４とＰＭＯＳトランジスタＰ１１との間にそれぞれ接続された抵抗素子の機能を果たす。この抵抗素子による抵抗が、ノードＤ１、Ｄ４に付加されるＰＭＯＳトランジスタＰ１０、Ｐ１１の容量を見かけ上低減させる。これによりノードＤ１、Ｄ４の電荷充放電が迅速に行われ、レベル変換器６、８の動作速度が速くなる。後段のドライバ部１０が接続されるノードＤ１、Ｄ２の立上がり及び立下りの特性が良くなるので、ドライバ部１０の動作も速くなる。
【００８６】
図８において、ＮＭＯＳトランジスタＮ１０、Ｎ１１のソースおよびドレインが接地ノードＤ１１に接続されるが、図１と同様に、ＮＭＯＳトランジスタＮ１０、Ｎ１１の各々のソース及びドレインを、キャパシタを介して接地ノードＤ１１に接続してもよい。実施の形態１で説明したように、ノードＤ３、Ｄ２に付加された容量も低減でき、レベル変換器６、８のさらなる高速動作を実現する。
【００８７】
また図６と同様に、図８においても、ＮＭＯＳトランジスタＮ１０、Ｎ１１の各々のソース及びドレインを接地ノードＤ１１ではなくコア回路部２の電源ノードＤ１２に接続してもよい。ノードＤ３、Ｄ２に付加された容量も低減でき、レベル変換器６、８のさらなる高速動作を実現する。
【００８８】
実施の形態４．
図９は、この実施の形態４による半導体集積回路装置４００の回路構成図を示す。この実施の形態では、インターフェース部４への電源投入時に、レベル変換器のノードＤ１〜Ｄ４に所望の論理レベルを設定するための構成を少ない素子数で実現する。そのために本実施の形態において図１のものと相違する点は、キャパシタＣ０、Ｃ１が削除された点、ＮＭＯＳトランジスタＮ１０のソースおよびドレインとＮＭＯＳトランジスタＮ１１のソースおよびドレインが接地ノードＤ１１に共通に接続される点、ＰＭＯＳトランジスタＰ１０、Ｐ１１が削除された点である。その他の構成は図１と同一である。
【００８９】
ＮＭＯＳトランジスタＮ１０、Ｎ１１はそれぞれノードＤ３、Ｄ２と接地ノードＤ１１との間に接続される容量素子を構成する。電源の投入前は、ノードＤ１〜Ｄ４、Ｄ１０は０Ｖの電位である。コア回路部２よりインターフェース部４に早く電源が投入される場合、電源ノードＤ１０の電位が０Ｖから上昇するに伴ってノードＤ１〜Ｄ４の電位も０Ｖから上昇しようとする。しかし、容量素子として機能するＮＭＯＳトランジスタＮ１０、Ｎ１１がノードＤ３、Ｄ２の電位上昇を抑える。
【００９０】
レベル変換器６を例にとって説明する。トランジスタＮ１０の容量へ電荷が充電されることにより、ノードＤ３の電位が接地電圧ＧＮＤに抑えられる。ＰＭＯＳトランジスタＰ１は電源ノードＤ１０の電位が上昇してもオンし続ける。オンするＰＭＯＳトランジスタＰ１がノードＤ１を駆動してその電位を上昇させる。これにより、ノードＤ１と電源ノードＤ１０との間に付加される容量素子は要さない。またノードＤ１の電位上昇によりＰＭＯＳトランジスタＰ０はオフし、ＰＭＯＳトランジスタＰ０を介してノードＤ３へはこれ以上電荷が供給されない。
【００９１】
以上の動作により、ノードＤ３に接地電圧ＧＮＤ相当のローレベルが設定され、ノードＤ１には電源電圧ＶＤＤＨ相当のハイレベルが設定される。またレベル変換器８においても同様の動作により、ノードＤ２に接地電圧ＧＮＤ相当のローレベルが設定され、ノードＤ４には電源電圧ＶＤＤＨ相当のハイレベルが設定される。インターフェース部４よりコア回路部２に早く電源が投入される場合には、実施の形態１と同様の理由により、トランジスタＰＤ、ＮＤを貫通する大電流の問題は生じない。
【００９２】
ノードＤ１には、レベル変換器６の出力に基づき所定の論理演算動作を行う論理回路が接続され、具体的には、論理回路を構成する１個または複数個のＭＯＳトランジスタのゲートがノードＤ１に共通に接続される。各ＭＯＳトランジスタが電源ノードＤ１０と接地ノードＤ１１との間に直接的又は間接的に直列に接続され、そのノード間の電流経路を形成する。例えば図９ではこの回路はインバータＩＮ３に相当する。インバータＩＮ３は電源ノードＤ１０と接地ノードＤ１１との間に直列に接続されたＰＭＯＳトランジスタとＮＭＯＳトランジスタを含み両ＭＯＳトランジスタのゲートにノードＤ１が接続される。
【００９３】
この実施の形態においてはノードＤ１に接続される素子は、レベル変換器６に含まれるＭＯＳトランジスタ及び後段の論理回路中を構成する１個又は複数個のＭＯＳトランジスタのみである。電源投入時にノードＤ１を初期化することを目的として電源ノードＤ１０とノードＤ１との間に接続する容量素子を設ける必要はない。実施の形態１ないし３とは異なりノードＤ１に付加される容量は小さいので、電源投入後の通常動作では、ノードＤ１、Ｄ３の立上がり、立下り特性は向上し、レベル変換器６の高速動作が達成される。
【００９４】
また電源ノードＤ１０との間でノードＤ４に接続される素子は、レベル変換器８に含まれるトランジスタのみである。電源投入時にノードＤ４を初期化することを目的として電源ノードＤ１０とノードＤ４との間に接続する容量素子を設ける必要はない。ノードＤ４に付加される容量は小さいので、電源投入後の通常動作では、ノードＤ４、Ｄ２の立上がり、立下り特性は向上し、レベル変換器８の高速動作が達成される。また電源投入時にハイレベルに初期化すべきノードに付加される容量素子が存在しないので、半導体集積回路装置４００の素子数も減り、その面積が縮小できる。
【００９５】
また図６と同様に、図９において、ＮＭＯＳトランジスタＮ１０、Ｎ１１の各々のソース及びドレインを接地ノードＤ１１ではなく電源電圧ＶＤＤが与えられるコア回路部２の電源ノードに接続して、さらにレベル変換器６、８の高速動作を実現することは可能である。
【００９６】
また、図１に示したＮＭＯＳトランジスタＮ１０及びキャパシタＣ０の構成、並びにＮＭＯＳトランジスタＮ１１及びキャパシタＣ１の構成を、それぞれ図９のノードＤ３、Ｄ２に適用することにより、さらにレベル変換器６、８の高速動作を実現してもよい。
【００９７】
実施の形態５．
図１０は、この実施の形態５による半導体集積回路装置５００の回路構成図を示す。図９のものと相違する点は、ＮＭＯＳトランジスタＮ１１をノードＤ４に接続する点、ノードＤ２とインバータＩＮ５との間にさらにインバータＩＮ７を挿入した点、論理回路Ｇ１の出力をＮＭＯＳトランジスタＮ３のゲートに与えインバータＩＮ２の出力をＮＭＯＳトランジスタＮ２のゲートに与える点である。その他の構成は図９と同一である。
【００９８】
図９の実施の形態４において、コア回路部２より先にインターフェース部４に電源が投入されると、初期値としてローレベルが設定されるべきノードＤ３、Ｄ２の各々の電位Ｖ（Ｄ）は、厳密には、
Ｖ（Ｄ）＝ＶＤＤＨ・Ｃｐ／（Ｃｐ＋Ｃｇ）
と設定される。Ｃｇは、上述のとおりＮＭＯＳトランジスタＮ１０、Ｎ１１によるノードＤ３、Ｄ２と接地ノードＤ１１との容量を示し、ＣｐはノードＤ３、Ｄ２と電源ノードＤ１０との間の寄生容量を示す。この寄生容量には、ＰＭＯＳトランジスタＰ０〜Ｐ３各々のゲートとソース及びドレインとの間の容量及び配線容量などが含まれる。よってノードＤ３、Ｄ２の電位は完全に０Ｖに設定できるわけでなく容量Ｃｐに依存して０Ｖより高くなる。その電位が数百ｍＶとなると特にレベル変換器８側に問題が生じる可能性がある。図９において、ノードＤ２の数百ｍＶの電位により次段のインバータＩＮ５、ＩＮ６のリーク電流が増加する。これは消費電力を増加させるので好ましくない。その上ノードＤ２に何らかの電圧ノイズが重畳されてさらに電位が数百ｍＶと上昇すると、ノードＤ２の電位が次段のインバータＩＮ５の論理しきい値を超え、ＮＭＯＳトランジスタＮＤをオンさせることもある。一方、初期値としてハイレベルが設定されるノードＤ１、Ｄ４では、ＰＭＯＳトランジスタＰ１、Ｐ２がそれぞれノードを電圧ＶＤＤＨまで駆動することができる。
【００９９】
この実施の形態５では、容量素子（ＮＭＯＳトランジスタＮ１１）の一方の電極をノードＤ２ではなくノードＤ４に接続する。コア回路部２より先にインターフェース部４に電源が投入されると、ＮＭＯＳトランジスタＮ１１の容量によってノードＤ４にローレベルが設定され、ノードＤ２にハイレベルが設定される。特にＰＭＯＳトランジスタＰ３に駆動されてノードＤ２は電源電圧ＶＤＤＨまで充電される。ノードＤ２、Ｄ４に関し図９の場合と論理レベルの設定が逆となるので、インバータＩＮ７がノードＤ２の論理を反転してインバータＩＮ５に与える。これによって電源投入時にインバータＩＮ５に与えられる論理レベルは図９と同一となり、ＮＭＯＳトランジスタＮＤはオフする。
【０１００】
このように、接地ノードに接続する容量素子（ＮＭＯＳトランジスタＮ１１）を使ってドライバ用のＭＯＳトランジスタＰＤ、ＮＤを駆動する信号が現れるレベル変換器のノードをハイレベルに設定することで、ドライバ用トランジスタのオフをより安定して実現する。またインターフェース部４よりコア回路部２に早く電源が投入される場合には、実施の形態１と同様の理由により、トランジスタＰＤ、ＮＤを貫通する大電流の問題は生じない。
【０１０１】
なおインバータＩＮ７が設けられたことにより、コア回路部２、インターフェース部４の電源投入後の通常動作で、装置５００が実施の形態１〜４のものと同じ論理動作をするために、ＮＭＯＳトランジスタＮ２、Ｎ３のゲートへの入力を図９の場合と逆にする。
【０１０２】
また図６と同様に、図１０において、ＮＭＯＳトランジスタＮ１０、Ｎ１１の各々のソース及びドレインを接地ノードＤ１１ではなく電源電圧ＶＤＤが与えられるコア回路部２の電源ノードに接続して、さらにレベル変換器６、８の高速動作を実現することは可能である。
【０１０３】
また、図１に示したＮＭＯＳトランジスタＮ１０及びキャパシタＣ０の構成、並びにＮＭＯＳトランジスタＮ１１及びキャパシタＣ１の構成を、それぞれ図１０のノードＤ３、Ｄ４に適用することにより、さらにレベル変換器６、８の高速動作を実現してもよい。さらには図１のＰＭＯＳトランジスタＰ１０、Ｐ１１のように、ノードＤ１、Ｄ２をハイレベルに初期化するための容量素子をノードＤ１、Ｄ２にそれぞれ付加してもよい。そのとき図８に示すように容量素子と初期化すべきノードＤ１、Ｄ２との間にスイッチ素子を設けてもよい。
【図面の簡単な説明】
【図１】 この発明の実施の形態１による半導体集積回路装置１００を示す回路構成図である。
【図２】 図１のレベル変換器において電源投入時に初期値が設定されるノードに接続される容量素子における容量の特性を示す説明図である。
【図３】 容量素子が付加されるノードの立ち上がり特性を示す説明図である。
【図４】 キャパシタＣ０、Ｃ１の具体的構成を示す回路図及び構造図である。
【図５】 キャパシタＣ０、Ｃ１の他の具体的構成を示す構造図である。
【図６】 この発明の実施の形態２による半導体集積回路装置２００を示す回路構成図である。
【図７】 図６のレベル変換器において電源投入時に初期値が設定されるノードに接続される容量素子における容量の特性を示す説明図である。
【図８】 この発明の実施の形態３による半導体集積回路装置３００を示す回路構成図である。
【図９】 この発明の実施の形態４による半導体集積回路装置４００を示す回路構成図である。
【図１０】 この発明の実施の形態５による半導体集積回路装置５００を示す回路構成図である。
【図１１】 従来技術による半導体集積回路装置を示す回路構成図である。
【符号の説明】
２…コア部、４…インターフェース部、６、８…レベル変換器、１０…ドライバ部、Ｎ１０、Ｎ１１…ＮＭＯＳトランジスタによる容量素子、Ｐ１０、Ｐ１１…ＰＭＯＳトランジスタによる容量素子、Ｃ０、Ｃ１…キャパシタ（容量素子）、ＰＤ、ＮＤ…ドライブ用のＭＯＳトランジスタ
Claims (14)
- 電源電圧を受ける電源ノードと接地電圧を受ける接地ノードとに接続され、ある信号を受け当該信号より大きい電圧振幅を有した信号に変換して第１のノードに提供するレベル変換器、
前記第１のノードに電気的に接続する導電部分と、前記導電部分との間で絶縁膜を挟む第１の半導体部分と、前記第１の半導体部分と異なる導電型を有して前記第１の半導体部分と接合する第２の半導体部分とを含む第１の容量素子、および、
前記電源ノードと前記接地ノードとのいずれからも分離している第２のノードで前記第１の容量素子の第２の半導体部分に直列に接続される第２の容量素子を含む、半導体集積回路装置。 - 前記第１の半導体部分は前記接地ノードに電気的に接続され、前記第２の容量素子は前記第２のノードと前記接地ノードとの間に接続される、請求項１記載の半導体集積回路装置。
- 前記第２の容量素子は、前記第２の半導体部分に電気的に接続される第３の半導体部分と、前記第３の半導体部分と異なる導電型を有して前記第３の半導体部分と接合する第４の半導体部分と、前記第４の半導体部分との間で絶縁膜を挟み、前記第４の半導体部分に反転層を形成しない電圧が与えられる導電部分とを含む、請求項１又は請求項２記載の半導体集積回路装置。
- 前記第２の容量素子は、前記第１の容量素子の第２の半導体部分に電気的に接続する金属の第１の配線層と、絶縁物を間に挟んで前記第１の配線層と対向して配置される金属の第２の配線層とを含む、請求項１又は請求項２記載の半導体集積回路装置。
- 前記第２の容量素子は、前記第１の容量素子の第２の半導体部分に電気的に接続する金属の配線層と、前記第１の容量素子の導電部分と同じ物質を有して絶縁物を間に挟んで前記配線層と対向して配置される導電層とを含む、請求項１又は請求項２記載の半導体集積回路装置。
- 前記第２の容量素子は、前記第１の容量素子の導電部分と同じ物質を含み前記第２の半導体部分に電気的に接続する導電層と、前記第１の半導体部分と同じ導電型からなる第３の半導体部分とを含む、請求項１又は請求項２記載の半導体集積回路装置。
- 接地電圧を受ける接地ノードと電源電圧を受ける第１の電源ノードとに接続され、ある電圧振幅を有した第１の信号を生成するコア回路部、 前記接地ノードと別の電源電圧を受ける第２の電源ノードとに接続され、前記第１の信号を受け当該第１の信号より大きい電圧振幅を有した第２の信号に変換して所定のノードに提供するレベル変換器、および、
前記所定のノードに電気的に接続する導電部分と、前記導電部分と間で絶縁膜を挟む第１の半導体部分と、前記第１の半導体部分と異なる導電型を有して前記第１の半導体部分と接合するとともに、前記第１の電源ノードと電気的に接続される第２の半導体部分とを含む容量素子を含む、半導体集積回路装置。 - 前記第１の半導体部分は前記接地ノードに電気的に接続される、請求項７記載の半導体集積回路装置。
- 前記第２の半導体部分は、前記第１の半導体部分を挟んで離間し、配線層で互いに電気的に接続される２つの領域を有する、請求項１ないし請求項８のいずれか一項記載の半導体集積回路装置。
- ある信号を受け、当該信号より大きい電圧振幅を有した信号に変換して第１のノードに提供するレベル変換器、
ある電圧が与えられる第１の電極と、第２のノードに接続される第２の電極とを有する容量素子、および、
前記第１のノードと前記第２のノードとの間に接続され、前記レベル変換器の電源電圧がある一定電位以上に上昇した後に非導通となるスイッチ素子を含む、半導体集積回路装置。 - 接地電圧を受ける接地ノードと電源電圧を受ける電源ノードとに接続され、前記レベル変換器に与える信号を生成するコア回路部を含み、 前記スイッチ素子は、そのゲート端子に前記電源ノードが電気的に接続される電界効果トランジスタを含む、請求項１０記載の半導体集積回路装置。
- 前記レベル変換器は、前記接地ノードと別の電源電圧を受ける別の電源ノードとに接続され、前記容量素子の第１の電極は、前記別の電源ノードに電気的に接続される、請求項１０又は請求項１１記載の半導体集積回路装置。
- 論理的に相補な２つの第１の信号を受け、その２つの第１の信号より電圧振幅の大きい論理的に相補な２つの信号に変換してそれぞれ第１および第２のノードに提供する第１のレベル変換器、
論理的に相補な２つの第２の信号を受け、その２つの第２の信号より電圧振幅の大きい論理的に相補な２つの信号に変換してそれぞれ第３および第４のノードに提供する第２のレベル変換器、
ある電圧を受ける第５のノードと前記第１のノードとの間に接続される第１の容量素子、
前記第５のノードと前記第３のノードとの間に接続される第２の容量素子、
前記第２のノード上の信号に従ってその導通が制御される第１の電界効果トランジスタ、および
前記第１の電界効果トランジスタに接続され、前記第４のノード上の信号に従ってその導通が制御される前記第１の電界効果トランジスタとは異なる導電型を有する第２の電界効果トランジスタを含む、半導体集積回路装置。 - 前記第１のレベル変換器は、
そのドレインが前記第１のノードに接続され、そのゲートが前記第２のノードに接続される第１の導電型の第３の電界効果トランジスタと、
そのドレインが前記第２のノードに接続され、そのゲートが前記第１のノードに接続され、そのソースが前記第３の電界効果トランジスタのソースに接続される前記第１の導電型の第４の電界効果トランジスタと、
そのドレインが前記第１のノードに接続され、そのゲートに前記２つの第１の信号の一方を受け、そのソースが前記第５のノードに接続される第２の導電型の第５の電界効果トランジスタと、
そのドレインが前記第２のノードに接続され、そのゲートに前記２つの第１の信号の他方を受け、そのソースが前記第５のノードに接続される前記第２の導電型の第６の電界効果トランジスタとを有し、
前記第２のレベル変換器は、
そのドレインが前記第３のノードに接続され、そのゲートが前記第４のノードに接続される第１の導電型の第７の電界効果トランジスタと、
そのドレインが前記第４のノードに接続され、そのゲートが前記第３のノードに接続され、そのソースが前記第７の電界効果トランジスタのソースに接続される前記第１の導電型の第８の電界効果トランジスタと、
そのドレインが前記第３のノードに接続され、そのゲートに前記２つの第２の信号の一方を受け、そのソースが前記第５のノードに接続される前記第２の導電型の第９の電界効果トランジスタと、
そのドレインが前記第４のノードに接続され、そのゲートに前記２つの第２の信号の他方を受け、そのソースが前記第５のノードに接続される前記第２の導電型の第１０の電界効果トランジスタとを有する、請求項１３記載の半導体集積回路装置。
Priority Applications (2)
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