JPH1168548A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH1168548A JPH1168548A JP9219620A JP21962097A JPH1168548A JP H1168548 A JPH1168548 A JP H1168548A JP 9219620 A JP9219620 A JP 9219620A JP 21962097 A JP21962097 A JP 21962097A JP H1168548 A JPH1168548 A JP H1168548A
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Abstract
(57)【要約】
【課題】消費電力の増加なしに低電圧動作が可能でしか
も高速動作が可能な半導体集積回路を提供する。 【解決手段】ＶddとＴOUT 間に接続され、ゲートがＴIN
に接続されたＰＭＯＳトランジスタＰＴ１１と、ＶSSと
ＴOUT との間に接続され、ゲートがＴINに接続されたＮ
ＭＯＳトランジスタＮＴ１１と、ＶddとＰＴ１１の基板
との間に接続され、ゲートがＴINに接続されたＰＭＯＳ
トランジスタＰＴ１２と、ＰＴ１１，ＰＴ１２の基板と
ＴIN間に接続されたキャパシタＣ１１と、ＰＴ１１，Ｐ
Ｔ１２の基板とＶdd間に接続された抵抗器Ｒ１１と、Ｖ
SSとＮＴ１１の基板との間に接続され、ゲートがＴINに
接続されたＮＭＯＳトランジスタＮＴ１２と、ＮＴ１
１，ＮＴ１２の基板とＴIN間に接続されたキャパシタＣ
１２と、ＮＴ１１，ＮＴ１２の基板とＶSS間に接続され
た抵抗器Ｒ１２とを設ける。
も高速動作が可能な半導体集積回路を提供する。 【解決手段】ＶddとＴOUT 間に接続され、ゲートがＴIN
に接続されたＰＭＯＳトランジスタＰＴ１１と、ＶSSと
ＴOUT との間に接続され、ゲートがＴINに接続されたＮ
ＭＯＳトランジスタＮＴ１１と、ＶddとＰＴ１１の基板
との間に接続され、ゲートがＴINに接続されたＰＭＯＳ
トランジスタＰＴ１２と、ＰＴ１１，ＰＴ１２の基板と
ＴIN間に接続されたキャパシタＣ１１と、ＰＴ１１，Ｐ
Ｔ１２の基板とＶdd間に接続された抵抗器Ｒ１１と、Ｖ
SSとＮＴ１１の基板との間に接続され、ゲートがＴINに
接続されたＮＭＯＳトランジスタＮＴ１２と、ＮＴ１
１，ＮＴ１２の基板とＴIN間に接続されたキャパシタＣ
１２と、ＮＴ１１，ＮＴ１２の基板とＶSS間に接続され
た抵抗器Ｒ１２とを設ける。
Description
【０００１】
【発明の属する技術分野】本発明は、低電圧で動作する
デバイスに採用されるＣＭＯＳ回路等の半導体集積回路
に関するものである。
デバイスに採用されるＣＭＯＳ回路等の半導体集積回路
に関するものである。
【０００２】
【従来の技術】近年、半導体デバイスは微細化され、こ
れに伴うＭＯＳトランジスタの微細化による信頼性を確
保するために、電源電圧の低電圧化が要求されている。
また、携帯機器への応用を含めて低消費電力化の要望が
強まっている。
れに伴うＭＯＳトランジスタの微細化による信頼性を確
保するために、電源電圧の低電圧化が要求されている。
また、携帯機器への応用を含めて低消費電力化の要望が
強まっている。
【０００３】電源電圧を低下させると消費電力は低くな
ることから、基本的には、低消費電力化を実現するに
は、電源電圧を低下させる方法が効果的である。
ることから、基本的には、低消費電力化を実現するに
は、電源電圧を低下させる方法が効果的である。
【０００４】
【発明が解決しようとする課題】ところが、単に電源電
圧を低下させるだけでは、トランジスタ等の動作速度が
低下するという不利益がある。この動作速度の低下を避
けるために、ＭＯＳトランジスタのしきい値電圧を下げ
る方法がある。しかしながら、単純にしきい値電圧を下
げると、いわゆるオフリーク電流が指数関数的に増加し
て、上述した低消費電流化を実現できない。
圧を低下させるだけでは、トランジスタ等の動作速度が
低下するという不利益がある。この動作速度の低下を避
けるために、ＭＯＳトランジスタのしきい値電圧を下げ
る方法がある。しかしながら、単純にしきい値電圧を下
げると、いわゆるオフリーク電流が指数関数的に増加し
て、上述した低消費電流化を実現できない。
【０００５】以上のように、低消費電力化を実現するた
めには、速度の低下とオフリーク電流の増加を抑制する
必要がある。
めには、速度の低下とオフリーク電流の増加を抑制する
必要がある。
【０００６】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、消費電力の増加なしに低電圧動
作が可能でしかも高速動作が可能な半導体集積回路を提
供することにある。
のであり、その目的は、消費電力の増加なしに低電圧動
作が可能でしかも高速動作が可能な半導体集積回路を提
供することにある。
【０００７】
【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体集積回路は、第１の電源と出力端子
との間に接続され、ゲートが入力端子に接続された第１
導電型電界効果トランジスタと、第２の電源と出力端子
との間に接続され、ゲートが入力端子に接続された第２
導電型電界効果トランジスタと、上記第２の電源と第２
導電型電界効果トランジスタとの接続ラインに設けら
れ、入力端子への信号入力レベルが上記第２導電型電界
効果トランジスタを導通状態に保持するレベルである場
合に導通状態に保持されるスイッチ回路と、上記第２導
電型電界効果トランジスタの基板と上記入力端子との間
に接続された容量素子と、上記第２導電型電界効果トラ
ンジスタの基板と上記第２の電源との間に接続された抵
抗素子とを有する。
め、本発明の半導体集積回路は、第１の電源と出力端子
との間に接続され、ゲートが入力端子に接続された第１
導電型電界効果トランジスタと、第２の電源と出力端子
との間に接続され、ゲートが入力端子に接続された第２
導電型電界効果トランジスタと、上記第２の電源と第２
導電型電界効果トランジスタとの接続ラインに設けら
れ、入力端子への信号入力レベルが上記第２導電型電界
効果トランジスタを導通状態に保持するレベルである場
合に導通状態に保持されるスイッチ回路と、上記第２導
電型電界効果トランジスタの基板と上記入力端子との間
に接続された容量素子と、上記第２導電型電界効果トラ
ンジスタの基板と上記第２の電源との間に接続された抵
抗素子とを有する。
【０００８】また、本発明では、上記スイッチ回路はゲ
ートが上記入力端子に接続された第２の第２導電型電界
効果トランジスタからなる。
ートが上記入力端子に接続された第２の第２導電型電界
効果トランジスタからなる。
【０００９】また、本発明では、上記第２の第２導電型
電界効果トランジスタの基板が上記容量素子の基板との
接続点に接続されている。
電界効果トランジスタの基板が上記容量素子の基板との
接続点に接続されている。
【００１０】また、本発明の半導体集積回路は、第１の
電源と出力端子との間に接続され、ゲートが入力端子に
接続された第１導電型電界効果トランジスタと、第２の
電源と出力端子との間に接続され、ゲートが入力端子に
接続された第２導電型電界効果トランジスタと、上記第
１の電源と第１導電型電界効果トランジスタとの接続ラ
インに設けられ、入力端子への信号入力レベルが上記第
１導電型電界効果トランジスタを導通状態に保持するレ
ベルである場合に導通状態に保持される第１のスイッチ
回路と、上記第１導電型電界効果トランジスタの基板と
上記入力端子との間に接続された第１の容量素子と、上
記第１導電型電界効果トランジスタの基板と上記第１の
電源との間に接続された第１の抵抗素子と、上記第２の
電源と第２導電型電界効果トランジスタとの接続ライン
に設けられ、入力端子への信号入力レベルが上記第２導
電型電界効果トランジスタを導通状態に保持するレベル
である場合に導通状態に保持される第２のスイッチ回路
と、上記第２導電型電界効果トランジスタの基板と上記
入力端子との間に接続された第２の容量素子と、上記第
２導電型電界効果トランジスタの基板と上記第２の電源
との間に接続された第２の抵抗素子とを有する。
電源と出力端子との間に接続され、ゲートが入力端子に
接続された第１導電型電界効果トランジスタと、第２の
電源と出力端子との間に接続され、ゲートが入力端子に
接続された第２導電型電界効果トランジスタと、上記第
１の電源と第１導電型電界効果トランジスタとの接続ラ
インに設けられ、入力端子への信号入力レベルが上記第
１導電型電界効果トランジスタを導通状態に保持するレ
ベルである場合に導通状態に保持される第１のスイッチ
回路と、上記第１導電型電界効果トランジスタの基板と
上記入力端子との間に接続された第１の容量素子と、上
記第１導電型電界効果トランジスタの基板と上記第１の
電源との間に接続された第１の抵抗素子と、上記第２の
電源と第２導電型電界効果トランジスタとの接続ライン
に設けられ、入力端子への信号入力レベルが上記第２導
電型電界効果トランジスタを導通状態に保持するレベル
である場合に導通状態に保持される第２のスイッチ回路
と、上記第２導電型電界効果トランジスタの基板と上記
入力端子との間に接続された第２の容量素子と、上記第
２導電型電界効果トランジスタの基板と上記第２の電源
との間に接続された第２の抵抗素子とを有する。
【００１１】また、本発明では、上記第１のスイッチ回
路はゲートが上記入力端子に接続された第２の第１導電
型電界効果トランジスタからなり、上記第２のスイッチ
回路はゲートが上記入力端子に接続された第２の第２導
電型電界効果トランジスタからなる。
路はゲートが上記入力端子に接続された第２の第１導電
型電界効果トランジスタからなり、上記第２のスイッチ
回路はゲートが上記入力端子に接続された第２の第２導
電型電界効果トランジスタからなる。
【００１２】また、本発明では、上記第２の第１導電型
電界効果トランジスタの基板が上記第１の容量素子と上
記第１の第１導電型電界効果トランジスタの基板との接
続点に接続され、上記第２の第２導電型電界効果トラン
ジスタの基板が上記第２の容量素子と上記第２の第２導
電型電界効果トランジスタの基板との接続点に接続され
ている。
電界効果トランジスタの基板が上記第１の容量素子と上
記第１の第１導電型電界効果トランジスタの基板との接
続点に接続され、上記第２の第２導電型電界効果トラン
ジスタの基板が上記第２の容量素子と上記第２の第２導
電型電界効果トランジスタの基板との接続点に接続され
ている。
【００１３】本発明の半導体集積回路によれば、たとえ
ば第１の導電型をｐ型、第２の導電型をｎ型とし、第１
の電源を電源電圧Ｖddを供給する電源、第２の電源を接
地電圧ＶSSを供給する電源として場合であって、たとえ
ばスイッチ回路がｎ型の電界効果トランジスタの場合に
は、以下のように動作する。すなわち、入力端子への入
力信号のレベルが接地電圧ＶSSレベルから上昇するとき
には、そのレベルが第１の第２導電型（ｎ型）電界効果
トランジスタのしきい値電圧になるまでは、容量素子の
容量結合により第１および第２のｎ型電界効果トランジ
スタの基板電位はＶSSレベルより上昇する。その結果、
いわゆる基板バイアスが浅くなり、第１のｎ型電界効果
トランジスタのしきい値電圧が下がる。
ば第１の導電型をｐ型、第２の導電型をｎ型とし、第１
の電源を電源電圧Ｖddを供給する電源、第２の電源を接
地電圧ＶSSを供給する電源として場合であって、たとえ
ばスイッチ回路がｎ型の電界効果トランジスタの場合に
は、以下のように動作する。すなわち、入力端子への入
力信号のレベルが接地電圧ＶSSレベルから上昇するとき
には、そのレベルが第１の第２導電型（ｎ型）電界効果
トランジスタのしきい値電圧になるまでは、容量素子の
容量結合により第１および第２のｎ型電界効果トランジ
スタの基板電位はＶSSレベルより上昇する。その結果、
いわゆる基板バイアスが浅くなり、第１のｎ型電界効果
トランジスタのしきい値電圧が下がる。
【００１４】ここで、入力信号のレベルが第１のｎ型電
界効果トランジスタのしきい値電圧を越えると第１のｎ
型電界効果が導通（オン）状態となり、出力端子が接地
レベルに引き込まれる。このとき、上述したように第１
のｎ型電界効果トランジスタのしきい値電圧は下がって
いることから、第１のｎ型電界効果トランジスタは通常
のしきい値電圧状態時より早めにオン状態に遷移する。
また、入力信号のレベルが第２のｎ型電界効果トランジ
スタのしきい値電圧を越えると第２のｎ型電界効果トラ
ンジスタがオン状態となり、第１および第２のｎ型電界
効果トランジスタの基板電位は接地電圧ＶSSレベルに下
降する。そして、やがて入力信号のレベルが電源電圧Ｖ
ddまで上昇し、第１のｎ型電界効果トランジスタはオン
状態に保持され、出力端子から接地電圧ＶSSレベルの信
号が出力される。
界効果トランジスタのしきい値電圧を越えると第１のｎ
型電界効果が導通（オン）状態となり、出力端子が接地
レベルに引き込まれる。このとき、上述したように第１
のｎ型電界効果トランジスタのしきい値電圧は下がって
いることから、第１のｎ型電界効果トランジスタは通常
のしきい値電圧状態時より早めにオン状態に遷移する。
また、入力信号のレベルが第２のｎ型電界効果トランジ
スタのしきい値電圧を越えると第２のｎ型電界効果トラ
ンジスタがオン状態となり、第１および第２のｎ型電界
効果トランジスタの基板電位は接地電圧ＶSSレベルに下
降する。そして、やがて入力信号のレベルが電源電圧Ｖ
ddまで上昇し、第１のｎ型電界効果トランジスタはオン
状態に保持され、出力端子から接地電圧ＶSSレベルの信
号が出力される。
【００１５】一方、入力端子への入力信号のレベルが電
源電圧Ｖddレベルから降下し、そのレベルが第２のｎ型
電界効果トランジスタのしきい値電圧より低くなると、
第２のｎ型電界効果トランジスタは非導通（オフ）状態
となる。そして、容量素子の容量結合により、第１およ
び第２のｎ型電界効果トランジスタの基板電位は、接地
電圧ＶSSレベルより低くなる。すなわちマイナスの電位
に保持される。その結果、基板バイアスが深くなり、第
１のｎ型電界効果トランジスタのしきい値電圧が上昇
し、第１のｎ型電界効果トランジスタは安定にオフ状態
に保持される。このため、オフリーク電流がほとんど流
れない。また、このオフ状態にあっては、容量素子の容
量値と抵抗素子の抵抗値に基づく時定数により、第１の
ｎ型電界効果トランジスタの基板電位は、マイナス電位
から接地電圧ＶSSレベルに向かって徐々に上昇する。こ
れにより、第１のｎ型電界効果トランジスタの基板バイ
アスが時間的に徐々に浅い方向に遷移される。すなわ
ち、第１のｎ型電界効果トランジスタがオン状態となる
直前の入力信号のレベルが接地電圧ＶSSレベルからしき
い値電圧に到達するまでの間に基板バイアスを浅くして
スタンバイ状態に設定される。したがって、回路が高速
に動作することになる。
源電圧Ｖddレベルから降下し、そのレベルが第２のｎ型
電界効果トランジスタのしきい値電圧より低くなると、
第２のｎ型電界効果トランジスタは非導通（オフ）状態
となる。そして、容量素子の容量結合により、第１およ
び第２のｎ型電界効果トランジスタの基板電位は、接地
電圧ＶSSレベルより低くなる。すなわちマイナスの電位
に保持される。その結果、基板バイアスが深くなり、第
１のｎ型電界効果トランジスタのしきい値電圧が上昇
し、第１のｎ型電界効果トランジスタは安定にオフ状態
に保持される。このため、オフリーク電流がほとんど流
れない。また、このオフ状態にあっては、容量素子の容
量値と抵抗素子の抵抗値に基づく時定数により、第１の
ｎ型電界効果トランジスタの基板電位は、マイナス電位
から接地電圧ＶSSレベルに向かって徐々に上昇する。こ
れにより、第１のｎ型電界効果トランジスタの基板バイ
アスが時間的に徐々に浅い方向に遷移される。すなわ
ち、第１のｎ型電界効果トランジスタがオン状態となる
直前の入力信号のレベルが接地電圧ＶSSレベルからしき
い値電圧に到達するまでの間に基板バイアスを浅くして
スタンバイ状態に設定される。したがって、回路が高速
に動作することになる。
【００１６】
【発明の実施の形態】図１は、本発明に係る半導体集積
回路の一実施形態を示す回路図である。すなわち、図１
の半導体集積回路１０は、第１の第１導電型（たとえば
ｐ型）電界効果トランジスタとしてのｐチャネル型ＭＯ
Ｓトランジスタ（ＰＭＯＳ）ＰＴ１１、第２の第１導電
型（ｐ型）電界効果トランジスタからなる第１のスイッ
チ回路としてのＰＭＯＳトランジスタＰＴ１２、第１の
第２導電型（たとえばｎ型）電界効果トランジスタとし
てのｎチャネル型ＭＯＳトランジスタ（ＮＭＯＳ）ＮＴ
１１、第２の第２導電型（ｎ型）電界効果トランジスタ
からなる第２のスイッチ回路としてのＮＭＯＳトランジ
スタＮＴ１２、第１の容量素子としてのキャパシタＣ１
１、第２の容量素子としてのキャパシタＣ１２、第１の
抵抗素子としての抵抗器Ｒ１１、および第２の抵抗素子
としての抵抗器Ｒ１２により構成されている。
回路の一実施形態を示す回路図である。すなわち、図１
の半導体集積回路１０は、第１の第１導電型（たとえば
ｐ型）電界効果トランジスタとしてのｐチャネル型ＭＯ
Ｓトランジスタ（ＰＭＯＳ）ＰＴ１１、第２の第１導電
型（ｐ型）電界効果トランジスタからなる第１のスイッ
チ回路としてのＰＭＯＳトランジスタＰＴ１２、第１の
第２導電型（たとえばｎ型）電界効果トランジスタとし
てのｎチャネル型ＭＯＳトランジスタ（ＮＭＯＳ）ＮＴ
１１、第２の第２導電型（ｎ型）電界効果トランジスタ
からなる第２のスイッチ回路としてのＮＭＯＳトランジ
スタＮＴ１２、第１の容量素子としてのキャパシタＣ１
１、第２の容量素子としてのキャパシタＣ１２、第１の
抵抗素子としての抵抗器Ｒ１１、および第２の抵抗素子
としての抵抗器Ｒ１２により構成されている。
【００１７】ＰＭＯＳトランジスタＰＴ１１のソースが
電源電圧Ｖddの供給ライン（第１の電源）に接続され、
ドレインが出力端子ＴOUT に接続され、ゲートが入力端
子ＴINに接続されている。ＮＭＯＳトランジスタＮＴ１
１のソースが接地電圧ＶSSの供給ライン（第２の電源）
に接続され、ドレインが出力端子ＴOUT に接続され、ゲ
ートが入力端子ＴINに接続されている。これらＰＭＯＳ
トランジスタＰＴ１１およびＮＭＯＳトランジスタＮＴ
１１によりＣＭＯＳインバータが構成されている。
電源電圧Ｖddの供給ライン（第１の電源）に接続され、
ドレインが出力端子ＴOUT に接続され、ゲートが入力端
子ＴINに接続されている。ＮＭＯＳトランジスタＮＴ１
１のソースが接地電圧ＶSSの供給ライン（第２の電源）
に接続され、ドレインが出力端子ＴOUT に接続され、ゲ
ートが入力端子ＴINに接続されている。これらＰＭＯＳ
トランジスタＰＴ１１およびＮＭＯＳトランジスタＮＴ
１１によりＣＭＯＳインバータが構成されている。
【００１８】ＰＭＯＳトランジスタＰＴ１２のソースが
電源電圧Ｖddの供給ラインに接続され、ドレインがその
基板およびＰＭＯＳトランジスタＰＴ１１の基板に接続
されている。キャパシタＣ１１の第１の電極がＰＭＯＳ
トランジスタＰＴ１１およびＰＴ１２のゲート、すなわ
ち入力端子ＴINに接続され、第２の電極がＰＭＯＳトラ
ンジスタＰＴ１１の基板とＰＭＯＳトランジスタＰＴ１
２のドレインおよび基板との接続点（ノード）ＮＤ１１
に接続されている。そして、ノードＮＤ１１と電源電圧
Ｖddの供給ラインとの間に、ＰＭＯＳトランジスタＰＴ
１２に並列して抵抗器Ｒ１１が接続されている。
電源電圧Ｖddの供給ラインに接続され、ドレインがその
基板およびＰＭＯＳトランジスタＰＴ１１の基板に接続
されている。キャパシタＣ１１の第１の電極がＰＭＯＳ
トランジスタＰＴ１１およびＰＴ１２のゲート、すなわ
ち入力端子ＴINに接続され、第２の電極がＰＭＯＳトラ
ンジスタＰＴ１１の基板とＰＭＯＳトランジスタＰＴ１
２のドレインおよび基板との接続点（ノード）ＮＤ１１
に接続されている。そして、ノードＮＤ１１と電源電圧
Ｖddの供給ラインとの間に、ＰＭＯＳトランジスタＰＴ
１２に並列して抵抗器Ｒ１１が接続されている。
【００１９】ＮＭＯＳトランジスタＮＴ１２のソースが
接地電圧ＶSSの供給ラインに接続され、ドレインがその
基板およびＮＭＯＳトランジスタＮＴ１１の基板に接続
されている。キャパシタＣ１２の第１の電極がＮＭＯＳ
トランジスタＮＴ１１およびＮＴ１２のゲート、すなわ
ち入力端子ＴINに接続され、第２の電極がＮＭＯＳトラ
ンジスタＮＴ１１の基板とＮＭＯＳトランジスタＮＴ１
２のドレインおよび基板との接続点（ノード）ＮＤ１２
に接続されている。そして、ノードＮＤ１２と接地電圧
ＶSSの供給ラインとの間に、ＮＭＯＳトランジスタＰＴ
１２に並列して抵抗器Ｒ１２が接続されている。
接地電圧ＶSSの供給ラインに接続され、ドレインがその
基板およびＮＭＯＳトランジスタＮＴ１１の基板に接続
されている。キャパシタＣ１２の第１の電極がＮＭＯＳ
トランジスタＮＴ１１およびＮＴ１２のゲート、すなわ
ち入力端子ＴINに接続され、第２の電極がＮＭＯＳトラ
ンジスタＮＴ１１の基板とＮＭＯＳトランジスタＮＴ１
２のドレインおよび基板との接続点（ノード）ＮＤ１２
に接続されている。そして、ノードＮＤ１２と接地電圧
ＶSSの供給ラインとの間に、ＮＭＯＳトランジスタＰＴ
１２に並列して抵抗器Ｒ１２が接続されている。
【００２０】次に、上記構成による動作を説明する。ま
ず、入力信号ＳINのレベルが接地電圧ＶSSレベルから電
源電圧Ｖddレベルに遷移する場合のＮＭＯＳトランジス
タＮＴ１１およびＮＴ１２の動作について説明する。
ず、入力信号ＳINのレベルが接地電圧ＶSSレベルから電
源電圧Ｖddレベルに遷移する場合のＮＭＯＳトランジス
タＮＴ１１およびＮＴ１２の動作について説明する。
【００２１】入力端子ＴINへの入力信号ＳINのレベルが
接地電圧ＶSSレベルから上昇するときには、そのレベル
がＮＭＯＳトランジスタＮＴ１２のしきい値電圧になる
までは、キャパシタＣ１２の容量結合によりＮＭＯＳト
ランジスタＮＴ１１およびＮＭＴ１２の基板電位はＶSS
レベルより上昇する。その結果、いわゆる基板バイアス
が浅くなり、ＮＭＯＳトランジスタＮＴ１１のしきい値
電圧が下がる。
接地電圧ＶSSレベルから上昇するときには、そのレベル
がＮＭＯＳトランジスタＮＴ１２のしきい値電圧になる
までは、キャパシタＣ１２の容量結合によりＮＭＯＳト
ランジスタＮＴ１１およびＮＭＴ１２の基板電位はＶSS
レベルより上昇する。その結果、いわゆる基板バイアス
が浅くなり、ＮＭＯＳトランジスタＮＴ１１のしきい値
電圧が下がる。
【００２２】ここで、入力信号ＳINのレベルがＮＭＯＳ
トランジスタＮＴ１１のしきい値電圧を越えるとＮＭＯ
ＳトランジスタＮＴ１１が導通（オン）状態となり、出
力端子ＴOUT が接地レベルに引き込まれる。このとき、
上述したようにＮＭＯＳトランジスタＮＴ１１のしきい
値電圧は下がっていることから、ＮＭＯＳトランジスタ
ＮＴ１１は通常のしきい値電圧状態時より早めにオン状
態に遷移する。また、入力信号ＳINのレベルがＮＭＯＳ
トランジスタＮＴ１２のしきい値電圧を越えるとＮＭＯ
ＳトランジスタＮＴ１２がオン状態となり、ＮＭＯＳト
ランジスタＮＴ１１およびＮＴ１２の基板電位は接地電
圧ＶSSレベルに下降する。そして、やがて入力信号ＳIN
のレベルが電源電圧Ｖddまで上昇し、ＮＭＯＳトランジ
スタＮＴ１１およびＮＴ１２はオン状態に保持され、出
力端子ＴOUT から接地電圧ＶSSレベルの信号ＳOUT が出
力される。
トランジスタＮＴ１１のしきい値電圧を越えるとＮＭＯ
ＳトランジスタＮＴ１１が導通（オン）状態となり、出
力端子ＴOUT が接地レベルに引き込まれる。このとき、
上述したようにＮＭＯＳトランジスタＮＴ１１のしきい
値電圧は下がっていることから、ＮＭＯＳトランジスタ
ＮＴ１１は通常のしきい値電圧状態時より早めにオン状
態に遷移する。また、入力信号ＳINのレベルがＮＭＯＳ
トランジスタＮＴ１２のしきい値電圧を越えるとＮＭＯ
ＳトランジスタＮＴ１２がオン状態となり、ＮＭＯＳト
ランジスタＮＴ１１およびＮＴ１２の基板電位は接地電
圧ＶSSレベルに下降する。そして、やがて入力信号ＳIN
のレベルが電源電圧Ｖddまで上昇し、ＮＭＯＳトランジ
スタＮＴ１１およびＮＴ１２はオン状態に保持され、出
力端子ＴOUT から接地電圧ＶSSレベルの信号ＳOUT が出
力される。
【００２３】次に、入力信号ＳINのレベルが電源電圧Ｖ
ddレベルから接地電圧ＶSSレベルに遷移する場合のＮＭ
ＯＳトランジスタＮＴ１１およびＮＴ１２の動作につい
て説明する。
ddレベルから接地電圧ＶSSレベルに遷移する場合のＮＭ
ＯＳトランジスタＮＴ１１およびＮＴ１２の動作につい
て説明する。
【００２４】入力端子ＴINへの入力信号ＳINのレベルが
電源電圧Ｖddレベルから降下し、そのレベルがＮＭＯＳ
トランジスタＮＴ１２のしきい値電圧より低くなると、
ＮＭＯＳトランジスタＮＴ１２は非導通（オフ）状態と
なる。そして、キャパシタＣ１２の容量結合により、Ｎ
ＭＯＳトランジスタＮＴ１１およびＮＴ１２の基板電位
は、接地電圧ＶSSレベルより低くなる。すなわちマイナ
スの電位に保持される。その結果、基板バイアスが深く
なり、ＮＭＯＳトランジスタＮＴ１１のしきい値電圧が
上昇し、ＮＭＯＳトランジスタＮＴ１１は安定にオフ状
態に保持されてる。このため、オフリーク電流がほとん
ど流れない。
電源電圧Ｖddレベルから降下し、そのレベルがＮＭＯＳ
トランジスタＮＴ１２のしきい値電圧より低くなると、
ＮＭＯＳトランジスタＮＴ１２は非導通（オフ）状態と
なる。そして、キャパシタＣ１２の容量結合により、Ｎ
ＭＯＳトランジスタＮＴ１１およびＮＴ１２の基板電位
は、接地電圧ＶSSレベルより低くなる。すなわちマイナ
スの電位に保持される。その結果、基板バイアスが深く
なり、ＮＭＯＳトランジスタＮＴ１１のしきい値電圧が
上昇し、ＮＭＯＳトランジスタＮＴ１１は安定にオフ状
態に保持されてる。このため、オフリーク電流がほとん
ど流れない。
【００２５】また、このオフ状態にあっては、キャパシ
タＣ１２の容量値と抵抗器Ｒ１２の抵抗値に基づく時定
数により、ＮＭＯＳトランジスタＮＴ１１の基板電位
は、マイナス電位から接地電圧ＶSSレベルに向かって徐
々に上昇する。これにより、ＮＭＯＳトランジスタＮＴ
１１の基板バイアスが時間的に徐々に浅い方向に遷移さ
れる。すなわち、ＮＭＯＳトランジスタＮＴ１１がオン
状態となる直前の入力信号ＳINのレベルが接地電圧ＶSS
レベルからしきい値電圧に到達するまでの間に基板バイ
アスを浅くしてスタンバイ状態に設定される。したがっ
て、回路が高速に動作することになる。
タＣ１２の容量値と抵抗器Ｒ１２の抵抗値に基づく時定
数により、ＮＭＯＳトランジスタＮＴ１１の基板電位
は、マイナス電位から接地電圧ＶSSレベルに向かって徐
々に上昇する。これにより、ＮＭＯＳトランジスタＮＴ
１１の基板バイアスが時間的に徐々に浅い方向に遷移さ
れる。すなわち、ＮＭＯＳトランジスタＮＴ１１がオン
状態となる直前の入力信号ＳINのレベルが接地電圧ＶSS
レベルからしきい値電圧に到達するまでの間に基板バイ
アスを浅くしてスタンバイ状態に設定される。したがっ
て、回路が高速に動作することになる。
【００２６】次に、入力信号ＳINのレベルが電源電圧Ｖ
ddレベルから接地電圧ＶSSレベルに遷移する場合のＰＭ
ＯＳトランジスタＰＴ１１およびＰＴ１２の動作につい
て説明する。
ddレベルから接地電圧ＶSSレベルに遷移する場合のＰＭ
ＯＳトランジスタＰＴ１１およびＰＴ１２の動作につい
て説明する。
【００２７】入力端子ＴINへの入力信号ＳINのレベルが
電源電圧Ｖddレベルから降下するときには、そのレベル
がＰＭＯＳトランジスタＮＴ１２のしきい値電圧になる
までは、キャパシタＣ１１の容量結合によりＰＭＯＳト
ランジスタＰＴ１１およびＰＭＴ１２の基板電位は電源
電圧Ｖddレベルより下降する。その結果、いわゆる基板
バイアスが浅くなり、ＮＭＯＳトランジスタＰＴ１１の
しきい値電圧が下がる。
電源電圧Ｖddレベルから降下するときには、そのレベル
がＰＭＯＳトランジスタＮＴ１２のしきい値電圧になる
までは、キャパシタＣ１１の容量結合によりＰＭＯＳト
ランジスタＰＴ１１およびＰＭＴ１２の基板電位は電源
電圧Ｖddレベルより下降する。その結果、いわゆる基板
バイアスが浅くなり、ＮＭＯＳトランジスタＰＴ１１の
しきい値電圧が下がる。
【００２８】ここで、入力信号ＳINのレベルがＰＭＯＳ
トランジスタＰＴ１１のしきい値電圧に達するとＰＭＯ
ＳトランジスタＰＴ１１がオン状態となり、出力端子Ｔ
OUTは電源電圧Ｖddレベルに向かって上昇する。このと
き、上述したようにＰＭＯＳトランジスタＰＴ１１のし
きい値電圧は下がっていることから、ＰＭＯＳトランジ
スタＮＴ１１は通常のしきい値電圧状態時より早めにオ
ン状態に遷移する。また、入力信号ＳINのレベルがＰＭ
ＯＳトランジスタＰＴ１２のしきい値電圧に達するとＰ
ＭＯＳトランジスタＰＴ１２がオン状態となり、ＰＭＯ
ＳトランジスタＰＴ１１およびＰＴ１２の基板電位は電
源電圧Ｖddレベルに上昇する。そして、やがて入力信号
ＳINのレベルが接地電圧ＶSSレベルまで降下し、ＰＭＯ
ＳトランジスタＰＴ１１はオン状態に保持され、出力端
子ＴOUT から電源電圧Ｖddレベルの信号ＳOUT が出力さ
れる。
トランジスタＰＴ１１のしきい値電圧に達するとＰＭＯ
ＳトランジスタＰＴ１１がオン状態となり、出力端子Ｔ
OUTは電源電圧Ｖddレベルに向かって上昇する。このと
き、上述したようにＰＭＯＳトランジスタＰＴ１１のし
きい値電圧は下がっていることから、ＰＭＯＳトランジ
スタＮＴ１１は通常のしきい値電圧状態時より早めにオ
ン状態に遷移する。また、入力信号ＳINのレベルがＰＭ
ＯＳトランジスタＰＴ１２のしきい値電圧に達するとＰ
ＭＯＳトランジスタＰＴ１２がオン状態となり、ＰＭＯ
ＳトランジスタＰＴ１１およびＰＴ１２の基板電位は電
源電圧Ｖddレベルに上昇する。そして、やがて入力信号
ＳINのレベルが接地電圧ＶSSレベルまで降下し、ＰＭＯ
ＳトランジスタＰＴ１１はオン状態に保持され、出力端
子ＴOUT から電源電圧Ｖddレベルの信号ＳOUT が出力さ
れる。
【００２９】次に、入力信号ＳINのレベルが接地電圧Ｖ
SSレベルから電源電圧Ｖddレベルに遷移する場合のＰＭ
ＯＳトランジスタＰＴ１１およびＰＴ１２の動作につい
て説明する。
SSレベルから電源電圧Ｖddレベルに遷移する場合のＰＭ
ＯＳトランジスタＰＴ１１およびＰＴ１２の動作につい
て説明する。
【００３０】入力端子ＴINへの入力信号ＳINのレベルが
接地電圧ＶSSレベルから上昇し、そのレベルがＰＭＯＳ
トランジスタＰＴ１２のしきい値電圧より高くなると、
ＰＭＯＳトランジスタＰＴ１２はオフ状態となる。そし
て、キャパシタＣ１１の容量結合により、ＰＭＯＳトラ
ンジスタＰＴ１１およびＰＴ１２の基板電位は、電源電
圧Ｖddレベルより高くなる。すなわちＶdd＋αの電位に
保持される。その結果、基板バイアスが深くなり、ＰＭ
ＯＳトランジスタＰＴ１１のしきい値電圧が上昇し、Ｐ
ＭＯＳトランジスタＰＴ１１は安定にオフ状態に保持さ
れてる。このため、オフリーク電流がほとんど流れな
い。
接地電圧ＶSSレベルから上昇し、そのレベルがＰＭＯＳ
トランジスタＰＴ１２のしきい値電圧より高くなると、
ＰＭＯＳトランジスタＰＴ１２はオフ状態となる。そし
て、キャパシタＣ１１の容量結合により、ＰＭＯＳトラ
ンジスタＰＴ１１およびＰＴ１２の基板電位は、電源電
圧Ｖddレベルより高くなる。すなわちＶdd＋αの電位に
保持される。その結果、基板バイアスが深くなり、ＰＭ
ＯＳトランジスタＰＴ１１のしきい値電圧が上昇し、Ｐ
ＭＯＳトランジスタＰＴ１１は安定にオフ状態に保持さ
れてる。このため、オフリーク電流がほとんど流れな
い。
【００３１】また、このオフ状態にあっては、キャパシ
タＣ１１の容量値と抵抗器Ｒ１１の抵抗値に基づく時定
数により、ＰＭＯＳトランジスタＰＴ１１の基板電位
は、（Ｖdd＋α）電位から電源電圧Ｖddレベルに向かっ
て徐々に降下する。これにより、ＰＭＯＳトランジスタ
ＰＴ１１の基板バイアスが時間的に徐々に浅い方向に遷
移される。すなわち、ＰＭＯＳトランジスタＰＴ１１が
オン状態となる直前の入力信号ＳINのレベルが電源電圧
Ｖddレベルからしきい値電圧に到達するまでの間に基板
バイアスを浅くしてスタンバイ状態に設定される。した
がって、回路が高速に動作することになる。
タＣ１１の容量値と抵抗器Ｒ１１の抵抗値に基づく時定
数により、ＰＭＯＳトランジスタＰＴ１１の基板電位
は、（Ｖdd＋α）電位から電源電圧Ｖddレベルに向かっ
て徐々に降下する。これにより、ＰＭＯＳトランジスタ
ＰＴ１１の基板バイアスが時間的に徐々に浅い方向に遷
移される。すなわち、ＰＭＯＳトランジスタＰＴ１１が
オン状態となる直前の入力信号ＳINのレベルが電源電圧
Ｖddレベルからしきい値電圧に到達するまでの間に基板
バイアスを浅くしてスタンバイ状態に設定される。した
がって、回路が高速に動作することになる。
【００３２】図２は、図１の回路について、各素子のパ
ラメータを図３に示すように設定し、電源電圧Ｖddを１
Ｖとしてシミュレーションを行ったときの動作波形を示
す図である。図２において、横軸が時間、縦軸が電圧を
それぞれ表している。また、図２において、Pch Bulkは
ＰＭＯＳトランジスタＰＴ１１，Ｐ１２の基板電位を、
Nch BulkはＮＭＯＳトランジスタＮＴ１１，Ｎ１２の基
板電位を示している。
ラメータを図３に示すように設定し、電源電圧Ｖddを１
Ｖとしてシミュレーションを行ったときの動作波形を示
す図である。図２において、横軸が時間、縦軸が電圧を
それぞれ表している。また、図２において、Pch Bulkは
ＰＭＯＳトランジスタＰＴ１１，Ｐ１２の基板電位を、
Nch BulkはＮＭＯＳトランジスタＮＴ１１，Ｎ１２の基
板電位を示している。
【００３３】図２からわかるように、本実施形態に係る
ＣＭＯＳインバータ回路は、電源電圧Ｖddが１Ｖと低電
圧であっても、応答性よく良好に動作する。
ＣＭＯＳインバータ回路は、電源電圧Ｖddが１Ｖと低電
圧であっても、応答性よく良好に動作する。
【００３４】以上説明したように、本実施形態によれ
ば、電源電圧Ｖddの供給ラインと出力端子ＴOUT との間
に接続され、ゲートが入力端子ＴINに接続されたＰＭＯ
ＳトランジスタＰＴ１１と、接地電圧ＶSSの供給ライン
と出力端子ＴOUT との間に接続され、ゲートが入力端子
ＴINに接続されたＮＭＯＳトランジスタＮＴ１１と、電
源電圧Ｖddの供給ラインとＰＭＯＳトランジスタＰＴ１
１の基板との間に接続され、ゲートが入力端子ＴINに接
続されたＰＭＯＳトランジスタＰＴ１２と、ＰＭＯＳト
ランジスタＰＴ１１，ＰＴ１２の基板と入力端子ＴINと
の間に接続されたキャパシタＣ１１と、ＰＭＯＳトラン
ジスタＰＴ１１，ＰＴ１２の基板と電源電圧Ｖddの供給
ラインとの間に接続された抵抗器Ｒ１１と、接地電圧Ｖ
SSの供給ラインとＮＭＯＳトランジスタＮＴ１１の基板
との間に接続され、ゲートが入力端子ＴINに接続された
ＮＭＯＳトランジスタＮＴ１２と、ＮＭＯＳトランジス
タＮＴ１１，ＮＴ１２の基板と入力端子ＴINとの間に接
続されたキャパシタＣ１２と、ＮＭＯＳトランジスタＮ
Ｔ１１，ＮＴ１２の基板と接地電圧ＶSSの供給ラインと
の間に接続された抵抗器Ｒ１２とを有することから、消
費電流の増加なしに低電圧動作が可能で、しかも高速動
作を実現できる利点がある。
ば、電源電圧Ｖddの供給ラインと出力端子ＴOUT との間
に接続され、ゲートが入力端子ＴINに接続されたＰＭＯ
ＳトランジスタＰＴ１１と、接地電圧ＶSSの供給ライン
と出力端子ＴOUT との間に接続され、ゲートが入力端子
ＴINに接続されたＮＭＯＳトランジスタＮＴ１１と、電
源電圧Ｖddの供給ラインとＰＭＯＳトランジスタＰＴ１
１の基板との間に接続され、ゲートが入力端子ＴINに接
続されたＰＭＯＳトランジスタＰＴ１２と、ＰＭＯＳト
ランジスタＰＴ１１，ＰＴ１２の基板と入力端子ＴINと
の間に接続されたキャパシタＣ１１と、ＰＭＯＳトラン
ジスタＰＴ１１，ＰＴ１２の基板と電源電圧Ｖddの供給
ラインとの間に接続された抵抗器Ｒ１１と、接地電圧Ｖ
SSの供給ラインとＮＭＯＳトランジスタＮＴ１１の基板
との間に接続され、ゲートが入力端子ＴINに接続された
ＮＭＯＳトランジスタＮＴ１２と、ＮＭＯＳトランジス
タＮＴ１１，ＮＴ１２の基板と入力端子ＴINとの間に接
続されたキャパシタＣ１２と、ＮＭＯＳトランジスタＮ
Ｔ１１，ＮＴ１２の基板と接地電圧ＶSSの供給ラインと
の間に接続された抵抗器Ｒ１２とを有することから、消
費電流の増加なしに低電圧動作が可能で、しかも高速動
作を実現できる利点がある。
【００３５】なお、本実施形態では、ＣＭＯＳインバー
タ回路のＰＭＯＳトランジスタＰＴ１１およびＮＭＯＳ
トランジスタＮＴ１１のいわゆる基板バイアス制御回路
を両トランジスタについてそれぞれ設けた構成を例に説
明したが、いずれか一方側に設ける構成も可能であるこ
とはいうまでもない。
タ回路のＰＭＯＳトランジスタＰＴ１１およびＮＭＯＳ
トランジスタＮＴ１１のいわゆる基板バイアス制御回路
を両トランジスタについてそれぞれ設けた構成を例に説
明したが、いずれか一方側に設ける構成も可能であるこ
とはいうまでもない。
【００３６】
【発明の効果】以上説明したように、本発明によれば、
消費電力の増加なしに低電圧動作が可能で、しかも高速
動作が可能な半導体集積回路を実現できる利点がある。
消費電力の増加なしに低電圧動作が可能で、しかも高速
動作が可能な半導体集積回路を実現できる利点がある。
【図１】本発明に係る半導体集積回路の一実施形態を示
す回路図である。
す回路図である。
【図２】図１の回路について各素子のパラメータを図３
に示すように設定し、電源電圧Ｖddを１Ｖとしてシミュ
レーションを行ったときの動作波形を示す図である。
に示すように設定し、電源電圧Ｖddを１Ｖとしてシミュ
レーションを行ったときの動作波形を示す図である。
【図３】シミュレーションを行ったときの図１の回路に
おける各素子のパラメータを示す図である。
おける各素子のパラメータを示す図である。
１０…半導体集積回路、ＰＴ１１…ＰＭＯＳトランジス
タ（第１の第１導電型電界効果トランジスタ、ＰＴ１２
…ＰＭＯＳトランジスタ（第２の第１導電型電界効果ト
ランジスタ、ＮＴ１１…ＮＭＯＳトランジスタ（第１の
第２導電型電界効果トランジスタ、ＮＴ１２…ＮＭＯＳ
トランジスタ（第２の第２導電型電界効果トランジス
タ、Ｃ１１…第１の容量素子としてのキャパシタ、Ｃ１
２…第２の容量素子としてのキャパシタ、Ｒ１１…第１
の抵抗素子としての抵抗器、Ｒ１２…第２の抵抗素子と
しての抵抗器、ＴIN…入力端子、ＴOUT …出力端子。
タ（第１の第１導電型電界効果トランジスタ、ＰＴ１２
…ＰＭＯＳトランジスタ（第２の第１導電型電界効果ト
ランジスタ、ＮＴ１１…ＮＭＯＳトランジスタ（第１の
第２導電型電界効果トランジスタ、ＮＴ１２…ＮＭＯＳ
トランジスタ（第２の第２導電型電界効果トランジス
タ、Ｃ１１…第１の容量素子としてのキャパシタ、Ｃ１
２…第２の容量素子としてのキャパシタ、Ｒ１１…第１
の抵抗素子としての抵抗器、Ｒ１２…第２の抵抗素子と
しての抵抗器、ＴIN…入力端子、ＴOUT …出力端子。
Claims (6)
- 【請求項１】 第１の電源と出力端子との間に接続さ
れ、ゲートが入力端子に接続された第１導電型電界効果
トランジスタと、 第２の電源と出力端子との間に接続され、ゲートが入力
端子に接続された第２導電型電界効果トランジスタと、 上記第２の電源と第２導電型電界効果トランジスタとの
接続ラインに設けられ、入力端子への信号入力レベルが
上記第２導電型電界効果トランジスタを導通状態に保持
するレベルである場合に導通状態に保持されるスイッチ
回路と、 上記第２導電型電界効果トランジスタの基板と上記入力
端子との間に接続された容量素子と、 上記第２導電型電界効果トランジスタの基板と上記第２
の電源との間に接続された抵抗素子とを有する半導体集
積回路。 - 【請求項２】 上記スイッチ回路はゲートが上記入力端
子に接続された第２の第２導電型電界効果トランジスタ
からなる請求項１記載の半導体集積回路。 - 【請求項３】 上記第２の第２導電型電界効果トランジ
スタの基板が上記容量素子の基板との接続点に接続され
ている請求項２記載の半導体集積回路。 - 【請求項４】 第１の電源と出力端子との間に接続さ
れ、ゲートが入力端子に接続された第１導電型電界効果
トランジスタと、 第２の電源と出力端子との間に接続され、ゲートが入力
端子に接続された第２導電型電界効果トランジスタと、 上記第１の電源と第１導電型電界効果トランジスタとの
接続ラインに設けられ、入力端子への信号入力レベルが
上記第１導電型電界効果トランジスタを導通状態に保持
するレベルである場合に導通状態に保持される第１のス
イッチ回路と、 上記第１導電型電界効果トランジスタの基板と上記入力
端子との間に接続された第１の容量素子と、 上記第１導電型電界効果トランジスタの基板と上記第１
の電源との間に接続さされた第１の抵抗素子と、 上記第２の電源と第２導電型電界効果トランジスタとの
接続ラインに設けられ、入力端子への信号入力レベルが
上記第２導電型電界効果トランジスタを導通状態に保持
するレベルである場合に導通状態に保持される第２のス
イッチ回路と、 上記第２導電型電界効果トランジスタの基板と上記入力
端子との間に接続された第２の容量素子と、 上記第２導電型電界効果トランジスタの基板と上記第２
の電源との間に接続された第２の抵抗素子とを有する半
導体集積回路。 - 【請求項５】 上記第１のスイッチ回路はゲートが上記
入力端子に接続された第２の第１導電型電界効果トラン
ジスタからなり、 上記第２のスイッチ回路はゲートが上記入力端子に接続
された第２の第２導電型電界効果トランジスタからなる
請求項４記載の半導体集積回路。 - 【請求項６】 上記第２の第１導電型電界効果トランジ
スタの基板が上記第１の容量素子と上記第１の第１導電
型電界効果トランジスタの基板との接続点に接続され、 上記第２の第２導電型電界効果トランジスタの基板が上
記第２の容量素子と上記第２の第２導電型電界効果トラ
ンジスタの基板との接続点に接続されている請求項５記
載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9219620A JPH1168548A (ja) | 1997-08-14 | 1997-08-14 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9219620A JPH1168548A (ja) | 1997-08-14 | 1997-08-14 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1168548A true JPH1168548A (ja) | 1999-03-09 |
Family
ID=16738388
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9219620A Pending JPH1168548A (ja) | 1997-08-14 | 1997-08-14 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1168548A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009049861A (ja) * | 2007-08-22 | 2009-03-05 | Seiko Epson Corp | 電気回路、電気回路の駆動方法、表示装置および電子機器。 |
| JP2009049859A (ja) * | 2007-08-22 | 2009-03-05 | Seiko Epson Corp | 電気回路、電気回路の駆動方法、表示装置および電子機器。 |
| WO2018016178A1 (ja) * | 2016-07-20 | 2018-01-25 | 三菱電機株式会社 | シフトレジスタ回路および表示パネル |
-
1997
- 1997-08-14 JP JP9219620A patent/JPH1168548A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009049861A (ja) * | 2007-08-22 | 2009-03-05 | Seiko Epson Corp | 電気回路、電気回路の駆動方法、表示装置および電子機器。 |
| JP2009049859A (ja) * | 2007-08-22 | 2009-03-05 | Seiko Epson Corp | 電気回路、電気回路の駆動方法、表示装置および電子機器。 |
| WO2018016178A1 (ja) * | 2016-07-20 | 2018-01-25 | 三菱電機株式会社 | シフトレジスタ回路および表示パネル |
| JP6312947B1 (ja) * | 2016-07-20 | 2018-04-18 | 三菱電機株式会社 | シフトレジスタ回路および表示パネル |
| US10810962B2 (en) | 2016-07-20 | 2020-10-20 | Mitsubishi Electric Corporation | Shift register circuit and display panel |
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