JPH0795046A - Ｃｍｏｓ型インバータ回路 - Google Patents
Ｃｍｏｓ型インバータ回路Info
- Publication number
- JPH0795046A JPH0795046A JP5233488A JP23348893A JPH0795046A JP H0795046 A JPH0795046 A JP H0795046A JP 5233488 A JP5233488 A JP 5233488A JP 23348893 A JP23348893 A JP 23348893A JP H0795046 A JPH0795046 A JP H0795046A
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- JP
- Japan
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- voltage
- mos transistor
- source
- substrate
- inverter circuit
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Abstract
(57)【要約】
【目的】 低電圧デバイスへの応用に適したインバータ
回路を提供する。 【構成】 ゲートが入力端子ＩＮに接続されソースが接
地電圧Ｖｓｓに接続されたＮチャンネル型ＭＯＳトラン
ジスタＱ３と、ゲートが出力端子ＯＵＴに接続されソー
スが負の電圧源Ｖｓに接続されたＮチャンネル型ＭＯＳ
トランジスタＱ４とから構成され、該ＭＯＳトランジス
タＱ３およびＱ４の共通接続点Ｎを前記ＭＯＳトランジ
スタＱ２の基板に接続してなる電圧制御回路（１）を設
け、入力電圧ＩＮに印加される入力電圧ＶＩＮが低下し
たときに、電圧制御回路（１）によって、ＭＯＳトラン
ジスタＱ２の基板に対し、負の基板電圧を供給する。こ
れにより、ＭＯＳトランジスタＱ２のしきい値電圧が上
昇し、ソースドレイン間リーク電流を減少できる。
回路を提供する。 【構成】 ゲートが入力端子ＩＮに接続されソースが接
地電圧Ｖｓｓに接続されたＮチャンネル型ＭＯＳトラン
ジスタＱ３と、ゲートが出力端子ＯＵＴに接続されソー
スが負の電圧源Ｖｓに接続されたＮチャンネル型ＭＯＳ
トランジスタＱ４とから構成され、該ＭＯＳトランジス
タＱ３およびＱ４の共通接続点Ｎを前記ＭＯＳトランジ
スタＱ２の基板に接続してなる電圧制御回路（１）を設
け、入力電圧ＩＮに印加される入力電圧ＶＩＮが低下し
たときに、電圧制御回路（１）によって、ＭＯＳトラン
ジスタＱ２の基板に対し、負の基板電圧を供給する。こ
れにより、ＭＯＳトランジスタＱ２のしきい値電圧が上
昇し、ソースドレイン間リーク電流を減少できる。
Description
【０００１】
【産業上の利用分野】本発明は、ＣＭＯＳ型インバータ
回路に関し、特に低電圧デバイスへの応用に適したＣＭ
ＯＳ型インバータ回路に関するものである。
回路に関し、特に低電圧デバイスへの応用に適したＣＭ
ＯＳ型インバータ回路に関するものである。
【０００２】
【従来の技術】近年のメガビット級の大容量ＤＲＡＭで
は、１個の乾電池動作を可能とするととともに、ＭＯＳ
トランジスタの微細化および信頼性確保の観点から、電
源電圧を１．５Ｖ前後に低減することが検討されてい
る。かかる低電圧デバイスでは、スケーリング則に従っ
てＭＯＳトランジスタのしきい値電圧（以下、Ｖｔとい
う。）が低く設定されるため、ＭＯＳトランジスタの弱
反転領域でのソースドレイン間リーク電流を低減するこ
とが技術的課題となる。
は、１個の乾電池動作を可能とするととともに、ＭＯＳ
トランジスタの微細化および信頼性確保の観点から、電
源電圧を１．５Ｖ前後に低減することが検討されてい
る。かかる低電圧デバイスでは、スケーリング則に従っ
てＭＯＳトランジスタのしきい値電圧（以下、Ｖｔとい
う。）が低く設定されるため、ＭＯＳトランジスタの弱
反転領域でのソースドレイン間リーク電流を低減するこ
とが技術的課題となる。
【０００３】図４に、低電圧デバイスに適用されるタイ
プのＣＭＯＳ型インバータ回路の例を示す。このＣＭＯ
Ｓ型インバータ回路では、Ｎチャンネル型ＭＯＳトラン
ジスタＱ２と接地電圧Ｖｓｓの間にスイッチＳと抵抗Ｒ
ｓとが並列に挿入されており、Ｎチャンネル型ＭＯＳト
ランジスタＱ２の基板は接地電圧Ｖｓｓに接続されてい
る。
プのＣＭＯＳ型インバータ回路の例を示す。このＣＭＯ
Ｓ型インバータ回路では、Ｎチャンネル型ＭＯＳトラン
ジスタＱ２と接地電圧Ｖｓｓの間にスイッチＳと抵抗Ｒ
ｓとが並列に挿入されており、Ｎチャンネル型ＭＯＳト
ランジスタＱ２の基板は接地電圧Ｖｓｓに接続されてい
る。
【０００４】そして、このような構成を採用することに
より、スタンバイ時（Ｎチャンネル型ＭＯＳトランジス
タＱ２はオフ状態）に、スイッチＳを開放すると、ソー
スドレイン間リーク電流ＩLによって、Ｎチャンネル型
ＭＯＳトランジスタＱ２のソース電圧ＶSLが上昇する
（ＶSL＝ＩL・Ｒｓ）。すると、基板バイアス効果によ
りＶｔが上昇し、ソースドレイン間リーク電流ＩLを低
減することができる。一方、動作時にはスイッチＳを閉
じ、スイッチＳを介してソース電圧ＶSをＶｓｓにバイ
アスすることにより、抵抗Ｒｓの影響を除去し高速化を
図っている。
より、スタンバイ時（Ｎチャンネル型ＭＯＳトランジス
タＱ２はオフ状態）に、スイッチＳを開放すると、ソー
スドレイン間リーク電流ＩLによって、Ｎチャンネル型
ＭＯＳトランジスタＱ２のソース電圧ＶSLが上昇する
（ＶSL＝ＩL・Ｒｓ）。すると、基板バイアス効果によ
りＶｔが上昇し、ソースドレイン間リーク電流ＩLを低
減することができる。一方、動作時にはスイッチＳを閉
じ、スイッチＳを介してソース電圧ＶSをＶｓｓにバイ
アスすることにより、抵抗Ｒｓの影響を除去し高速化を
図っている。
【０００５】なお、斯上した技術は、１９９３年ＶＬＳ
Ｉ回路シンポジウム技術論文ダイジェスト（1993 SYMPO
SIUM ON VLSI CIRCUITS／DIGEST OF TECHNICAL PAPERS)
の第４７頁〜第４８頁に記載されているものである。
Ｉ回路シンポジウム技術論文ダイジェスト（1993 SYMPO
SIUM ON VLSI CIRCUITS／DIGEST OF TECHNICAL PAPERS)
の第４７頁〜第４８頁に記載されているものである。
【０００６】
【発明が解決しようとする課題】しかしながら、図４に
示すＣＭＯＳ型インバータ回路では、スタンバイ状態を
検出しスイッチＳの開閉を制御するクロックを必要とす
るため、回路構成が複雑である問題点がある。また、当
該ＣＭＯＳ型インバータ回路では、スタンバイ時に抵抗
Ｒｓを介してＮチャンネル型ＭＯＳトランジスタＱ２に
基板電圧を印加しているが、基板電圧（ＶSL＝ＩL・Ｒ
ｓ）を大きくしようとすると、リーク電流ＩLが増加
し、逆にリーク電流ＩLを抑えようとすると、基板電圧
がかからないという矛盾があり、このため十分リーク電
流ＩLを低減できない問題点がある。さらに、動作時に
はスイッチＳを閉じるのであるが、このときスイッチＳ
の抵抗（ＭＯＳトランジスタのオン抵抗）がＮチャンネ
ル型ＭＯＳトランジスタＱ２のソース抵抗に付加され、
回路の動作速度が低下するという問題点もある。
示すＣＭＯＳ型インバータ回路では、スタンバイ状態を
検出しスイッチＳの開閉を制御するクロックを必要とす
るため、回路構成が複雑である問題点がある。また、当
該ＣＭＯＳ型インバータ回路では、スタンバイ時に抵抗
Ｒｓを介してＮチャンネル型ＭＯＳトランジスタＱ２に
基板電圧を印加しているが、基板電圧（ＶSL＝ＩL・Ｒ
ｓ）を大きくしようとすると、リーク電流ＩLが増加
し、逆にリーク電流ＩLを抑えようとすると、基板電圧
がかからないという矛盾があり、このため十分リーク電
流ＩLを低減できない問題点がある。さらに、動作時に
はスイッチＳを閉じるのであるが、このときスイッチＳ
の抵抗（ＭＯＳトランジスタのオン抵抗）がＮチャンネ
ル型ＭＯＳトランジスタＱ２のソース抵抗に付加され、
回路の動作速度が低下するという問題点もある。
【０００７】
【課題を解決するための手段】本発明は、斯上した従来
の問題点に鑑みてなされたものであり、図１に示すよう
に、ＣＭＯＳ型インバータ回路を構成するＮチャンネル
型ＭＯＳトランジスタＱ２の基板（バックゲート）に、
破線内に示すような２つのＮチャンネル型ＭＯＳトラン
ジスタＱ３およびＱ４から構成される電圧制御回路
（１）を設け、かかる電圧制御回路（１）によって、入
力端子ＩＮに印加される入力電圧が低下し、Ｎチャンネ
ル型ＭＯＳトランジスタＱ２がオフするように変化した
ときに、かかる基板に対して負の基板電圧ＶSUBを印加
し、しきい値電圧ＶｔNを上昇させるものである。
の問題点に鑑みてなされたものであり、図１に示すよう
に、ＣＭＯＳ型インバータ回路を構成するＮチャンネル
型ＭＯＳトランジスタＱ２の基板（バックゲート）に、
破線内に示すような２つのＮチャンネル型ＭＯＳトラン
ジスタＱ３およびＱ４から構成される電圧制御回路
（１）を設け、かかる電圧制御回路（１）によって、入
力端子ＩＮに印加される入力電圧が低下し、Ｎチャンネ
ル型ＭＯＳトランジスタＱ２がオフするように変化した
ときに、かかる基板に対して負の基板電圧ＶSUBを印加
し、しきい値電圧ＶｔNを上昇させるものである。
【０００８】
【作用】本発明によれば、電圧制御回路（１）によって
ＣＭＯＳ型インバータ回路の入力電圧の状態を検出し、
これに基づいてＮチャンネル型ＭＯＳトランジスタＱ２
に基板電圧を供給するという構成を採用しているので、
従来のようにスタンバイ状態を検出するクロックを必要
としない。
ＣＭＯＳ型インバータ回路の入力電圧の状態を検出し、
これに基づいてＮチャンネル型ＭＯＳトランジスタＱ２
に基板電圧を供給するという構成を採用しているので、
従来のようにスタンバイ状態を検出するクロックを必要
としない。
【０００９】また、従来のようにソースに抵抗Ｒｓを挿
入するという構成をとらず、直接Ｎチャンネル型ＭＯＳ
トランジスタＱ２に基板電圧SUB2を供給するという構成
を採用しているので、しきい値電圧ＶｔNを上昇させ、
リーク電流を低減するという目的を確実に達成できる。
さらに、従来のように、Ｎチャンネル型ＭＯＳトランジ
スタＱ２のソースにスイッチＳの抵抗が付加されること
がないので、ＣＭＯＳ型インバータ回路の動作を高速化
できる利点もある。
入するという構成をとらず、直接Ｎチャンネル型ＭＯＳ
トランジスタＱ２に基板電圧SUB2を供給するという構成
を採用しているので、しきい値電圧ＶｔNを上昇させ、
リーク電流を低減するという目的を確実に達成できる。
さらに、従来のように、Ｎチャンネル型ＭＯＳトランジ
スタＱ２のソースにスイッチＳの抵抗が付加されること
がないので、ＣＭＯＳ型インバータ回路の動作を高速化
できる利点もある。
【００１０】
【実施例】次に、本発明の一実施例を図１乃至図３に基
づいて説明する。本実施例にかかるＣＭＯＳ型インバー
タ回路の構成は、図１に示すように、Ｐチャンネル型Ｍ
ＯＳトランジスタＱ１およびＮチャンネル型ＭＯＳトラ
ンジスタＱ２で構成されるＣＭＯＳ型インバータに対
し、破線で囲まれた部分の電圧制御回路（１）を設けた
ものである。そして、その電圧制御回路（１）は、２つ
のＮチャンネル型ＭＯＳトランジスタＱ３およびＱ４に
よって構成され、ＭＯＳトランジスタＱ３のゲートは入
力端子ＩＮに接続され、ソースは接地電圧Ｖｓｓに接続
され、ＭＯＳトランジスタＱ４のゲートは出力端子ＯＵ
Ｔに接続され、ソースは負の電圧源Ｖｓに接続されてい
る。さらに、ＭＯＳトランジスタＱ３およびＱ４の共通
接続点Ｎが、Ｎチャンネル型ＭＯＳトランジスタＱ２の
基板に接続されている。
づいて説明する。本実施例にかかるＣＭＯＳ型インバー
タ回路の構成は、図１に示すように、Ｐチャンネル型Ｍ
ＯＳトランジスタＱ１およびＮチャンネル型ＭＯＳトラ
ンジスタＱ２で構成されるＣＭＯＳ型インバータに対
し、破線で囲まれた部分の電圧制御回路（１）を設けた
ものである。そして、その電圧制御回路（１）は、２つ
のＮチャンネル型ＭＯＳトランジスタＱ３およびＱ４に
よって構成され、ＭＯＳトランジスタＱ３のゲートは入
力端子ＩＮに接続され、ソースは接地電圧Ｖｓｓに接続
され、ＭＯＳトランジスタＱ４のゲートは出力端子ＯＵ
Ｔに接続され、ソースは負の電圧源Ｖｓに接続されてい
る。さらに、ＭＯＳトランジスタＱ３およびＱ４の共通
接続点Ｎが、Ｎチャンネル型ＭＯＳトランジスタＱ２の
基板に接続されている。
【００１１】なお、上記のＣＭＯＳ型インバータ回路を
製造するには、Ｎ型Ｓｉ基板を使用したＣＭＯＳ製造プ
ロセスを適用できる。この場合は、Ｎチャンネル型ＭＯ
ＳトランジスタＱ２の基板は、Ｐウエルで形成される。
Ｎ型Ｓｉ基板上に複数のインバ−タ回路を形成する場合
には、相互に絶縁する必要があるため、インバ−タ回路
ごとに別個のＰウエルを形成する。
製造するには、Ｎ型Ｓｉ基板を使用したＣＭＯＳ製造プ
ロセスを適用できる。この場合は、Ｎチャンネル型ＭＯ
ＳトランジスタＱ２の基板は、Ｐウエルで形成される。
Ｎ型Ｓｉ基板上に複数のインバ−タ回路を形成する場合
には、相互に絶縁する必要があるため、インバ−タ回路
ごとに別個のＰウエルを形成する。
【００１２】次に、図１に示すＣＭＯＳ型インバータ回
路の動作を図２および図３に基づいて説明する。ここ
に、電源電圧Ｖｃｃは１．５Ｖ、電圧源Ｖｓは−１．０
Ｖ、また各ＭＯＳトランジスタのしきい値電圧Ｖｔは、
以下のような値であると仮定して説明するが、勿論これ
は本発明の範囲を限定するものではない。なお、Ｖｂｓ
は、ソース基板間電圧を表している。 Ｑ１： −０．６Ｖ（Ｖｂｓ＝０Ｖ） Ｑ２： ＋０．１Ｖ（Ｖｂｓ＝０Ｖ），＋０．５Ｖ（Ｖ
ｂｓ＝−１Ｖ） Ｑ３： ＋１．５Ｖ（Ｖｂｓ＝０Ｖ） Ｑ４： ＋２．０Ｖ（Ｖｂｓ＝０Ｖ） 今、入力電圧ＶＩＮが１．５Ｖのとき、出力電圧ＶＯＵ
Ｔは０Ｖであるので、これを受けてＭＯＳトランジスタ
Ｑ３はオン状態、ＭＯＳトランジスタＱ４はオフ状態と
なる。従ってＭＯＳトランジスタＱ２には基板電圧ＶSU
Bとして０Ｖが供給され、ＭＯＳトランジスタＱ２のＶ
ｔは０．１Ｖという低い値をとっている。なお、ＭＯＳ
トランジスタＱ３の基板は、共通接続点Ｎに接続されて
いるので、仮に、該基板電圧が０Ｖ以上に上昇した場合
でも、ＰＮ接合の順方向電流が流れ、該基板電圧は０Ｖ
に抑えられる。
路の動作を図２および図３に基づいて説明する。ここ
に、電源電圧Ｖｃｃは１．５Ｖ、電圧源Ｖｓは−１．０
Ｖ、また各ＭＯＳトランジスタのしきい値電圧Ｖｔは、
以下のような値であると仮定して説明するが、勿論これ
は本発明の範囲を限定するものではない。なお、Ｖｂｓ
は、ソース基板間電圧を表している。 Ｑ１： −０．６Ｖ（Ｖｂｓ＝０Ｖ） Ｑ２： ＋０．１Ｖ（Ｖｂｓ＝０Ｖ），＋０．５Ｖ（Ｖ
ｂｓ＝−１Ｖ） Ｑ３： ＋１．５Ｖ（Ｖｂｓ＝０Ｖ） Ｑ４： ＋２．０Ｖ（Ｖｂｓ＝０Ｖ） 今、入力電圧ＶＩＮが１．５Ｖのとき、出力電圧ＶＯＵ
Ｔは０Ｖであるので、これを受けてＭＯＳトランジスタ
Ｑ３はオン状態、ＭＯＳトランジスタＱ４はオフ状態と
なる。従ってＭＯＳトランジスタＱ２には基板電圧ＶSU
Bとして０Ｖが供給され、ＭＯＳトランジスタＱ２のＶ
ｔは０．１Ｖという低い値をとっている。なお、ＭＯＳ
トランジスタＱ３の基板は、共通接続点Ｎに接続されて
いるので、仮に、該基板電圧が０Ｖ以上に上昇した場合
でも、ＰＮ接合の順方向電流が流れ、該基板電圧は０Ｖ
に抑えられる。
【００１３】次に、入力電圧ＶＩＮが低下していくと
（すなわち、ＭＯＳトランジスタＱ２がオフするように
変化すると）、これを受けてＭＯＳトランジスタＱ３の
ゲート電圧は下がり、ＭＯＳトランジスタＱ４のゲート
電圧は上がるので、基板電圧ＶSUBは負の方向ヘ除々に
下がっていき、これによりＶｔは０．１Ｖから高くなる
方向へ変化する。そして、入力電圧ＶＩＮが０Ｖになる
と、ＭＯＳトランジスタＱ３はオフ状態、ＭＯＳトラン
ジスタＱ４はオン状態となるので、基板電圧ＶSUBとし
ては、ＭＯＳトランジスタＱ４を介してＶｓ、すなわち
−１．０Ｖが供給され、Ｖｔは０．５Ｖという高い値に
変化する。これにより、スタンバイ時におけるＭＯＳト
ランジスタＱ２の弱反転領域でのソースドレイン間リー
ク電流が低減される。
（すなわち、ＭＯＳトランジスタＱ２がオフするように
変化すると）、これを受けてＭＯＳトランジスタＱ３の
ゲート電圧は下がり、ＭＯＳトランジスタＱ４のゲート
電圧は上がるので、基板電圧ＶSUBは負の方向ヘ除々に
下がっていき、これによりＶｔは０．１Ｖから高くなる
方向へ変化する。そして、入力電圧ＶＩＮが０Ｖになる
と、ＭＯＳトランジスタＱ３はオフ状態、ＭＯＳトラン
ジスタＱ４はオン状態となるので、基板電圧ＶSUBとし
ては、ＭＯＳトランジスタＱ４を介してＶｓ、すなわち
−１．０Ｖが供給され、Ｖｔは０．５Ｖという高い値に
変化する。これにより、スタンバイ時におけるＭＯＳト
ランジスタＱ２の弱反転領域でのソースドレイン間リー
ク電流が低減される。
【００１４】このように、本発明によれば、ＣＭＯＳ型
インバータの入力状態に応じて、電圧制御回路（１）に
より、直接ＭＯＳトランジスタＱ２に基板電圧ＶSUBを
供給するという構成を採用しているので、従来のように
スタンバイ状態を検出するクロックを必要とせず、かつ
確実にリーク電流を低減できる。また、図１から明らか
なように、入力電圧ＶＩＮの変化と同じ方向に基板電圧
ＶSUBが変化するので、ＭＯＳトランジスタＱ２のゲー
ト容量の充放電電流が減少する利点もある。
インバータの入力状態に応じて、電圧制御回路（１）に
より、直接ＭＯＳトランジスタＱ２に基板電圧ＶSUBを
供給するという構成を採用しているので、従来のように
スタンバイ状態を検出するクロックを必要とせず、かつ
確実にリーク電流を低減できる。また、図１から明らか
なように、入力電圧ＶＩＮの変化と同じ方向に基板電圧
ＶSUBが変化するので、ＭＯＳトランジスタＱ２のゲー
ト容量の充放電電流が減少する利点もある。
【００１５】図３に、Ｎチャンネル型ＭＯＳトランジス
タＱ２のlog Ｉds 対Ｖｇｓ特性を示す。ここで、Ｖｇ
ｓは、ゲートドレイン間電圧であり、入力電圧ＶＩＮと
等価である。この図からも明らかなように、本発明によ
るlog Ｉds 対Ｖｇｓ特性曲線（実線で示す。）は、Ｖ
ｇｓ（ＶＩＮ）が低い側で、Ｖｂｓ＝−１Ｖの場合の曲
線に漸近している。一方、Ｖｇｓ（ＶＩＮ）が高い側で
は、Ｖｂｓ＝０Ｖの曲線に漸近している。従って、本発
明によれば、弱反転領域でのソースドレイン間リーク電
流が低減されるとともに、強反転領域での電流駆動能力
が向上することがわかる。
タＱ２のlog Ｉds 対Ｖｇｓ特性を示す。ここで、Ｖｇ
ｓは、ゲートドレイン間電圧であり、入力電圧ＶＩＮと
等価である。この図からも明らかなように、本発明によ
るlog Ｉds 対Ｖｇｓ特性曲線（実線で示す。）は、Ｖ
ｇｓ（ＶＩＮ）が低い側で、Ｖｂｓ＝−１Ｖの場合の曲
線に漸近している。一方、Ｖｇｓ（ＶＩＮ）が高い側で
は、Ｖｂｓ＝０Ｖの曲線に漸近している。従って、本発
明によれば、弱反転領域でのソースドレイン間リーク電
流が低減されるとともに、強反転領域での電流駆動能力
が向上することがわかる。
【００１６】
【発明の効果】以上説明したように、本発明によれば、
電圧制御回路（１）によってＣＭＯＳ型インバータ回路
の入力電圧の状態を検出し、これに基づいてＮチャンネ
ル型ＭＯＳトランジスタＱ２に基板電圧を供給するとい
う構成を採用しているので、従来のようにスタンバイ状
態を検出するクロックを必要とせず、回路構成が簡便で
ある利点がある。
電圧制御回路（１）によってＣＭＯＳ型インバータ回路
の入力電圧の状態を検出し、これに基づいてＮチャンネ
ル型ＭＯＳトランジスタＱ２に基板電圧を供給するとい
う構成を採用しているので、従来のようにスタンバイ状
態を検出するクロックを必要とせず、回路構成が簡便で
ある利点がある。
【００１７】また、従来のようにソースに抵抗Ｒｓを挿
入するという構成をとらず、直接Ｎチャンネル型ＭＯＳ
トランジスタＱ２に基板電圧SUB2を供給するという構成
を採用しているので、しきい値電圧ＶｔNを上昇させ、
リーク電流を低減するという所期の目的を確実に達成で
きる。さらに、従来のように、Ｎチャンネル型ＭＯＳト
ランジスタＱ２のソースにスイッチＳの抵抗が付加され
ることがないので、ＣＭＯＳ型インバータ回路の動作を
高速化できる利点もある。
入するという構成をとらず、直接Ｎチャンネル型ＭＯＳ
トランジスタＱ２に基板電圧SUB2を供給するという構成
を採用しているので、しきい値電圧ＶｔNを上昇させ、
リーク電流を低減するという所期の目的を確実に達成で
きる。さらに、従来のように、Ｎチャンネル型ＭＯＳト
ランジスタＱ２のソースにスイッチＳの抵抗が付加され
ることがないので、ＣＭＯＳ型インバータ回路の動作を
高速化できる利点もある。
【図１】本発明のＣＭＯＳ型インバータ回路を示す回路
図である。
図である。
【図２】本発明のＣＭＯＳ型インバータ回路の特性を示
す図である。
す図である。
【図３】本発明のＣＭＯＳ型インバータ回路のＭＯＳト
ランジスタＱ２の特性を示す図である。
ランジスタＱ２の特性を示す図である。
【図４】従来のＣＭＯＳ型インバータ回路を示す回路図
である。
である。
１ 電圧制御手段 Ｑ１ Ｐチャンネル型ＭＯＳトランジスタ Ｑ２，Ｑ３，Ｑ４ Ｎチャンネル型ＭＯＳトランジス
タ ＩＮ 入力端子 ＯＵＴ 出力端子
タ ＩＮ 入力端子 ＯＵＴ 出力端子
Claims (1)
- 【請求項１】 入力端子ＩＮおよび出力端子ＯＵＴとを
有し、電源電圧Ｖｃｃと接地電圧Ｖｓｓの間にＰチャン
ネル型ＭＯＳトランジスタＱ１とＮチャンネル型ＭＯＳ
トランジスタＱ２とをこの順に接続してなるＣＭＯＳ型
インバータ回路において、 ゲートが入力端子ＩＮに接続されソースが接地電圧Ｖｓ
ｓに接続されたＮチャンネル型ＭＯＳトランジスタＱ３
と、ゲートが出力端子ＯＵＴに接続されソースが負の電
圧源Ｖｓに接続されたＮチャンネル型ＭＯＳトランジス
タＱ４とから構成され、該ＭＯＳトランジスタＱ３およ
びＱ４の共通接続点Ｎを前記ＭＯＳトランジスタＱ２の
基板に接続してなる電圧制御回路（１）を設け、 前記入力端子ＩＮに印加される入力電圧ＶＩＮが低下し
たときに、前記電圧制御回路（１）によって、前記ＭＯ
ＳトランジスタＱ２の基板に対し、負の基板電圧を供給
することを特徴とするＣＭＯＳ型インバータ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5233488A JPH0795046A (ja) | 1993-09-20 | 1993-09-20 | Ｃｍｏｓ型インバータ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5233488A JPH0795046A (ja) | 1993-09-20 | 1993-09-20 | Ｃｍｏｓ型インバータ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0795046A true JPH0795046A (ja) | 1995-04-07 |
Family
ID=16955801
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5233488A Pending JPH0795046A (ja) | 1993-09-20 | 1993-09-20 | Ｃｍｏｓ型インバータ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0795046A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5912768A (en) * | 1996-12-31 | 1999-06-15 | Cognex Corporation | Depth-from-defocus optical apparatus with invariance to surface reflectance properties |
| US6025905A (en) * | 1996-12-31 | 2000-02-15 | Cognex Corporation | System for obtaining a uniform illumination reflectance image during periodic structured illumination |
| US6148120A (en) * | 1997-10-30 | 2000-11-14 | Cognex Corporation | Warping of focal images to correct correspondence error |
| JP2012114820A (ja) * | 2010-11-26 | 2012-06-14 | Asahi Kasei Electronics Co Ltd | 抵抗分圧型ｄ／ａコンバータ |
-
1993
- 1993-09-20 JP JP5233488A patent/JPH0795046A/ja active Pending
Cited By (4)
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| US5912768A (en) * | 1996-12-31 | 1999-06-15 | Cognex Corporation | Depth-from-defocus optical apparatus with invariance to surface reflectance properties |
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| US6148120A (en) * | 1997-10-30 | 2000-11-14 | Cognex Corporation | Warping of focal images to correct correspondence error |
| JP2012114820A (ja) * | 2010-11-26 | 2012-06-14 | Asahi Kasei Electronics Co Ltd | 抵抗分圧型ｄ／ａコンバータ |
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