JP2009049859A - 電気回路、電気回路の駆動方法、表示装置および電子機器。 - Google Patents

Abstract

【課題】簡易な構成でインバータ回路の動作を高速化する。
【解決手段】インバータ回路Ｑは、電源線Ｌ1と電源線Ｌ2との間に直列に接続されたＰチャネル型のトランジスタＴR1とＮチャネル型のトランジスタＴR2とを含む。トランジスタＴR1およびトランジスタＴR2の各々のバックゲートＢには共通の閾値制御信号ＳAが供給される。閾値制御信号ＳAは、インバータ回路Ｑに対する入力信号ＳINがハイレベルから立下がり始める時点からインバータ回路Ｑの出力信号ＳOUTがハイレベルに到達する時点までの期間ＴAを含んでローレベルを維持し、入力信号ＳINがローレベルから立上がり始める時点から出力信号ＳOUTがローレベルに到達する時点までの期間ＴBを含んでハイレベルを維持する。
【選択図】図１

Description

本発明は、トランジスタの閾値電圧を制御する技術に関する。

薄膜トランジスタは単結晶の半導体層を利用したトランジスタと比較して電子移動度が低い。特許文献１には、Ｐチャネル型およびＮチャネル型の薄膜トランジスタで構成されたインバータ回路を高速に動作させるために、Ｐチャネル型およびＮチャネル型の各薄膜トランジスタのバックゲートに印加される電圧を制御する構成が開示されている。
特開平９−１１３８７９号公報

しかし、特許文献１の構成のもとでは各薄膜トランジスタのバックゲートの電圧がＰチャネル型とＮチャネル型とで個別に制御されるため、インバータ回路や周辺の要素（例えば各バックゲートに接続された配線）の構成が複雑化するという問題がある。以上の事情に鑑みて、本発明は、簡易な構成でインバータ回路の動作を高速化するという課題の解決をひとつの目的としている。

以上の課題を解決するために、本発明に係る電気回路は、Ｐチャネル型の第１トランジスタとＮチャネル型の第２トランジスタとを第１電源線と第２電源線との間に直列に接続したインバータ回路を具備し、インバータ回路に対する入力信号がハイレベルから立下がるときにローレベルに設定されるとともに入力信号がローレベルから立上がるときにハイレベルに設定される閾値制御信号が、第１トランジスタおよび第２トランジスタの各々のバックゲートに供給される。以上の構成によれば、第１トランジスタのバックゲートと第２トランジスタのバックゲートとに共通の閾値制御信号が供給されるから、第１トランジスタのバックゲートと第２トランジスタのバックゲートとに別個の信号が供給される場合と比較して構成が簡素化される。しかも、閾値制御信号は、入力信号がハイレベルから立下がるときにローレベルに設定されるとともに入力信号がローレベルから立上がるときにハイレベルに設定されるから、入力信号のレベルの変化が出力信号に反映されるまでの遅延が低減されるとともに、出力信号の変化の速度を高める（出力信号がハイレベルまたはローレベルに到達するまでの時間長を短縮する）ことが可能である。なお、以上の態様の具体例は第１実施形態として後述される。

本発明の好適な態様において、閾値制御信号は、入力信号が立下がり始める時点からインバータ回路の出力信号がハイレベルに到達する時点までの期間（例えば図５の期間ＴA）を含んでローレベルを維持し、入力信号が立上がり始める時点から出力信号がローレベルに到達する時点までの期間（例えば図５の期間ＴB）を含んでハイレベルを維持する。以上の構成によれば、迅速かつ確実に入力信号のレベルの変化を出力信号に反映させることが可能である。

本発明の好適な態様に係る電気回路は、インバータ回路の入力信号または出力信号から閾値制御信号を生成する信号生成回路（例えば図８の信号生成回路４２や図１０の信号生成回路４４）を具備する。以上の態様によれば、入力信号や出力信号とは無関係に閾値制御信号が生成される構成と比較して構成が簡素化される。また、入力信号や出力信号と閾値制御信号との同期が確保し易いといった利点もある。なお、以上の態様の具体例は第２実施形態として後述される。

本発明の好適な態様に係る電気回路は、インバータ回路と、第１電源線と第１トランジスタとの間に介在するＰチャネル型の第３トランジスタと、第２電源線と第２トランジスタとの間に介在するＮチャネル型の第４トランジスタとを含むクロックドインバータ回路を具備し、第３トランジスタのゲートには第１制御信号が供給され、第４トランジスタのゲートには第１制御信号を反転した波形の第２制御信号が供給され、第１制御信号がハイレベルから立下がるときにローレベルに設定されるとともに第１制御信号がローレベルから立上がるときにハイレベルに設定される第１閾値制御信号が、第３トランジスタのバックゲートに供給され、第２制御信号がローレベルから立上がるときにハイレベルに設定されるとともに第２制御信号がハイレベルから立下がるときにローレベルに設定される第２閾値制御信号が、第４トランジスタのバックゲートに供給される。以上の態様によれば、バックゲートに対する第１閾値制御信号の供給によって第３トランジスタの動作が高速化されるとともに、バックゲートに対する第２閾値制御信号の供給によって第４トランジスタの動作が高速化されるから、クロックドインバータ回路を動作状態とハイインピーダンス状態とに迅速に制御することが可能である。なお、本態様の具体例は例えば第３実施形態として後述される。

本発明の好適な態様に係る電気回路は、第１制御信号および第２制御信号の一方から第１閾値制御信号を生成する第１信号生成回路と、第１制御信号および第２制御信号の他方から第２閾値制御信号を生成する第２信号生成回路とを具備する。以上の構成によれば、第１制御信号や第２制御信号とは無関係に第１閾値制御信号や第２閾値制御信号が生成される構成と比較して構成が簡素化される。なお、本態様の具体例は例えば第４実施形態として後述される。

本発明に係る電気回路は、第１インバータ回路を含む第１クロックドインバータ回路（例えば図１７のクロックドインバータ回路Ｒ1）と、第２インバータ回路を含むとともに出力部が第１クロックドインバータ回路の出力部に接続された第２クロックドインバータ回路（例えば図１７のクロックドインバータ回路Ｒ2）と、入力部が第１クロックドインバータ回路の出力部に接続されるとともに出力部が第２クロックドインバータ回路の入力部に接続された第３インバータ回路（例えば図１７のインバータ回路Ｑ3）とを具備し、第１インバータ回路と第２インバータ回路と第３インバータ回路との各々は、第１電源線と第２電源線との間に直列に接続されたＰチャネル型の第１トランジスタとＮチャネル型の第２トランジスタとを含み、当該インバータ回路に対する入力信号がハイレベルから立下がるときにローレベルに設定されるとともに入力信号がローレベルから立上がるときにハイレベルに設定される閾値制御信号が、当該インバータ回路の第１トランジスタおよび第２トランジスタの各々のバックゲートに供給される。以上の構成によれば、各インバータ回路において第１トランジスタのバックゲートと第２トランジスタのバックゲートとに共通の閾値制御信号が供給されるから、第１トランジスタのバックゲートと第２トランジスタのバックゲートとに別個の信号が供給される場合と比較して構成が簡素化される。

本発明の好適な態様において、第１クロックドインバータ回路および第２クロックドインバータ回路の各々は、第１電源線と第１トランジスタとの間に介在するＰチャネル型の第３トランジスタと、第２電源線と第２トランジスタとの間に介在するＮチャネル型の第４トランジスタとを含み、第１クロックドインバータ回路の第３トランジスタおよび第２クロックドインバータ回路の第４トランジスタの各々のゲートに対して第１制御信号が供給され、第１クロックドインバータ回路の第４トランジスタおよび第２クロックドインバータ回路の第３トランジスタの各々のゲートに対して、第１制御信号を反転した波形の第２制御信号が供給され、第１制御信号がハイレベルから立下がるときにローレベルに設定されるとともに第１制御信号がローレベルから立上がるときにハイレベルに設定される第１閾値制御信号が、第１クロックドインバータ回路の第３トランジスタおよび第２クロックドインバータ回路の第４トランジスタの各々のバックゲートに供給され、第１閾値制御信号を反転した波形の第２閾値制御信号が、第１クロックドインバータ回路の第４トランジスタおよび第２クロックドインバータ回路の第３トランジスタの各々のバックゲートに供給される。以上の構成によれば、第１クロックドインバータ回路の第３トランジスタおよび第２クロックドインバータ回路の第４トランジスタの各々のバックゲートに共通の第１閾値制御信号が供給され、第１クロックドインバータ回路の第４トランジスタおよび第２クロックドインバータ回路の第３トランジスタの各々のバックゲートに共通の第２閾値制御信号が供給される。したがって、第１クロックドインバータ回路および第２クロックドインバータ回路の各々における第３トランジスタおよび第４トランジスタに別個の信号が供給される場合と比較して構成が簡素化されるという利点がある。なお、本態様の具体例は例えば第５実施形態として後述される。

本発明の好適な態様に係る表示装置は、以上に例示した複数の電気回路を縦続に接続したシフトレジスタ回路を含むとともに各電気回路の出力信号に基づいて複数の駆動信号（例えば図２０の走査信号Ｙ1〜Ｙmやデータ信号Ｘ1〜Ｘn）を順次に出力する駆動回路（例えば図２０の走査線駆動回路７４やデータ線駆動回路７６）と、駆動回路が生成した各駆動信号に応じて駆動される複数の画素とを具備する。以上の構成によれば、各インバータ回路の動作が高速化されるから高品位な表示が可能となる。本発明の表示装置は、パーソナルコンピュータや携帯電話機といった各種の電子機器に好適に採用される。

本発明は、電気回路を駆動する方法としても特定される。例えば、ひとつの駆動方法は、Ｐチャネル型の第１トランジスタとＮチャネル型の第２トランジスタとを第１電源線と第２電源線との間に直列に接続したインバータ回路を具備する電気回路を駆動する方法であって、インバータ回路に対する入力信号がハイレベルから立下がるときにローレベルに設定されるとともに入力信号がローレベルから立上がるときにハイレベルに設定される閾値制御信号を、第１トランジスタおよび第２トランジスタの各々のバックゲートに供給する。

また、本発明は、第１インバータ回路を含む第１クロックドインバータ回路と、第２インバータ回路を含むとともに出力部が第１クロックドインバータ回路の出力部に接続された第２クロックドインバータ回路と、入力部が第１クロックドインバータ回路の出力部に接続されるとともに出力部が第２クロックドインバータ回路の入力部に接続された第３インバータ回路とを具備し、第１インバータ回路と第２インバータ回路と第３インバータ回路との各々が、第１電源線と第２電源線との間に直列に接続されたＰチャネル型の第１トランジスタとＮチャネル型の第２トランジスタとを含む電気回路を駆動する方法であって、第１インバータ回路と第２インバータ回路と第３インバータ回路との各々について、当該インバータ回路に対する入力信号がハイレベルから立下がるときにローレベルに設定されるとともに入力信号がローレベルから立上がるときにハイレベルに設定される閾値制御信号を、当該インバータ回路の第１トランジスタおよび第２トランジスタの各々のバックゲートに供給する。

図面を参照しながら本発明の好適な形態を説明する。なお、以下の各形態において、作用や機能が同等である要素には同じ符号が付されている。

＜Ａ：第１実施形態＞
図１は、本発明の第１実施形態に係る電気回路１００の構成を示す回路図である。電気回路１００は、Ｐチャネル型のトランジスタＴR1とＮチャネル型のトランジスタＴR2とで構成されるインバータ回路Ｑを含む。トランジスタＴR1およびトランジスタＴR2は、ＭＯＳ（Metal Oxide Semiconductor）型の薄膜トランジスタである。

トランジスタＴR1およびトランジスタＴR2は、電源電位ＶDDが供給される電源線Ｌ1と接地電位ＧNDが供給される電源線Ｌ2との間に直列に接続される。さらに詳述すると、トランジスタＴR1のソースＳは電源線Ｌ1に接続され、トランジスタＴR2のソースＳは電源線Ｌ2に接続される。トランジスタＴR1およびトランジスタＴR2の各々のドレインＤは出力部（出力端子）ＰOUTに対して電気的に接続される。

また、トランジスタＴR1のゲートＧとトランジスタＴR2のゲートＧとは入力部（入力端子）ＰINに対して電気的に接続される。入力部ＰINには制御回路３０から入力信号ＳINが供給される。以上の構成において、入力信号ＳINを反転した出力信号ＳOUTが出力部ＰOUTから出力される。すなわち、入力信号ＳINがハイレベル（電源電位ＶDD）である場合には、トランジスタＴR2がオン状態に遷移することでローレベル（接地電位ＧND）の出力信号ＳOUTが出力部ＰOUTに出力され、入力信号ＳINがローレベル（接地電位ＧND）である場合には、トランジスタＴR1がオン状態に遷移することでハイレベル（電源電位ＶDD）の出力信号ＳOUTが出力部ＰOUTに出力される。

トランジスタＴR1およびトランジスタＴR2の各々はバックゲートＢを含む。トランジスタＴR1およびトランジスタＴR2の各々のバックゲートＢは接続点Ｐにて電気的に接続される。接続点Ｐには、トランジスタＴR1の閾値電圧ＶTH_PおよびトランジスタＴR2の閾値電圧ＶTH_Nを制御するための信号（以下「閾値制御信号」という）ＳAが制御回路３０から供給される。

図２は、インバータ回路Ｑ（トランジスタＴR1およびトランジスタＴR2）の構造を示す断面図である。トランジスタＴR1およびトランジスタＴR2は絶縁性の基板１０の表面に形成される。基板１０を被覆する下地層１１の表面にバックゲートＢが形成される。各バックゲートＢはゲート絶縁膜１３で覆われ、ゲート絶縁膜１３の表面に半導体層１５（例えばポリシリコンの膜体）が形成される。半導体層１５の表面上のゲート絶縁膜１７を挟んで半導体層１５のチャネル領域と対向するようにゲートＧが形成される。半導体層１５のソース領域には層間絶縁層１９の貫通孔を介してソースＳが接続され、半導体層１５のドレイン領域には層間絶縁層１９の貫通孔を介してドレインＤが接続される。

図３は、Ｐチャネル型のトランジスタＴR1のゲートＧに印加される電圧ＶG（横軸）とソースＳ−ドレインＤ間に流れるドレイン電流ＩD（縦軸）との関係をバックゲートＢの電圧ＶB毎に図示したグラフである。同様に、図４は、Ｎチャネル型のトランジスタＴR2のゲートＧの電圧ＶGとドレイン電流ＩDとの関係をバックゲートＢの電圧ＶB毎に図示したグラフである。図３および図４に示すように、トランジスタＴR1の閾値電圧ＶTH_PおよびトランジスタＴR2の閾値電圧ＶTH_Nの各々は、バックゲートＢの電圧ＶBが上昇するほど低下する（電圧ＶBが低下するほど上昇する）。したがって、Ｐチャネル型のトランジスタＴR1は、自身のバックゲートＢに印加される電圧ＶBが低いほどオン状態に遷移し易く、Ｎチャネル型のトランジスタＴR2は、自身のバックゲートＢに印加される電圧ＶBが高いほどオン状態に遷移し易い。

図５は、インバータ回路Ｑの動作を示すタイミングチャートである。入力信号ＳINは、ハイレベルとローレベルとの一方から他方に周期的に遷移する。閾値制御信号ＳAは、入力信号ＳINと同じ周期でハイレベルおよびローレベルの一方から他方に順次に遷移する。

図５に示すように、閾値制御信号ＳAは、入力信号ＳINが立下がるときにローレベルに設定されるとともに入力信号ＳINが立上がるときにハイレベルに設定される。さらに詳述すると、閾値制御信号ＳAは、入力信号ＳINがハイレベルから立下がり始める時点ｔa1よりも手前の時点ｓ1を始点とする期間ＴHにてローレベルを維持する。期間ＴHは、入力信号ＳINが立下がり始める時点ｔa1から出力信号ＳOUTがハイレベル（電源電位ＶDD）に完全に到達する時点ｔa2までの期間ＴAを包含する。また、閾値制御信号ＳAは、入力信号ＳINがローレベルから立上がり始める時点ｔb1よりも手前の時点ｓ2を始点とする期間ＴLにてハイレベルを維持する。期間ＴLは、入力信号ＳINが立上がり始める時点ｔb1から出力信号ＳOUTがローレベル（接地電位ＧND）に完全に到達する時点ｔb2までの期間ＴBを包含する。

期間ＴA内において閾値制御信号ＳAはローレベルに設定されるから、図３および図４を参照して前述したように、トランジスタＴR1の閾値電圧ＶTH_PとトランジスタＴR2の閾値電圧ＶTH_Nとは、閾値制御信号ＳAがハイレベルである場合と比較して正極性側に変化する。したがって、Ｐチャネル型のトランジスタＴR1は、入力信号ＳINの電圧の低下に対してオン状態に遷移し易くなる。いま、トランジスタＴR1およびトランジスタＴR2の各々のバックゲートＢに電圧が印加されていない場合のインバータ回路Ｑの閾値電圧（以下「基準閾値電圧」という）ＶCを入力信号ＳINの振幅の中心電圧（ＶDD/２）とすると、ローレベルの閾値制御信号ＳAを接続点Ｐに供給した場合のインバータ回路Ｑの実質的な閾値電圧は、基準閾値電圧ＶCよりも高い電圧ＶHに制御される。すなわち、入力信号ＳINがハイレベルから電圧ＶHに低下した時点ｕ1でトランジスタＴR1がオン状態に遷移して出力信号ＳOUTはローレベルから立上がり始める。

一方、期間ＴB内においては、閾値制御信号ＳAがハイレベルに設定されることでトランジスタＴR1の閾値電圧ＶTH_PとトランジスタＴR2の閾値電圧ＶTH_Nとが負極性側に変化するから、Ｎチャネル型のトランジスタＴR2が入力信号ＳINの電圧の上昇に対してオン状態に遷移し易くなる。すなわち、インバータ回路Ｑの実質的な閾値電圧は、基準閾値電圧ＶCよりも低い電圧ＶLに制御される。したがって、入力信号ＳINがローレベルから電圧ＶLに上昇した時点ｕ2でトランジスタＴR2がオン状態に遷移して出力信号ＳOUTはハイレベルから立下がり始める。

以上のように本形態においては、トランジスタＴR1およびトランジスタＴR2の各々のバックゲートＢに対して共通の閾値制御信号ＳAが供給されるから、トランジスタＴR1およびトランジスタＴR2の各々の閾値電圧が個別の信号で制御される構成と比較してインバータ回路Ｑの構成が簡素化されるという利点がある。また、以下に詳述するようにインバータ回路Ｑの動作が高速化されるという効果もある。

図６は、トランジスタＴR1およびトランジスタＴR2にバックゲートＢを形成しない構成（以下「対比例１」という）における入力信号ＳINと出力信号ＳOUTとの関係を示すタイミングチャートである。対比例１においては、入力信号ＳINがハイレベルから低下して基準閾値電圧ＶCに到達する時点ｖ1までトランジスタＴR1はオン状態に遷移しない。同様に、入力信号ＳINがローレベルから上昇して基準閾値電圧ＶCに到達する時点ｖ2までトランジスタＴR2はオン状態に遷移しない。図５に例示したように、本形態によれば、入力信号ＳINが電圧ＶHに到達した時点ｕ1（図６の時点ｖ1よりも手前の時点）および入力信号ＳINが電圧ＶLに到達した時点ｕ2（図６の時点ｖ2よりも手前の時点）にて出力信号ＳOUTの電圧が変化し始める。すなわち、本形態によれば、入力信号ＳINの変化が出力信号ＳOUTに反映されるまでの遅延を低減することが可能である。

また、図３に示すように、トランジスタＴR1のドレイン電流ＩDはバックゲートＢの電圧ＶBが低下するほど増加するから、期間ＴAで閾値制御信号ＳAがローレベルに設定される本形態によれば、入力信号ＳINの電圧の低下中にトランジスタＴR1に流れるドレイン電流ＩDの電流量（トランジスタＴR1の駆動能力）は対比例１と比較して増加する。以上のようにトランジスタＴAの駆動能力が高まることで、出力信号ＳOUTの電圧が上昇し始めてからハイレベルに到達するまでの時間Δ1は対比例１と比較して短縮される（出力信号ＳOUTが速やかに変化する）。同様に、期間ＴBにおいては閾値制御信号ＳAがハイレベルに設定されることでトランジスタＴR2の駆動能力が高まる（トランジスタＴR2のドレイン電流ＩDが増加する）から、出力信号ＳOUTの電圧が低下し始めてからローレベルに到達するまでの時間Δ2は対比例１と比較して短縮される。以上のように本形態によれば、出力信号ＳOUTが変化し始める時点の遅延が低減されるとともに出力信号ＳOUTの変化の速度が高まるから、インバータ回路Ｑを高速に動作させることが可能である。

次に、図７は、トランジスタＴR1のバックゲートＢを電源線Ｌ2（接地電位ＧND）に接続するとともにトランジスタＴR2のバックゲートＢを電源線Ｌ1（電源電位ＶDD）に接続した構成（以下「対比例２」という）における入力信号ＳINと出力信号ＳOUTとの関係を示すタイミングチャートである。対比例２においては、トランジスタＴR1およびトランジスタＴR2の双方の駆動能力（ドレイン電流ＩDの電流量）が高まるから、出力信号ＳOUTの電圧が変化し始めてからハイレベルまたはローレベルに到達するまでの時間（Δ1，Δ2）は本形態と同様に対比例１よりも短縮される。ただし、対比例２の構成のもとで入力信号ＳINに対する出力信号ＳOUTの立上がりおよび立下がりの遅延を均等化するためにはトランジスタＴR1の閾値電圧ＶTH_PおよびトランジスタＴR2の閾値電圧ＶTH_Nを等しい電圧（基準閾値電圧ＶC）に設定する必要がある。すなわち、入力信号ＳINの変化が出力信号ＳOUTに反映されるまでの遅延量は対比例１と同等である。したがって、本形態によれば、入力信号ＳINに対する出力信号ＳOUTの遅延が対比例２と比較して抑制されるという利点がある。また、対比例２においては、入力信号ＳINが基準閾値電圧ＶCの近傍にある場合に、トランジスタＴR1およびトランジスタＴR2を経由して電源線Ｌ1から電源線Ｌ2に貫通電流が流れる。本形態においては、トランジスタＴR1の閾値電圧ＶTH_PとトランジスタＴR2の閾値電圧ＶTH_Nとが別個の電圧値に設定されるから、トランジスタＴR1およびトランジスタＴR2に流れる貫通電流を低減してインバータ回路Ｑにおける消費電力を対比例２よりも削減できるという利点がある。

＜Ｂ：第２実施形態＞
第１実施形態においては、閾値制御信号ＳAが制御回路３０から供給される構成を例示した。本発明の第２実施形態における閾値制御信号ＳAはインバータ回路Ｑの出力信号ＳOUTや入力信号ＳINから生成される。

（１）第１の態様
図８に例示する電気回路１０１は、第１実施形態のインバータ回路Ｑに信号生成回路４２を追加した構成である。信号生成回路４２は、出力信号ＳOUTから閾値制御信号ＳAを生成する。出力信号ＳOUTと閾値制御信号ＳAとの関係は第１実施形態と同様である。本形態の信号生成回路４２は、出力信号ＳOUTを遅延させることで閾値制御信号ＳAを生成する回路（遅延回路）である。例えば、図９の部分(A)のように抵抗４２１と容量４２３とを接続した構成の信号生成回路４２や、図９の部分(B)のように２個のインバータ回路４２５を直列に接続した信号生成回路４２が好適に採用される。

（２）第２の態様
図１０に例示する電気回路１０２は、第１実施形態のインバータ回路Ｑに信号生成回路４４を追加した構成である。信号生成回路４４は、入力信号ＳINから閾値制御信号ＳAを生成する。本形態の信号生成回路４４は、遅延回路４４１とインバータ回路４４３とを含む。遅延回路４４１は、入力信号ＳINを遅延させることで信号Ｓ0を生成する。信号Ｓ0は、図１１に示すように入力信号ＳINを基準として位相が９０°だけ遅れた信号である。インバータ回路４４３は、信号Ｓ0のレベルを反転させることで閾値生成信号ＳAを生成して接続点Ｐに供給する。したがって、図１１に示すように、閾値生成信号ＳAは、入力信号ＳINに対して位相が９０°だけ進んだ波形の信号となる。なお、入力信号ＳINとは別個に生成された信号Ｓ0を制御回路３０からインバータ回路４４３に供給することで閾値制御信号ＳAを生成する構成も好適である。

＜Ｃ：第３実施形態＞
図１２は、本発明の第３実施形態に係る電気回路１０３の構成を示す回路図である。電気回路１０３は、第１実施形態と同様のインバータ回路ＱにＰチャネル型のトランジスタＴR3とＮチャネル型のトランジスタＴR4とを追加したクロックドインバータ回路Ｒを含む。トランジスタＴR3はトランジスタＴR1のソースＳと電源線Ｌ1との間に介在し、トランジスタＴR4はトランジスタＴR2のソースＳと電源線Ｌ2との間に介在する。トランジスタＴR3およびトランジスタＴR4の各々は、トランジスタＴR1やトランジスタＴR2と同様にバックゲートＢを含むＭＯＳ型の薄膜トランジスタである。

トランジスタＴR3のゲートＧには制御信号Ｃが制御回路３０から供給される。また、トランジスタＴR4のゲートＧには、制御信号Ｃのレベルを反転した波形の制御信号ＸＣが制御回路３０から供給される。図１３に示すように、制御信号Ｃおよび制御信号ＸＣは、ハイレベルおよびローレベルの一方から他方に周期的に変化するクロック信号である。制御信号Ｃに対する制御信号ＸＣの関係のように、特定の信号のレベルを反転した信号の符号に以下では「Ｘ」を付加する。

図１２に示すように、トランジスタＴR3のバックゲートＢには閾値制御信号ＳBが制御回路３０から供給される。トランジスタＴR4のバックゲートＢには、閾値制御信号ＳBのレベルを反転した波形の閾値制御信号ＸＳBが制御回路３０から供給される。制御信号Ｃと閾値制御信号ＳBとの関係および制御信号ＸＣと閾値制御信号ＸＳBとの関係は、第１実施形態における入力信号ＳINと閾値制御信号ＳAとの関係と同様である。すなわち、図１３に示すように、閾値制御信号ＳBは、制御信号Ｃが立下がるときにローレベルに設定されるとともに制御信号Ｃが立上がるときにハイレベルに設定される。また、閾値制御信号ＸＳBは、制御信号ＸＣが立下がるときにローレベルに設定されるとともに制御信号ＸＣが立上がるときにハイレベルに設定される。

制御信号Ｃがハイレベルから立下がるときに閾値制御信号ＳBはローレベルに設定される（トランジスタＴR3の閾値電圧ＶTH_Pが上昇する）から、図１３に示すように、制御信号Ｃが電圧ＶHに到達した時点でＰチャネル型のトランジスタＴR3はオン状態となる。さらに、制御信号ＸＣがローレベルから立上がるときに閾値制御信号ＸＳBはハイレベルに設定される（トランジスタＴR4の閾値電圧ＶTH_Nが低下する）から、図１３に示すように、制御信号ＸＣが電圧ＶLに到達した時点でＮチャネル型のトランジスタＴR4はオン状態となる。すなわち、クロックドインバータ回路Ｒは、インバータ回路として第１実施形態と同様に動作する状態（以下「動作状態」という）に制御される。

一方、制御信号Ｃがローレベルから立上がるときに閾値制御信号ＳBはハイレベルに設定されるから、制御信号Ｃが電圧ＶLに到達した時点でトランジスタＴR3はオフ状態となる。さらに、制御信号ＸＣがハイレベルから立下がるときに閾値制御信号ＸＳBはローレベルに設定されるから、制御信号ＸＣが電圧ＶHに到達した時点でトランジスタＴR4はオフ状態となる。すなわち、図１３に示すように、クロックドインバータ回路Ｒの出力部ＰOUTはハイインピーダンス状態（Hi-Z）となる。

以上に説明したように本形態においては、制御信号Ｃや制御信号ＸＣが基準閾値電圧ＶCに到達する以前にトランジスタＴR3やトランジスタＴR4がオン状態またはオフ状態に制御される。したがって、トランジスタＴR3やトランジスタＴR4のバックゲートＢに電圧が印加されない構成と比較して、クロックドインバータ回路Ｒの動作状態とハイインピーダンス状態とが迅速に切替えられるという利点がある。

＜Ｄ：第４実施形態＞
第３実施形態においては、閾値制御信号ＳBおよび閾値制御信号ＸＳBが制御回路３０から供給される構成を例示した。本発明の第４実施形態においては、制御信号Ｃおよび制御信号ＸＣから閾値制御信号ＳBおよび閾値制御信号ＸＳBが生成される。

（１）第１の態様
第１の態様に係る電気回路は、第３実施形態のクロックドインバータ回路Ｒと図１４の信号生成回路６２Aおよび信号生成回路６２Bとを含む。信号生成回路６２Aは、制御信号Ｃを遅延および反転させることで閾値制御信号ＳBを生成する。同様に、信号生成回路６２Bは、制御信号ＸＣを遅延および反転させることで閾値制御信号ＸＳBを生成する。信号生成回路６２Aおよび信号生成回路６２Bとしては、例えばインバータ回路が好適に採用される。

（２）第２の態様
第２の態様に係る電気回路は、第３実施形態のクロックドインバータ回路Ｒと図１５の信号生成回路６４Aおよび信号生成回路６４Bとを含む。信号生成回路６４Aは、制御信号ＸＣを遅延させることで閾値制御信号ＳBを生成する。同様に、信号生成回路６４Bは、制御信号Ｃを遅延させることで閾値制御信号ＸＳBを生成する。信号生成回路６４Aや信号生成回路６４Bとしては、例えば、図１６の部分(A)のように抵抗６４１と容量６４３とを接続した回路や、図１６の部分(B)のように２個のインバータ回路６４５を直列に接続した回路が好適に採用される。

＜Ｅ：第５実施形態＞
図１７は、本発明の第５実施形態に係る電気回路１０４の構成を示す回路図である。電気回路１０４は、第３実施形態と同様の２個のクロックドインバータ回路Ｒ（Ｒ1，Ｒ2）と第１実施形態と同様のインバータ回路Ｑ3とを組合わせたラッチ回路である。クロックドインバータ回路Ｒ1に含まれるインバータ回路Ｑ1とクロックドインバータ回路Ｒ2に含まれるインバータ回路Ｑ2とはインバータ回路Ｑ3と同様の構成である。

クロックドインバータ回路Ｒ1の出力部ＰOUTは、クロックドインバータ回路Ｒ2の出力部ＰOUTとインバータ回路Ｑ3の入力部ＰINとに接続される。インバータ回路Ｑ3の出力部ＰOUTはクロックドインバータ回路Ｒ2の入力部ＰINに接続される。クロックドインバータ回路Ｒ1の接続点Ｐには閾値制御信号ＳAが制御回路３０から供給される。クロックドインバータ回路Ｒ2およびインバータ回路Ｑ3の各々の接続点Ｐには、自身の出力部ＰOUTから出力される出力信号ＳOUTを図８の信号生成回路４２にて遅延させた閾値制御信号ＳAが供給される。したがって、第１実施形態と同様にインバータ回路Ｑ（Ｑ1，Ｑ2，Ｑ3）の動作を高速化することが可能である。

クロックドインバータ回路Ｒ1のＰチャネル型のトランジスタＴR3およびクロックドインバータ回路Ｒ2のＮチャネル型のトランジスタＴR4の各々のゲートＧには制御信号Ｃが共通に供給される。また、クロックドインバータ回路Ｒ1のＮチャネル型のトランジスタＴR4およびクロックドインバータ回路Ｒ2のＰチャネル型のトランジスタＴR3の各々のゲートＧには制御信号ＸＣが共通に供給される。制御信号Ｃおよび制御信号ＸＣの波形は第３実施形態と同様である。

以上の構成において、制御信号Ｃがローレベルに遷移して制御信号ＸＣがハイレベルに遷移すると、クロックドインバータ回路Ｒ1が動作状態に制御されるとともにクロックドインバータ回路Ｒ2がハイインピーダンス状態となる。したがって、クロックドインバータ回路Ｒ1に入力される入力信号ＳINに応じた出力信号ＳOUTがインバータ回路Ｑ3から出力される。一方、制御信号Ｃがハイレベルに遷移して制御信号ＸＣがローレベルに遷移すると、クロックドインバータ回路Ｒ1がハイインピーダンス状態に制御されるとともにクロックドインバータ回路Ｒ2が動作状態となる。したがって、制御信号Ｃがハイレベルに遷移した時点における入力信号ＳINが出力信号ＳOUTとして出力されるとともにインバータ回路Ｑ3およびクロックドインバータ回路Ｒ2によって保持（ラッチ）される。

クロックドインバータ回路Ｒ1のトランジスタＴR3およびクロックドインバータ回路Ｒ2のトランジスタＴR4の各々のバックゲートＢには閾値制御信号ＳBが共通に供給される。また、クロックドインバータ回路Ｒ1のトランジスタＴR4およびクロックドインバータ回路Ｒ2のトランジスタＴR3の各々のバックゲートＢには閾値制御信号ＸＳBが共通に供給される。制御信号Ｃと閾値制御信号ＳBとの関係や制御信号ＸＣと閾値制御信号ＸＳBとの関係は第３実施形態と同様である。したがって、第３実施形態と同様に、クロックドインバータ回路Ｒ1やクロックドインバータ回路Ｒ2を高速に動作させることが可能である。

また、クロックドインバータ回路Ｒ1とクロックドインバータ回路Ｒ2とにおいてトランジスタＴR3およびトランジスタＴR4の各々に共通の制御信号（Ｃ，ＸＣ）および閾値制御信号（ＳB，ＸＳB）が供給されるから、クロックドインバータ回路Ｒ1とクロックドインバータ回路Ｒ2とで別個の信号が供給される構成と比較して電気回路１０４の構成が簡素化されるという利点がある。なお、本形態のインバータ回路Ｑ（Ｑ1，Ｑ2，Ｑ3）に第２実施形態の信号生成回路４４を追加した構成や、クロックドインバータ回路Ｒ（Ｒ1，Ｒ2）に第４実施形態の信号生成回路（６２A，６２B，６４A，６４B）を追加した構成も好適に採用される。

＜Ｆ：第６実施形態＞
図１８は、本発明の第６実施形態に係る電気回路１０５の構成を示す回路図である。電気回路１０５は、複数のラッチ回路ＬT（ＬT1，ＬT2，ＬT3，……）を縦続に接続したシフトレジスタ回路である。複数のラッチ回路ＬTの各々は、第５実施形態の電気回路１０４と同様に、第３実施形態の２個のクロックドインバータ回路Ｒ（Ｒ1，Ｒ2）と第１実施形態のインバータ回路Ｑ3とを相互に接続して構成される。なお、図１８においては第１段目から第４段目までのラッチ回路ＬT1〜ＬT4のみが便宜的に図示されている。第５段目以降は第１段目から第４段目までと同様の構成が繰返される。

制御回路３０（図１８では図示略）は、図１９に例示される同じ周期の４種類のクロック信号（φ1，φ2，Ｘφ1，Ｘφ2）を生成して各段のラッチ回路ＬTに供給する。クロック信号Ｘφ1はクロック信号φ1のレベルを反転した波形の信号であり、クロック信号Ｘφ2はクロック信号φ2のレベルを反転した波形の信号である。クロック信号φ2はクロック信号φ1に対して位相が９０°だけ遅れた信号である。したがって、クロック信号Ｘφ1の位相はクロック信号φ2に対して９０°だけ遅れ、クロック信号Ｘφ2の位相はクロック信号Ｘφ1に対して９０°だけ遅れている。

各ラッチ回路ＬTにおけるクロックドインバータ回路Ｒ1のトランジスタＴR3のゲートＧには、図１８に示すように、位相を９０°ずつ遅らせた各クロック信号がラッチ回路ＬTの配列の順番に供給される。すなわち、ラッチ回路ＬT1におけるクロックドインバータ回路Ｒ1のトランジスタＴR3のゲートＧにはクロック信号φ1が供給され、次段のラッチ回路ＬT2におけるクロックドインバータ回路Ｒ1のトランジスタＴR3のゲートＧにはクロック信号φ2が供給される。また、ラッチ回路ＬT3におけるクロックドインバータ回路Ｒ1のトランジスタＴR3のゲートＧにはクロック信号Ｘφ1が供給され、ラッチ回路ＬT4におけるクロックドインバータ回路Ｒ1のトランジスタＴR3のゲートＧにはクロック信号Ｘφ2が供給される。

ひとつのラッチ回路ＬTにおいて各部に供給される信号の条件は第５実施形態と同様である。例えば、ラッチ回路ＬTi（ｉ＝１，２，３，……）におけるクロックドインバータ回路Ｒ2のトランジスタＴR4のゲートＧには、当該ラッチ回路ＬTiにおけるクロックドインバータ回路Ｒ1のトランジスタＴR3のゲートＧに供給されるクロック信号が供給される。また、ラッチ回路ＬTiにおけるクロックドインバータ回路Ｒ1およびクロックドインバータ回路Ｒ2の各々において、トランジスタＴR3のバックゲートＢには、当該トランジスタＴR3のゲートＧのクロック信号よりも位相が９０°だけ進んだクロック信号が閾値制御信号として供給され、トランジスタＴR4のバックゲートＢには、当該トランジスタＴR4のゲートＧのクロック信号よりも位相が９０°だけ進んだクロック信号が閾値制御信号として供給される。ラッチ回路ＬTiにおける各インバータ回路Ｑ（Ｑ1，Ｑ2，Ｑ3）においては、当該インバータ回路Ｑの出力信号を信号生成回路４２にて遅延させた閾値制御信号が供給される。

図１８に示すように、第２段目以後の各段のラッチ回路ＬTiにおけるクロックドインバータ回路Ｒ1の入力部ＰINには、前段のラッチ回路ＬTi-1におけるインバータ回路Ｑ3からの出力信号ＳOUTi-1が供給される。一方、第１段目のラッチ回路ＬT1におけるクロックドインバータ回路Ｒ1の入力部ＰINには制御回路３０からスタートパルスＳＰが供給される。したがって、各ラッチ回路ＬTのインバータ回路Ｑ3から出力される出力信号ＳOUT（ＳOUT1，ＳOUT2，ＳOUT3，……）は、図１９に示すように、各クロック信号の位相差（１/４周期）に相当する時間長だけスタートパルスＳＰを順次にシフトしたパルス信号となる。図１８において各ラッチ回路ＬTiのクロックドインバータ回路Ｒ1から出力される信号ＸＳiは、出力信号ＳOUTiを反転した波形の信号となる。

図１８に示すように、電気回路１０５は複数の論理積回路６８を具備する。第ｉ段目の論理積回路６８は、ラッチ回路ＬTiのクロックドインバータ回路Ｒ1が生成した信号ＸＳiと次段のラッチ回路ＬTi+1のインバータ回路Ｑ3が生成した出力信号ＳOUTi+1との論理積を信号Ｚiとして出力する。図１９に示すように、信号Ｚ（Ｚ1，Ｚ2，Ｚ3，……）は、クロック信号の位相差（１/４周期）に相当する期間毎に順番にハイレベルに遷移する。

各ラッチ回路ＬTにおけるクロックドインバータ回路Ｒ1およびクロックドインバータ回路Ｒ2やインバータ回路Ｑ3は、第１実施形態から第５実施形態で説明したように、各トランジスタＴR1〜ＴR4のバックゲートＢを制御することで高速に動作する。したがって、本形態によれば電気回路１０５（シフトレジスタ回路）の動作を高速化することが可能である。

＜Ｇ：第７実施形態＞
図２０は、本発明の第７実施形態に係る表示装置７０の構成を示すブロック図である。表示装置７０は、図２に図示された基板１０の表面に画素部７２と走査線駆動回路７４とデータ線駆動回路７６とが形成された構成である。画素部７２には、Ｘ方向に延在するｍ本の走査線７２１とＹ方向に延在するｎ本のデータ線７２２とが形成される。走査線７２１とデータ線７２２との各交差にはＮチャネル型のトランジスタ７２４を介して画素ＰIXが配置される。トランジスタ７２４のゲートＧは走査線７２１に接続される。

走査線駆動回路７４は、第６実施形態の電気回路１０５と同様の構成（ｍ段のラッチ回路ＬTの縦続接続）のシフトレジスタ回路７４２を具備する。シフトレジスタ回路７４２は、走査信号Ｙ1〜Ｙm（図１９の出力信号Ｚ1〜Ｚm）を生成して各走査線７２１に出力する。走査信号Ｙ1〜Ｙmは水平走査期間毎に順番にハイレベルに遷移する。第ｉ番目（ｉ＝１〜ｍ）の走査線７２１に供給される走査信号Ｙiがハイレベルに遷移すると（第ｉ行目のｎ個の画素ＰIXが選択されると）、第ｉ行目の各トランジスタ７２４が一斉にオン状態に変化する。

データ線駆動回路７６は、第６実施形態の電気回路１０５と同様の構成（ｎ段のラッチ回路ＬTの縦続接続）のシフトレジスタ回路７６２と、信号線７６４およびサンプリング回路７６６とを具備する。シフトレジスタ回路７６２は、サンプリング信号ＳM1〜ＳMn（図１９の出力信号Ｚ1〜Ｚn）を生成して出力する。サンプリング信号ＳM1〜ＳMnは、走査信号Ｙiがハイレベルとなる水平走査期間内に順番にハイレベルとなる。

信号線７６４には、各画素ＰIXの階調を時分割で順次に指定する画像信号ＳGが外部回路から供給される。サンプリング回路７６６はｎ個のスイッチング素子ＳＷ1〜ＳＷnを含む。第ｊ列目（ｊ＝
１〜ｎ）のスイッチング素子ＳＷjは、信号線７６４と第ｊ列目のデータ線７２２との間に介在して両者の電気的な接続を制御する。スイッチング素子ＳＷjは、サンプリング信号ＳMjがハイレベルに遷移することでオン状態に変化する。サンプリング信号ＳMjがオン状態に変化したときの画像信号ＳGがデータ信号Ｘjとして第ｊ列目のデータ線７２２に出力される。

以上の構成において、第ｉ行に属する第ｊ列目の画素ＰIXには、走査信号Ｙiに応じてオン状態となったトランジスタ７２４を介してデータ信号Ｘjが供給される。各画素ＰIXの階調がデータ信号Ｘjに応じて順次に設定されることで画素部７２には画像信号ＳGに応じた画像が表示される。各画素ＰIXの構成は任意であるが、例えば、液晶素子や有機ＥＬ（Electroluminescence）素子など各種の電気光学素子がトランジスタ７２４に接続された構成が好適である。

第６実施形態の電気回路１０５は高速な動作が可能であるから、本形態においては、電気回路１０５をシフトレジスタ回路（７４２，７６２）として採用した走査線駆動回路７４やデータ線駆動回路７６を高速に動作させることで高品位な画像の表示が可能となる。なお、本形態では図１８の電気回路１０５を表示装置７０に適用したが、例えば、電子写真方式の画像形成装置（印刷装置）に採用される露光装置において、直線状に配列された複数の発光素子を順次に発光させる駆動回路に電気回路１０５を利用してもよい。

＜Ｈ：応用例＞
次に、本発明に係る表示装置を利用した電子機器について説明する。図２１ないし図２３には、第７実施形態に係る表示装置７０を採用した電子機器の形態が図示されている。

図２１は、表示装置７０を採用したモバイル型のパーソナルコンピュータの構成を示す斜視図である。パーソナルコンピュータ２０００は、各種の画像を表示する表示装置７０と、電源スイッチ２００１やキーボード２００２が設置された本体部２０１０とを具備する。

図２２は、表示装置７０を適用した携帯電話機の構成を示す斜視図である。携帯電話機３０００は、複数の操作ボタン３００１およびスクロールボタン３００２と、各種の画像を表示する表示装置７０とを備える。スクロールボタン３００２を操作することによって、表示装置７０に表示される画面がスクロールされる。

図２３は、表示装置７０を適用した携帯情報端末（ＰＤＡ：Personal Digital Assistants）の構成を示す斜視図である。情報携帯端末４０００は、複数の操作ボタン４００１および電源スイッチ４００２と、各種の画像を表示する表示装置７０とを備える。電源スイッチ４００２を操作すると、住所録やスケジュール帳といった様々な情報が表示装置７０に表示される。

なお、本発明に係る表示装置が適用される電子機器としては、図２１から図２３に例示した機器のほか、デジタルスチルカメラ、テレビ、ビデオカメラ、カーナビゲーション装置、ページャ、電子手帳、電子ペーパー、電卓、ワードプロセッサ、ワークステーション、テレビ電話、ＰＯＳ端末、プリンタ、スキャナ、複写機、ビデオプレーヤ、タッチパネルを備えた機器等などが挙げられる。

本発明の第１実施形態に係る電気回路の構成を示す回路図である。 インバータ回路の具体的な構成を示す断面図である。 Ｐチャネル型のトランジスタの閾値電圧がバックゲートの電圧に応じて変化することを示すグラフである。 Ｎチャネル型のトランジスタの閾値電圧がバックゲートの電圧に応じて変化することを示すグラフである。 インバータ回路の動作を説明するためのタイミングチャートである。 対比例１の動作を説明するためのタイミングチャートである。 対比例２の動作を説明するためのタイミングチャートである。 第２実施形態に係る電気回路の構成を示す回路図である。 信号生成回路の具体的な構成を示す回路図である。 第２実施形態に係る電気回路の構成を示す回路図である。 第２実施形態に係る電気回路の動作を説明するためのタイミングチャートである。 第３実施形態に係る電気回路の構成を示す回路図である。 クロックドインバータ回路の動作を説明するためのタイミングチャートである。 第４実施形態の信号生成回路を説明するためのブロック図である。 第４実施形態の信号生成回路を説明するためのブロック図である。 信号生成回路の具体的な構成を示す回路図である。 第５実施形態に係る電気回路（ラッチ回路）の構成を示す回路図である。 第６実施形態に係る電気回路（シフトレジスタ回路）の構成を示す回路図である。 第６実施形態に係る電気回路の動作を説明するためのタイミングチャートである。 第７実施形態に係る表示装置の構成を示すブロック図である。 本発明に係る電子機器の形態（パーソナルコンピュータ）を示す斜視図である。 本発明に係る電子機器の形態（携帯電話機）を示す斜視図である。 本発明に係る電子機器の形態（携帯情報端末）を示す斜視図である。

符号の説明

１００，１０１，１０２，１０３，１０４，１０５……電気回路、Ｑ，Ｑ1，Ｑ2，Ｑ3……インバータ回路、ＴR1〜ＴR4……トランジスタ、Ｇ……ゲート、Ｂ……バックゲート、Ｌ1，Ｌ2……電源線、４２，４４，６２A，６２B，６４A，６４B……信号生成回路、Ｒ，Ｒ1，Ｒ2……クロックドインバータ回路、ＳIN……入力信号、ＳOUT……出力信号、ＳA，ＳB，ＸＳB……閾値制御信号、Ｃ，ＸＣ……制御信号、ＬT（ＬT1，ＬT2，ＬT3，……）……ラッチ回路、７０……表示装置、７２……画素部、ＰIX……画素、７４……走査線駆動回路、７６……データ線駆動回路、７４２，７６２……シフトレジスタ回路。

Claims (12)

1. Ｐチャネル型の第１トランジスタとＮチャネル型の第２トランジスタとを第１電源線と第２電源線との間に直列に接続したインバータ回路を具備し、
   前記インバータ回路に対する入力信号がハイレベルから立下がるときにローレベルに設定されるとともに前記入力信号がローレベルから立上がるときにハイレベルに設定される閾値制御信号が、前記第１トランジスタおよび前記第２トランジスタの各々のバックゲートに供給される
   電気回路。
2. 前記閾値制御信号は、前記入力信号がハイレベルから立下がり始める時点から前記インバータ回路の出力信号がハイレベルに到達する時点までの期間を含んでローレベルを維持し、前記入力信号がローレベルから立上がり始める時点から前記出力信号がローレベルに到達する時点までの期間を含んでハイレベルを維持する
   請求項１の電気回路。
3. 前記インバータ回路の入力信号または出力信号から前記閾値制御信号を生成する信号生成回路
   を具備する請求項１または請求項２の電気回路。
4. 前記インバータ回路と、前記第１電源線と前記第１トランジスタとの間に介在するＰチャネル型の第３トランジスタと、前記第２電源線と前記第２トランジスタとの間に介在するＮチャネル型の第４トランジスタとを含むクロックドインバータ回路を具備し、
   前記第３トランジスタのゲートには第１制御信号が供給され、前記第４トランジスタのゲートには前記第１制御信号を反転した波形の第２制御信号が供給され、
   前記第１制御信号がハイレベルから立下がるときにローレベルに設定されるとともに前記第１制御信号がローレベルから立上がるときにハイレベルに設定される第１閾値制御信号が、前記第３トランジスタのバックゲートに供給され、
   前記第２制御信号がローレベルから立上がるときにハイレベルに設定されるとともに前記第２制御信号がハイレベルから立下がるときにローレベルに設定される第２閾値制御信号が、前記第４トランジスタのバックゲートに供給される
   請求項１から請求項３の何れかの電気回路。
5. 前記第１制御信号および前記第２制御信号の一方から前記第１閾値制御信号を生成する第１信号生成回路と、
   前記第１制御信号および前記第２制御信号の他方から前記第２閾値制御信号を生成する第２信号生成回路と
   を具備する請求項４の電気回路。
6. 第１インバータ回路を含む第１クロックドインバータ回路と、
   第２インバータ回路を含むとともに出力部が前記第１クロックドインバータ回路の出力部に接続された第２クロックドインバータ回路と、
   入力部が前記第１クロックドインバータ回路の出力部に接続されるとともに出力部が前記第２クロックドインバータ回路の入力部に接続された第３インバータ回路とを具備し、
   前記第１インバータ回路と前記第２インバータ回路と前記第３インバータ回路との各々は、
   第１電源線と第２電源線との間に直列に接続されたＰチャネル型の第１トランジスタとＮチャネル型の第２トランジスタとを含み、
   当該インバータ回路に対する入力信号がハイレベルから立下がるときにローレベルに設定されるとともに前記入力信号がローレベルから立上がるときにハイレベルに設定される閾値制御信号が、当該インバータ回路の前記第１トランジスタおよび前記第２トランジスタの各々のバックゲートに供給される
   電気回路。
7. 前記第１クロックドインバータ回路および前記第２クロックドインバータ回路の各々は、
   前記第１電源線と前記第１トランジスタとの間に介在するＰチャネル型の第３トランジスタと、前記第２電源線と前記第２トランジスタとの間に介在するＮチャネル型の第４トランジスタとを含み、
   前記第１クロックドインバータ回路の前記第３トランジスタおよび前記第２クロックドインバータ回路の前記第４トランジスタの各々のゲートに対して第１制御信号が供給され、前記第１クロックドインバータ回路の前記第４トランジスタおよび前記第２クロックドインバータ回路の前記第３トランジスタの各々のゲートに対して、前記第１制御信号を反転した波形の第２制御信号が供給され、
   前記第１制御信号がハイレベルから立下がるときにローレベルに設定されるとともに前記第１制御信号がローレベルから立上がるときにハイレベルに設定される第１閾値制御信号が、前記第１クロックドインバータ回路の前記第３トランジスタおよび前記第２クロックドインバータ回路の前記第４トランジスタの各々のバックゲートに供給され、
   前記第１閾値制御信号を反転した波形の第２閾値制御信号が、前記第１クロックドインバータ回路の前記第４トランジスタおよび前記第２クロックドインバータ回路の前記第３トランジスタの各々のバックゲートに供給される
   請求項６の電気回路。
8. 請求項６または請求項７の複数の電気回路を縦続に接続したシフトレジスタ回路を含み、前記各電気回路が生成した出力信号に基づいて複数の駆動信号を順次に出力する駆動回路と、
   前記駆動回路が生成した各駆動信号に応じて駆動される複数の画素と
   を具備する表示装置。
9. 請求項８の表示装置を具備する電子機器。
10. Ｐチャネル型の第１トランジスタとＮチャネル型の第２トランジスタとを第１電源線と第２電源線との間に直列に接続したインバータ回路を具備する電気回路を駆動する方法であって、
    前記インバータ回路に対する入力信号がハイレベルから立下がるときにローレベルに設定されるとともに前記入力信号がローレベルから立上がるときにハイレベルに設定される閾値制御信号を、前記第１トランジスタおよび前記第２トランジスタの各々のバックゲートに供給する
    電気回路の駆動方法。
11. 第１インバータ回路を含む第１クロックドインバータ回路と、
    第２インバータ回路を含むとともに出力部が前記第１クロックドインバータ回路の出力部に接続された第２クロックドインバータ回路と、
    入力部が前記第１クロックドインバータ回路の出力部に接続されるとともに出力部が前記第２クロックドインバータ回路の入力部に接続された第３インバータ回路とを具備し、
    前記第１インバータ回路と前記第２インバータ回路と前記第３インバータ回路との各々が、第１電源線と第２電源線との間に直列に接続されたＰチャネル型の第１トランジスタとＮチャネル型の第２トランジスタとを含む電気回路を駆動する方法であって、
    前記第１インバータ回路と前記第２インバータ回路と前記第３インバータ回路との各々について、当該インバータ回路に対する入力信号がハイレベルから立下がるときにローレベルに設定されるとともに前記入力信号がローレベルから立上がるときにハイレベルに設定される閾値制御信号を、当該インバータ回路の前記第１トランジスタおよび前記第２トランジスタの各々のバックゲートに供給する
    電気回路の駆動方法。
12. 前記第１クロックドインバータ回路および前記第２クロックドインバータ回路の各々は、前記第１電源線と前記第１トランジスタとの間に介在するＰチャネル型の第３トランジスタと、前記第２電源線と前記第２トランジスタとの間に介在するＮチャネル型の第４トランジスタとを含み、
    前記第１クロックドインバータ回路の前記第３トランジスタおよび前記第２クロックドインバータ回路の前記第４トランジスタの各々のゲートに対して第１制御信号を供給し、前記第１クロックドインバータ回路の前記第４トランジスタおよび前記第２クロックドインバータ回路の前記第３トランジスタの各々に対して、前記第１制御信号を反転した波形の第２制御信号を供給する一方、
    前記第１制御信号がハイレベルから立下がるときにローレベルに設定されるとともに前記第１制御信号がローレベルから立上がるときにハイレベルに設定される第１閾値制御信号を、前記第１クロックドインバータ回路の前記第３トランジスタおよび前記第２クロックドインバータ回路の前記第４トランジスタの各々のバックゲートに供給し、前記第１閾値制御信号を反転した波形の第２閾値制御信号を、前記第１クロックドインバータ回路の前記第４トランジスタおよび前記第２クロックドインバータ回路の前記第３トランジスタの各々のバックゲートに供給する
    請求項１１の電気回路の駆動方法。
    

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