JP2003143004A - レベルシフタ回路 - Google Patents
レベルシフタ回路Info
- Publication number
- JP2003143004A JP2003143004A JP2001340085A JP2001340085A JP2003143004A JP 2003143004 A JP2003143004 A JP 2003143004A JP 2001340085 A JP2001340085 A JP 2001340085A JP 2001340085 A JP2001340085 A JP 2001340085A JP 2003143004 A JP2003143004 A JP 2003143004A
- Authority
- JP
- Japan
- Prior art keywords
- channel mos
- mos transistor
- power supply
- supply voltage
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【課題】 静止電源電流の低減化および動作遅延時間の
短縮化を、チップ化する場合の構成面積の増大を抑制し
つつ、実現することができ、充分に、動作の高速化に対
応させることができるとともに、低消費電力化およびチ
ップの小型化を実現することができるレベルシフタ回路
を提供する。 【解決手段】 例えばオフ状態にある第二のＮチャネル
ＭＯＳトランジスタ６の基板端子の電位を低下させるこ
とにより、その閾値電位を高くしてオフリーク電流をさ
らに小さくし、かつオン状態にある第一のＮチャネルＭ
ＯＳトランジスタ５の基板端子の電位を上昇させること
により、そのオン抵抗をさらに低くして動作遅延時間を
短縮化する。
短縮化を、チップ化する場合の構成面積の増大を抑制し
つつ、実現することができ、充分に、動作の高速化に対
応させることができるとともに、低消費電力化およびチ
ップの小型化を実現することができるレベルシフタ回路
を提供する。 【解決手段】 例えばオフ状態にある第二のＮチャネル
ＭＯＳトランジスタ６の基板端子の電位を低下させるこ
とにより、その閾値電位を高くしてオフリーク電流をさ
らに小さくし、かつオン状態にある第一のＮチャネルＭ
ＯＳトランジスタ５の基板端子の電位を上昇させること
により、そのオン抵抗をさらに低くして動作遅延時間を
短縮化する。
Description
【０００１】
【発明の属する技術分野】本発明は、電源電圧の異なる
回路を接続する場合に、それら回路相互間で電圧レベル
をシフトして整合性をとるためのレベルシフタ回路に関
するものである。
回路を接続する場合に、それら回路相互間で電圧レベル
をシフトして整合性をとるためのレベルシフタ回路に関
するものである。
【０００２】
【従来の技術】従来から、電源電圧の異なる回路、例え
ば低電源電圧動作回路と高電源電圧動作回路とを接続す
る場合に、それら回路相互間で、例えば低電源電圧動作
回路側からの信号を、高電源電圧源による電圧レベルの
信号にシフトアップし、その信号を高電源電圧動作回路
側に供給することにより、電源電圧のレベルをシフトし
て整合性をとるためのレベルシフタ回路が広く使用され
ている。
ば低電源電圧動作回路と高電源電圧動作回路とを接続す
る場合に、それら回路相互間で、例えば低電源電圧動作
回路側からの信号を、高電源電圧源による電圧レベルの
信号にシフトアップし、その信号を高電源電圧動作回路
側に供給することにより、電源電圧のレベルをシフトし
て整合性をとるためのレベルシフタ回路が広く使用され
ている。
【０００３】以上のような従来のレベルシフタ回路につ
いて、その構成を以下に説明する。図２は従来のレベル
シフタ回路の構成を示す回路図である。図２において、
１、２は低電源電圧動作インバータ、３は高電源電圧動
作インバータ、４は高電源電圧源、５、６はＮチャネル
（以下、Ｎｃｈという）ＭＯＳトランジスタ、７、８は
Ｐチャネル（以下、Ｐｃｈという）ＭＯＳトランジス
タ、９は低電源電圧動作回路からの信号を入力するため
の入力信号端子、１０は高電源電圧動作回路への信号を
出力するための出力信号端子、１１はＮｃｈＭＯＳトラ
ンジスタ５のドレインとＰｃｈＭＯＳトランジスタ７の
ドレインとが接続されたノード、１２はＮｃｈＭＯＳト
ランジスタ６のドレインとＰｃｈＭＯＳトランジスタ８
のドレインとが接続されたノードである。
いて、その構成を以下に説明する。図２は従来のレベル
シフタ回路の構成を示す回路図である。図２において、
１、２は低電源電圧動作インバータ、３は高電源電圧動
作インバータ、４は高電源電圧源、５、６はＮチャネル
（以下、Ｎｃｈという）ＭＯＳトランジスタ、７、８は
Ｐチャネル（以下、Ｐｃｈという）ＭＯＳトランジス
タ、９は低電源電圧動作回路からの信号を入力するため
の入力信号端子、１０は高電源電圧動作回路への信号を
出力するための出力信号端子、１１はＮｃｈＭＯＳトラ
ンジスタ５のドレインとＰｃｈＭＯＳトランジスタ７の
ドレインとが接続されたノード、１２はＮｃｈＭＯＳト
ランジスタ６のドレインとＰｃｈＭＯＳトランジスタ８
のドレインとが接続されたノードである。
【０００４】以上のように構成されたレベルシフタ回路
について、その動作を以下に説明する。まず、低電源電
圧動作回路から入力信号端子９を通じて低レベルから高
レベルに変化する信号が入力したとき、低電源電圧動作
インバータ１の出力信号は高レベルから低レベルへと変
化する。そのとき、ＮｃｈＭＯＳトランジスタ６は、徐
々にオン抵抗が上昇し、ＮｃｈＭＯＳトランジスタ６の
ソース・ドレイン間の電圧が上昇する。同時に、低電源
電圧動作インバータ２からの出力信号は低レベルから高
レベルに変化し、ＮｃｈＭＯＳトランジスタ５が導通し
て徐々にオン抵抗が低くなり、ＮｃｈＭＯＳトランジス
タ５のソース・ドレイン間電圧が低下する。
について、その動作を以下に説明する。まず、低電源電
圧動作回路から入力信号端子９を通じて低レベルから高
レベルに変化する信号が入力したとき、低電源電圧動作
インバータ１の出力信号は高レベルから低レベルへと変
化する。そのとき、ＮｃｈＭＯＳトランジスタ６は、徐
々にオン抵抗が上昇し、ＮｃｈＭＯＳトランジスタ６の
ソース・ドレイン間の電圧が上昇する。同時に、低電源
電圧動作インバータ２からの出力信号は低レベルから高
レベルに変化し、ＮｃｈＭＯＳトランジスタ５が導通し
て徐々にオン抵抗が低くなり、ＮｃｈＭＯＳトランジス
タ５のソース・ドレイン間電圧が低下する。
【０００５】以上のようなＮｃｈＭＯＳトランジスタ
５、６の動作により、ＰｃｈＭＯＳトランジスタ８のゲ
ート電圧が低下し、ＰｃｈＭＯＳトランジスタ８のドレ
イン電圧が上昇するとともに、ＰｃｈＭＯＳトランジス
タ７のゲート電圧が上昇し、ＰｃｈＭＯＳトランジスタ
７のドレイン電圧が低下する。
５、６の動作により、ＰｃｈＭＯＳトランジスタ８のゲ
ート電圧が低下し、ＰｃｈＭＯＳトランジスタ８のドレ
イン電圧が上昇するとともに、ＰｃｈＭＯＳトランジス
タ７のゲート電圧が上昇し、ＰｃｈＭＯＳトランジスタ
７のドレイン電圧が低下する。
【０００６】最終的に低電源電圧動作回路からの入力信
号端子９の信号が高レベルになると、ＮｃｈＭＯＳトラ
ンジスタ５が完全に導通し、ノード１１の電圧は０Ｖと
なる。また、ＮｃｈＭＯＳトランジスタ６が完全に非導
通状態となって、ノード１２の電圧が高電源電圧源４と
等しくなる。
号端子９の信号が高レベルになると、ＮｃｈＭＯＳトラ
ンジスタ５が完全に導通し、ノード１１の電圧は０Ｖと
なる。また、ＮｃｈＭＯＳトランジスタ６が完全に非導
通状態となって、ノード１２の電圧が高電源電圧源４と
等しくなる。
【０００７】そのとき、ＰｃｈＭＯＳトランジスタ７が
非導通となるとともに、ＰｃｈＭＯＳトランジスタ８が
導通し、高電源電圧動作インバータ３により高電源電圧
動作回路への出力信号端子１０の電位が高電源電圧と等
しくなる。
非導通となるとともに、ＰｃｈＭＯＳトランジスタ８が
導通し、高電源電圧動作インバータ３により高電源電圧
動作回路への出力信号端子１０の電位が高電源電圧と等
しくなる。
【０００８】一方、低電源電圧動作回路から入力信号端
子９を通じて高レベルから低レベルに変化する信号が入
力したとき、低電源電圧動作インバータ１の出力信号は
低レベルから高レベルへと変化する。そのとき、Ｎｃｈ
ＭＯＳトランジスタ６は導通して徐々にオン抵抗が低く
なり、ＮｃｈＭＯＳトランジスタ６のソース・ドレイン
間の電圧が低下する。同時に、低電源電圧動作インバー
タ２からの出力信号が高レベルから低レベルに変化し、
ＮｃｈＭＯＳトランジスタ５が、徐々にオン抵抗が上昇
し、ＮｃｈＭＯＳトランジスタ５のソース・ドレイン間
電圧が上昇する。
子９を通じて高レベルから低レベルに変化する信号が入
力したとき、低電源電圧動作インバータ１の出力信号は
低レベルから高レベルへと変化する。そのとき、Ｎｃｈ
ＭＯＳトランジスタ６は導通して徐々にオン抵抗が低く
なり、ＮｃｈＭＯＳトランジスタ６のソース・ドレイン
間の電圧が低下する。同時に、低電源電圧動作インバー
タ２からの出力信号が高レベルから低レベルに変化し、
ＮｃｈＭＯＳトランジスタ５が、徐々にオン抵抗が上昇
し、ＮｃｈＭＯＳトランジスタ５のソース・ドレイン間
電圧が上昇する。
【０００９】以上のようなＮｃｈＭＯＳトランジスタ
５、６の動作により、ＰｃｈＭＯＳトランジスタ７のゲ
ート電圧が低下し、ＰｃｈＭＯＳトランジスタ７のドレ
イン電圧が上昇するとともに、ＰｃｈＭＯＳトランジス
タ８のゲート電圧が上昇し、ＰｃｈＭＯＳトランジスタ
８のドレイン電圧が低下する。
５、６の動作により、ＰｃｈＭＯＳトランジスタ７のゲ
ート電圧が低下し、ＰｃｈＭＯＳトランジスタ７のドレ
イン電圧が上昇するとともに、ＰｃｈＭＯＳトランジス
タ８のゲート電圧が上昇し、ＰｃｈＭＯＳトランジスタ
８のドレイン電圧が低下する。
【００１０】最終的に低電源電圧動作回路からの入力信
号端子９の信号が低レベルになると、ＮｃｈＭＯＳトラ
ンジスタ５が完全に非導通となって、ノード１１の電圧
が高電源電圧源４と等しくなる。また、ＮｃｈＭＯＳト
ランジスタ６が完全に導通し、ノード１２の電圧が０Ｖ
になる。
号端子９の信号が低レベルになると、ＮｃｈＭＯＳトラ
ンジスタ５が完全に非導通となって、ノード１１の電圧
が高電源電圧源４と等しくなる。また、ＮｃｈＭＯＳト
ランジスタ６が完全に導通し、ノード１２の電圧が０Ｖ
になる。
【００１１】そのとき、ＰｃｈＭＯＳトランジスタ７は
導通するとともに、ＰｃｈＭＯＳトランジスタ８は非導
通となり、高電源電圧動作インバータ３により高電源電
圧動作回路への出力信号端子１０の電位は０Ｖとなる。
導通するとともに、ＰｃｈＭＯＳトランジスタ８は非導
通となり、高電源電圧動作インバータ３により高電源電
圧動作回路への出力信号端子１０の電位は０Ｖとなる。
【００１２】このようにして、図２に示した従来レベル
シフタ回路を用いることにより、低電源電圧動作回路か
ら出力される低電圧振幅の信号を、高電源電圧動作回路
へ入力する高電圧振幅の信号へ変換するようにしてい
る。
シフタ回路を用いることにより、低電源電圧動作回路か
ら出力される低電圧振幅の信号を、高電源電圧動作回路
へ入力する高電圧振幅の信号へ変換するようにしてい
る。
【００１３】
【発明が解決しようとする課題】しかしながら上記のよ
うな従来のレベルシフタ回路では、低電源電圧と高電源
電圧の電圧差が大きい場合には、低電源電圧の信号振幅
をゲートに入力して動作するＮｃｈＭＯＳトランジスタ
５、６のオン抵抗が高くなり、動作遅延時間が増大して
高速動作に対応できなくなるという問題点を有してい
た。
うな従来のレベルシフタ回路では、低電源電圧と高電源
電圧の電圧差が大きい場合には、低電源電圧の信号振幅
をゲートに入力して動作するＮｃｈＭＯＳトランジスタ
５、６のオン抵抗が高くなり、動作遅延時間が増大して
高速動作に対応できなくなるという問題点を有してい
た。
【００１４】これに対して、ＮｃｈＭＯＳトランジスタ
５、６の閾値電圧を下げてオン抵抗を低減する手段や、
ＮｃｈＭＯＳトランジスタ５、６のゲート電極幅を大き
くしてオン抵抗を低減する手段などがあるが、これらの
手段では、それぞれオフリーク電流が増大するとともに
チップ面積が増大して、低消費電力化およびチップの小
型化が難しくなるという問題点を有していた。
５、６の閾値電圧を下げてオン抵抗を低減する手段や、
ＮｃｈＭＯＳトランジスタ５、６のゲート電極幅を大き
くしてオン抵抗を低減する手段などがあるが、これらの
手段では、それぞれオフリーク電流が増大するとともに
チップ面積が増大して、低消費電力化およびチップの小
型化が難しくなるという問題点を有していた。
【００１５】本発明は、上記従来の問題点を解決するも
ので、静止電源電流の低減化および動作遅延時間の短縮
化を、チップ化する場合の構成面積の増大を抑制しつ
つ、実現することができ、充分に、動作の高速化に対応
させることができるとともに、低消費電力化およびチッ
プの小型化を実現することができるレベルシフタ回路を
提供する。
ので、静止電源電流の低減化および動作遅延時間の短縮
化を、チップ化する場合の構成面積の増大を抑制しつ
つ、実現することができ、充分に、動作の高速化に対応
させることができるとともに、低消費電力化およびチッ
プの小型化を実現することができるレベルシフタ回路を
提供する。
【００１６】
【課題を解決するための手段】上記の課題を解決するた
めに本発明のレベルシフタ回路は、電源電圧の異なる回
路として低電源電圧動作回路と高電源電圧動作回路とを
接続する場合に、それら電源電圧動作回路の相互間に、
一方の電源電圧動作回路側からの信号のレベル変化に同
期してオン・オフする第一のＮチャネルＭＯＳトランジ
スタと、前記一方の電源電圧動作回路側からの信号のレ
ベル変化とは反転してオン・オフする第二のＮチャネル
ＭＯＳトランジスタと、前記第二のＮチャネルＭＯＳト
ランジスタに同期してオン・オフする第一のＰチャネル
ＭＯＳトランジスタと、前記第一のＮチャネルＭＯＳト
ランジスタに同期してオン・オフする第二のＰチャネル
ＭＯＳトランジスタとを、他方の電源電圧動作回路側の
電源電圧から、前記第一のＰチャネルＭＯＳトランジス
タ、前記第一のＮチャネルＭＯＳトランジスタを経て、
接地電位まで直列接続されるとともに、前記他方の電源
電圧動作回路側の電源電圧から、前記第二のＰチャネル
ＭＯＳトランジスタ、前記第二のＮチャネルＭＯＳトラ
ンジスタを経て、前記接地電位まで直列接続されるよう
に設け、前記第一のＰチャネルＭＯＳトランジスタと前
記第一のＮチャネルＭＯＳトランジスタとの第一の接続
点、あるいは前記第二のＰチャネルＭＯＳトランジスタ
と前記第二のＮチャネルＭＯＳトランジスタとの第二の
接続点からの信号を、前記他方の電源電圧動作回路側の
電源電圧により動作するバッファを通じて、前記他方の
電源電圧動作回路へ供給することにより、前記電源電圧
動作回路の相互間で、前記一方の電源電圧動作回路側か
らの信号の電圧レベルをシフトし、前記他方の電源電圧
動作回路側の信号の電圧レベルとのレベル整合をとるレ
ベルシフタ回路であって、アノードが前記第一のＮチャ
ネルＭＯＳトランジスタの基板端子に接続され、カソー
ドが前記第二の接続点に接続された第一のダイオード
と、アノードが前記第二のＮチャネルＭＯＳトランジス
タの基板端子に接続され、カソードが前記第一の接続点
に接続された第二のダイオードとを設けた構成としたこ
とを特徴とする。
めに本発明のレベルシフタ回路は、電源電圧の異なる回
路として低電源電圧動作回路と高電源電圧動作回路とを
接続する場合に、それら電源電圧動作回路の相互間に、
一方の電源電圧動作回路側からの信号のレベル変化に同
期してオン・オフする第一のＮチャネルＭＯＳトランジ
スタと、前記一方の電源電圧動作回路側からの信号のレ
ベル変化とは反転してオン・オフする第二のＮチャネル
ＭＯＳトランジスタと、前記第二のＮチャネルＭＯＳト
ランジスタに同期してオン・オフする第一のＰチャネル
ＭＯＳトランジスタと、前記第一のＮチャネルＭＯＳト
ランジスタに同期してオン・オフする第二のＰチャネル
ＭＯＳトランジスタとを、他方の電源電圧動作回路側の
電源電圧から、前記第一のＰチャネルＭＯＳトランジス
タ、前記第一のＮチャネルＭＯＳトランジスタを経て、
接地電位まで直列接続されるとともに、前記他方の電源
電圧動作回路側の電源電圧から、前記第二のＰチャネル
ＭＯＳトランジスタ、前記第二のＮチャネルＭＯＳトラ
ンジスタを経て、前記接地電位まで直列接続されるよう
に設け、前記第一のＰチャネルＭＯＳトランジスタと前
記第一のＮチャネルＭＯＳトランジスタとの第一の接続
点、あるいは前記第二のＰチャネルＭＯＳトランジスタ
と前記第二のＮチャネルＭＯＳトランジスタとの第二の
接続点からの信号を、前記他方の電源電圧動作回路側の
電源電圧により動作するバッファを通じて、前記他方の
電源電圧動作回路へ供給することにより、前記電源電圧
動作回路の相互間で、前記一方の電源電圧動作回路側か
らの信号の電圧レベルをシフトし、前記他方の電源電圧
動作回路側の信号の電圧レベルとのレベル整合をとるレ
ベルシフタ回路であって、アノードが前記第一のＮチャ
ネルＭＯＳトランジスタの基板端子に接続され、カソー
ドが前記第二の接続点に接続された第一のダイオード
と、アノードが前記第二のＮチャネルＭＯＳトランジス
タの基板端子に接続され、カソードが前記第一の接続点
に接続された第二のダイオードとを設けた構成としたこ
とを特徴とする。
【００１７】以上により、例えばオフ状態にあるＮチャ
ネルＭＯＳトランジスタの基板端子の電位を低下させる
ことにより、その閾値電位を高くしてオフリーク電流を
さらに小さくし、かつオン状態にあるＮチャネルＭＯＳ
トランジスタの基板端子の電位を上昇させることによ
り、そのオン抵抗をさらに低くして動作遅延時間を短縮
化することができる。
ネルＭＯＳトランジスタの基板端子の電位を低下させる
ことにより、その閾値電位を高くしてオフリーク電流を
さらに小さくし、かつオン状態にあるＮチャネルＭＯＳ
トランジスタの基板端子の電位を上昇させることによ
り、そのオン抵抗をさらに低くして動作遅延時間を短縮
化することができる。
【００１８】
【発明の実施の形態】本発明の請求項１に記載のレベル
シフタ回路は、電源電圧の異なる回路として低電源電圧
動作回路と高電源電圧動作回路とを接続する場合に、そ
れら電源電圧動作回路の相互間に、一方の電源電圧動作
回路側からの信号のレベル変化に同期してオン・オフす
る第一のＮチャネルＭＯＳトランジスタと、前記一方の
電源電圧動作回路側からの信号のレベル変化とは反転し
てオン・オフする第二のＮチャネルＭＯＳトランジスタ
と、前記第二のＮチャネルＭＯＳトランジスタに同期し
てオン・オフする第一のＰチャネルＭＯＳトランジスタ
と、前記第一のＮチャネルＭＯＳトランジスタに同期し
てオン・オフする第二のＰチャネルＭＯＳトランジスタ
とを、他方の電源電圧動作回路側の電源電圧から、前記
第一のＰチャネルＭＯＳトランジスタ、前記第一のＮチ
ャネルＭＯＳトランジスタを経て、接地電位まで直列接
続されるとともに、前記他方の電源電圧動作回路側の電
源電圧から、前記第二のＰチャネルＭＯＳトランジス
タ、前記第二のＮチャネルＭＯＳトランジスタを経て、
前記接地電位まで直列接続されるように設け、前記第一
のＰチャネルＭＯＳトランジスタと前記第一のＮチャネ
ルＭＯＳトランジスタとの第一の接続点、あるいは前記
第二のＰチャネルＭＯＳトランジスタと前記第二のＮチ
ャネルＭＯＳトランジスタとの第二の接続点からの信号
を、前記他方の電源電圧動作回路側の電源電圧により動
作するバッファを通じて、前記他方の電源電圧動作回路
へ供給することにより、前記電源電圧動作回路の相互間
で、前記一方の電源電圧動作回路側からの信号の電圧レ
ベルをシフトし、前記他方の電源電圧動作回路側の信号
の電圧レベルとのレベル整合をとるレベルシフタ回路で
あって、アノードが前記第一のＮチャネルＭＯＳトラン
ジスタの基板端子に接続され、カソードが前記第二の接
続点に接続された第一のダイオードと、アノードが前記
第二のＮチャネルＭＯＳトランジスタの基板端子に接続
され、カソードが前記第一の接続点に接続された第二の
ダイオードとを設けた構成とする。
シフタ回路は、電源電圧の異なる回路として低電源電圧
動作回路と高電源電圧動作回路とを接続する場合に、そ
れら電源電圧動作回路の相互間に、一方の電源電圧動作
回路側からの信号のレベル変化に同期してオン・オフす
る第一のＮチャネルＭＯＳトランジスタと、前記一方の
電源電圧動作回路側からの信号のレベル変化とは反転し
てオン・オフする第二のＮチャネルＭＯＳトランジスタ
と、前記第二のＮチャネルＭＯＳトランジスタに同期し
てオン・オフする第一のＰチャネルＭＯＳトランジスタ
と、前記第一のＮチャネルＭＯＳトランジスタに同期し
てオン・オフする第二のＰチャネルＭＯＳトランジスタ
とを、他方の電源電圧動作回路側の電源電圧から、前記
第一のＰチャネルＭＯＳトランジスタ、前記第一のＮチ
ャネルＭＯＳトランジスタを経て、接地電位まで直列接
続されるとともに、前記他方の電源電圧動作回路側の電
源電圧から、前記第二のＰチャネルＭＯＳトランジス
タ、前記第二のＮチャネルＭＯＳトランジスタを経て、
前記接地電位まで直列接続されるように設け、前記第一
のＰチャネルＭＯＳトランジスタと前記第一のＮチャネ
ルＭＯＳトランジスタとの第一の接続点、あるいは前記
第二のＰチャネルＭＯＳトランジスタと前記第二のＮチ
ャネルＭＯＳトランジスタとの第二の接続点からの信号
を、前記他方の電源電圧動作回路側の電源電圧により動
作するバッファを通じて、前記他方の電源電圧動作回路
へ供給することにより、前記電源電圧動作回路の相互間
で、前記一方の電源電圧動作回路側からの信号の電圧レ
ベルをシフトし、前記他方の電源電圧動作回路側の信号
の電圧レベルとのレベル整合をとるレベルシフタ回路で
あって、アノードが前記第一のＮチャネルＭＯＳトラン
ジスタの基板端子に接続され、カソードが前記第二の接
続点に接続された第一のダイオードと、アノードが前記
第二のＮチャネルＭＯＳトランジスタの基板端子に接続
され、カソードが前記第一の接続点に接続された第二の
ダイオードとを設けた構成とする。
【００１９】請求項４に記載のレベルシフタ回路は、第
一のＰチャネルＭＯＳトランジスタと第二のＰチャネル
ＭＯＳトランジスタと第一のＮチャネルＭＯＳトランジ
スタと第二のＮチャネルＭＯＳトランジスタとを有する
レベルシフタ回路において、前記第一のＰチャネルＭＯ
Ｓトランジスタは、ソース及び基板端子が電源電圧源に
接続され、ドレインが第一のノードに接続され、ゲート
が第二のノードに接続されており、前記第二のＰチャネ
ルＭＯＳトランジスタは、ソース及び基板端子が前記電
源電圧源に接続され、ドレインが前記第二のノードに接
続され、ゲートが前記第一のノードに接続されており、
前記第一のＮチャネルＭＯＳトランジスタは、ドレイン
が前記第一のノードに接続され、ソースが接地源に接続
され、ゲートが第一の入力信号に接続されており、前記
第二のＮチャネルＭＯＳトランジスタは、ドレインが前
記第二のノードに接続され、ソースが前記接地源に接続
され、ゲートが前記第一の入力信号の反転信号となる第
二の入力信号に接続されており、アノードが前記第一の
ＮチャネルＭＯＳトランジスタの基板端子に接続され、
カソードが前記第二のノードに接続された第一のダイオ
ードと、アノードが前記第二のＮチャネルＭＯＳトラン
ジスタの基板端子に接続され、カソードが前記第一のノ
ードに接続された第二のダイオードとを備えている構成
とする。
一のＰチャネルＭＯＳトランジスタと第二のＰチャネル
ＭＯＳトランジスタと第一のＮチャネルＭＯＳトランジ
スタと第二のＮチャネルＭＯＳトランジスタとを有する
レベルシフタ回路において、前記第一のＰチャネルＭＯ
Ｓトランジスタは、ソース及び基板端子が電源電圧源に
接続され、ドレインが第一のノードに接続され、ゲート
が第二のノードに接続されており、前記第二のＰチャネ
ルＭＯＳトランジスタは、ソース及び基板端子が前記電
源電圧源に接続され、ドレインが前記第二のノードに接
続され、ゲートが前記第一のノードに接続されており、
前記第一のＮチャネルＭＯＳトランジスタは、ドレイン
が前記第一のノードに接続され、ソースが接地源に接続
され、ゲートが第一の入力信号に接続されており、前記
第二のＮチャネルＭＯＳトランジスタは、ドレインが前
記第二のノードに接続され、ソースが前記接地源に接続
され、ゲートが前記第一の入力信号の反転信号となる第
二の入力信号に接続されており、アノードが前記第一の
ＮチャネルＭＯＳトランジスタの基板端子に接続され、
カソードが前記第二のノードに接続された第一のダイオ
ードと、アノードが前記第二のＮチャネルＭＯＳトラン
ジスタの基板端子に接続され、カソードが前記第一のノ
ードに接続された第二のダイオードとを備えている構成
とする。
【００２０】これらの構成によると、例えば第一のＮチ
ャネルＭＯＳトランジスタがオンする場合には、第二の
ＮチャネルＭＯＳトランジスタがオンし、そのドレイン
電圧が上昇することにより、第一のダイオードは逆バイ
アス印加となり、その寄生容量の容量カップリングによ
って第一のＮチャネルＭＯＳトランジスタの基板端子の
電位が上昇して、第一のＮチャネルＭＯＳトランジスタ
は低閾値トランジスタとなるとともにオン抵抗を低下さ
せ、同時に、第一のＮチャネルＭＯＳトランジスタのド
レイン電圧が低下することにより、第二のダイオードの
順方向バイアス電流によって第二のＮチャネルＭＯＳト
ランジスタの基板端子の電位が低下して、第二のＮチャ
ネルＭＯＳトランジスタは高閾値トランジスタとなる。
ャネルＭＯＳトランジスタがオンする場合には、第二の
ＮチャネルＭＯＳトランジスタがオンし、そのドレイン
電圧が上昇することにより、第一のダイオードは逆バイ
アス印加となり、その寄生容量の容量カップリングによ
って第一のＮチャネルＭＯＳトランジスタの基板端子の
電位が上昇して、第一のＮチャネルＭＯＳトランジスタ
は低閾値トランジスタとなるとともにオン抵抗を低下さ
せ、同時に、第一のＮチャネルＭＯＳトランジスタのド
レイン電圧が低下することにより、第二のダイオードの
順方向バイアス電流によって第二のＮチャネルＭＯＳト
ランジスタの基板端子の電位が低下して、第二のＮチャ
ネルＭＯＳトランジスタは高閾値トランジスタとなる。
【００２１】請求項２に記載のレベルシフタ回路は、請
求項１に記載の第一、第二のダイオードの代わりにキャ
パシタ素子を配置した構成とする。請求項５に記載のレ
ベルシフタ回路は、請求項４に記載の第一、第二のダイ
オードの代わりにキャパシタ素子を配置した構成とす
る。
求項１に記載の第一、第二のダイオードの代わりにキャ
パシタ素子を配置した構成とする。請求項５に記載のレ
ベルシフタ回路は、請求項４に記載の第一、第二のダイ
オードの代わりにキャパシタ素子を配置した構成とす
る。
【００２２】これらの構成によると、ダイオードの代わ
りに用いた容量素子によって、例えばオフ状態にあるＮ
チャネルＭＯＳトランジスタの基板端子の電位を低下さ
せることにより、その閾値電位を高くしてオフリーク電
流をさらに小さくし、かつオン状態にあるＮチャネルＭ
ＯＳトランジスタの基板端子の電位を上昇させることに
より、そのオン抵抗をさらに低くして動作遅延時間の短
縮化を可能とする。
りに用いた容量素子によって、例えばオフ状態にあるＮ
チャネルＭＯＳトランジスタの基板端子の電位を低下さ
せることにより、その閾値電位を高くしてオフリーク電
流をさらに小さくし、かつオン状態にあるＮチャネルＭ
ＯＳトランジスタの基板端子の電位を上昇させることに
より、そのオン抵抗をさらに低くして動作遅延時間の短
縮化を可能とする。
【００２３】請求項３に記載のレベルシフタ回路は、請
求項１または請求項２に記載の少なくとも第一のＮチャ
ネルＭＯＳトランジスタと第二のＮチャネルＭＯＳトラ
ンジスタをシリコン・オン・インシュレータ基板上に形
成し、それらの基板端子として前記シリコン・オン・イ
ンシュレータ基板端子の電位を制御するよう構成する。
求項１または請求項２に記載の少なくとも第一のＮチャ
ネルＭＯＳトランジスタと第二のＮチャネルＭＯＳトラ
ンジスタをシリコン・オン・インシュレータ基板上に形
成し、それらの基板端子として前記シリコン・オン・イ
ンシュレータ基板端子の電位を制御するよう構成する。
【００２４】この構成によると、ＳＯＩ基板上に回路構
成をチップ化する場合には、ＳＯＩ効果により、オフリ
ーク電流をさらに小さくするとともに、構成面積の増大
を抑制する。
成をチップ化する場合には、ＳＯＩ効果により、オフリ
ーク電流をさらに小さくするとともに、構成面積の増大
を抑制する。
【００２５】以下、本発明の実施の形態を示すレベルシ
フタ回路について、図面を参照しながら具体的に説明す
る。 （実施の形態１）本発明の実施の形態１のレベルシフタ
回路を説明する。
フタ回路について、図面を参照しながら具体的に説明す
る。 （実施の形態１）本発明の実施の形態１のレベルシフタ
回路を説明する。
【００２６】図１は本実施の形態１のレベルシフタ回路
の構成を示す回路図である。図４は本実施の形態１のレ
ベルシフタ回路のチップ構造例を示すレイアウト図であ
り、図５は本実施の形態１のレベルシフタ回路のチップ
構成例を示すデバイス構造図である。図１において、
１、２は低電源電圧動作インバータ、３は高電源電圧動
作インバータ、４は高電源電圧源、５、６はＮチャネル
ＭＯＳトランジスタ、７、８はＰチャネルＭＯＳトラン
ジスタ、９は低電源電圧動作回路からの入力信号端子、
１０は高電源電圧動作回路への出力信号端子、１１はＮ
ｃｈＭＯＳトランジスタ５のドレインとＰｃｈＭＯＳト
ランジスタ７のドレインが接続されたノード、１２はＮ
ｃｈＭＯＳトランジスタ６のドレインとＰｃｈＭＯＳト
ランジスタ８のドレインが接続されたノードである。
の構成を示す回路図である。図４は本実施の形態１のレ
ベルシフタ回路のチップ構造例を示すレイアウト図であ
り、図５は本実施の形態１のレベルシフタ回路のチップ
構成例を示すデバイス構造図である。図１において、
１、２は低電源電圧動作インバータ、３は高電源電圧動
作インバータ、４は高電源電圧源、５、６はＮチャネル
ＭＯＳトランジスタ、７、８はＰチャネルＭＯＳトラン
ジスタ、９は低電源電圧動作回路からの入力信号端子、
１０は高電源電圧動作回路への出力信号端子、１１はＮ
ｃｈＭＯＳトランジスタ５のドレインとＰｃｈＭＯＳト
ランジスタ７のドレインが接続されたノード、１２はＮ
ｃｈＭＯＳトランジスタ６のドレインとＰｃｈＭＯＳト
ランジスタ８のドレインが接続されたノードである。
【００２７】１３と１４はダイオードであり、ダイオー
ド１３は、アノードがＮｃｈＭＯＳトランジスタ５の基
板端子１５に接続され、カソードがＮｃｈＭＯＳトラン
ジスタ６のドレインに接続される。ダイオード１４は、
アノードがＮｃｈＭＯＳトランジスタ６の基板端子１６
に接続され、カソードがＮｃｈＭＯＳトランジスタ５の
ドレインに接続される。
ド１３は、アノードがＮｃｈＭＯＳトランジスタ５の基
板端子１５に接続され、カソードがＮｃｈＭＯＳトラン
ジスタ６のドレインに接続される。ダイオード１４は、
アノードがＮｃｈＭＯＳトランジスタ６の基板端子１６
に接続され、カソードがＮｃｈＭＯＳトランジスタ５の
ドレインに接続される。
【００２８】以上のように構成されたレベルシフタ回路
について、その動作を以下に説明する。入力信号端子９
に低レベルから高レベルに変化する信号が入力したと
き、低電源電圧動作インバータ１の出力信号は高レベル
から低レベルへと変化する。ＮｃｈＭＯＳトランジスタ
６は徐々にオン抵抗が上昇し、ＮｃｈＭＯＳトランジス
タ６のソース−ドレイン間の電圧が上昇して、ノード１
２の電圧も上昇する。
について、その動作を以下に説明する。入力信号端子９
に低レベルから高レベルに変化する信号が入力したと
き、低電源電圧動作インバータ１の出力信号は高レベル
から低レベルへと変化する。ＮｃｈＭＯＳトランジスタ
６は徐々にオン抵抗が上昇し、ＮｃｈＭＯＳトランジス
タ６のソース−ドレイン間の電圧が上昇して、ノード１
２の電圧も上昇する。
【００２９】同時に、低電源電圧動作インバータ２の出
力信号は低レベルから高レベルへと変化し、ＮｃｈＭＯ
Ｓトランジスタ５が導通して徐々にオン抵抗が低くな
り、ＮｃｈＭＯＳトランジスタ５のソース−ドレイン間
の電圧が低下して、ノード１１の電圧も低下する。
力信号は低レベルから高レベルへと変化し、ＮｃｈＭＯ
Ｓトランジスタ５が導通して徐々にオン抵抗が低くな
り、ＮｃｈＭＯＳトランジスタ５のソース−ドレイン間
の電圧が低下して、ノード１１の電圧も低下する。
【００３０】基板端子１６の電位は、ＮｃｈＭＯＳトラ
ンジスタ６のドレイン電圧の上昇と共にドレイン−基板
間の容量カップリングにより、上昇しようとするが、ダ
イオード１４のカソード側をノード１１に接続している
ために、ダイオード１４は順方向バイアスとなり、基板
端子１６からノード１１へ電流が流れて基板端子１６の
電位の上昇が抑制される。
ンジスタ６のドレイン電圧の上昇と共にドレイン−基板
間の容量カップリングにより、上昇しようとするが、ダ
イオード１４のカソード側をノード１１に接続している
ために、ダイオード１４は順方向バイアスとなり、基板
端子１６からノード１１へ電流が流れて基板端子１６の
電位の上昇が抑制される。
【００３１】一方、基板端子１５の電位は、ＮｃｈＭＯ
Ｓトランジスタ５のドレイン電圧の低下と共にドレイン
−基板間の容量カップリングにより、低下しようとする
が、ダイオード１３のカソード側をノード１２に接続し
ているために、ダイオード１３は逆方向バイアスとな
り、ダイオード１３の寄生容量の容量カップリングによ
り基板端子１５の電位は上昇する。
Ｓトランジスタ５のドレイン電圧の低下と共にドレイン
−基板間の容量カップリングにより、低下しようとする
が、ダイオード１３のカソード側をノード１２に接続し
ているために、ダイオード１３は逆方向バイアスとな
り、ダイオード１３の寄生容量の容量カップリングによ
り基板端子１５の電位は上昇する。
【００３２】以上のようなＮｃｈＭＯＳトランジスタ
５、６の動作により、ＰｃｈＭＯＳトランジスタ８のゲ
ート電圧が低下し、ＰｃｈＭＯＳトランジスタ８のドレ
イン電圧が上昇するとともに、ＰｃｈＭＯＳトランジス
タ７のゲート電圧が上昇し、ＰｃｈＭＯＳトランジスタ
７のドレイン電圧が低下し、最終的に低電源電圧動作回
路からの入力信号端子９の信号が高レベルになると、Ｎ
ｃｈＭＯＳトランジスタ５が完全に導通し、ノード１１
の電圧は０Ｖとなり、ＮｃｈＭＯＳトランジスタ６は完
全に非導通状態となって、ノード１２の電圧が高電源電
圧源４と等しくなる。
５、６の動作により、ＰｃｈＭＯＳトランジスタ８のゲ
ート電圧が低下し、ＰｃｈＭＯＳトランジスタ８のドレ
イン電圧が上昇するとともに、ＰｃｈＭＯＳトランジス
タ７のゲート電圧が上昇し、ＰｃｈＭＯＳトランジスタ
７のドレイン電圧が低下し、最終的に低電源電圧動作回
路からの入力信号端子９の信号が高レベルになると、Ｎ
ｃｈＭＯＳトランジスタ５が完全に導通し、ノード１１
の電圧は０Ｖとなり、ＮｃｈＭＯＳトランジスタ６は完
全に非導通状態となって、ノード１２の電圧が高電源電
圧源４と等しくなる。
【００３３】そのとき、ＰｃｈＭＯＳトランジスタ７が
非導通となり、ＰｃｈＭＯＳトランジスタ８が導通し
て、高電源電圧動作インバータ３により、高電源電圧動
作回路への出力信号端子の電位が高電源電圧と等しくな
る。
非導通となり、ＰｃｈＭＯＳトランジスタ８が導通し
て、高電源電圧動作インバータ３により、高電源電圧動
作回路への出力信号端子の電位が高電源電圧と等しくな
る。
【００３４】一般的に、ＮｃｈＭＯＳトランジスタは、
基板端子の電位が低下することで閾値電圧は大きくな
り、基板端子の電位が上昇することで閾値電圧は小さく
なる。これにより、ＮｃｈＭＯＳトランジスタ５は低閾
値トランジスタで高負荷駆動電流特性となり、ＮｃｈＭ
ＯＳトランジスタ６は高閾値トランジスタで低オフリー
ク電流特性となる。
基板端子の電位が低下することで閾値電圧は大きくな
り、基板端子の電位が上昇することで閾値電圧は小さく
なる。これにより、ＮｃｈＭＯＳトランジスタ５は低閾
値トランジスタで高負荷駆動電流特性となり、ＮｃｈＭ
ＯＳトランジスタ６は高閾値トランジスタで低オフリー
ク電流特性となる。
【００３５】次に、低電源電圧動作回路から入力信号端
子９を通じて高レベルから低レベルに変化する信号が入
力したとき、低電源電圧動作インバータ１の出力信号は
低レベルから高レベルへと変化する。そのとき、Ｎｃｈ
ＭＯＳトランジスタ６は導通し、徐々にオン抵抗が低下
することで、ＮｃｈＭＯＳトランジスタ６のソース−ド
レイン間の電圧が低下する。同時に低電源電圧動作イン
バータ２からの出力信号が高レベルから低レベルに変化
し、ＮｃｈＭＯＳトランジスタ５は徐々にオン抵抗が上
昇して、ＮｃｈＭＯＳトランジスタ５のソース−ドレイ
ン間の電圧が上昇する。
子９を通じて高レベルから低レベルに変化する信号が入
力したとき、低電源電圧動作インバータ１の出力信号は
低レベルから高レベルへと変化する。そのとき、Ｎｃｈ
ＭＯＳトランジスタ６は導通し、徐々にオン抵抗が低下
することで、ＮｃｈＭＯＳトランジスタ６のソース−ド
レイン間の電圧が低下する。同時に低電源電圧動作イン
バータ２からの出力信号が高レベルから低レベルに変化
し、ＮｃｈＭＯＳトランジスタ５は徐々にオン抵抗が上
昇して、ＮｃｈＭＯＳトランジスタ５のソース−ドレイ
ン間の電圧が上昇する。
【００３６】基板端子１５の電位は、ＮｃｈＭＯＳトラ
ンジスタ５のドレイン電圧の上昇と共にドレイン−基板
間の容量カップリングにより、上昇しようとするが、ダ
イオード１３のカソード側をノード１２に接続している
ために、ダイオード１３は順方向バイアスとなり、基板
端子１５からノード１２へ電流が流れて、基板端子１５
の電位の上昇が抑制される。
ンジスタ５のドレイン電圧の上昇と共にドレイン−基板
間の容量カップリングにより、上昇しようとするが、ダ
イオード１３のカソード側をノード１２に接続している
ために、ダイオード１３は順方向バイアスとなり、基板
端子１５からノード１２へ電流が流れて、基板端子１５
の電位の上昇が抑制される。
【００３７】一方、基板端子１６の電位は、ＮｃｈＭＯ
Ｓトランジスタ６のドレイン電圧の低下と共にドレイン
−基板間の容量カップリングにより、低下しようとする
が、ダイオード１４のカソード側をノード１１に接続し
ているために、ダイオード１４は逆方向バイアスとな
り、ダイオードの寄生容量の容量カップリングにより、
基板端子１６の電位は上昇する。
Ｓトランジスタ６のドレイン電圧の低下と共にドレイン
−基板間の容量カップリングにより、低下しようとする
が、ダイオード１４のカソード側をノード１１に接続し
ているために、ダイオード１４は逆方向バイアスとな
り、ダイオードの寄生容量の容量カップリングにより、
基板端子１６の電位は上昇する。
【００３８】以上のようなＮｃｈＭＯＳトランジスタ
５、６の動作により、ＰｃｈＭＯＳトランジスタ７のゲ
ート電圧が低下し、ＰｃｈＭＯＳトランジスタ７のドレ
イン電圧が上昇するとともに、ＰｃｈＭＯＳトランジス
タ８のゲート電圧が上昇し、ＰｃｈＭＯＳトランジスタ
８のドレイン電圧が低下し、最終的に低電源電圧動作回
路からの入力信号端子９の信号が低レベルになると、Ｎ
ｃｈＭＯＳトランジスタ５が完全に非導通となって、ノ
ード１１の電圧が高電源電圧源４と等しくなる。
５、６の動作により、ＰｃｈＭＯＳトランジスタ７のゲ
ート電圧が低下し、ＰｃｈＭＯＳトランジスタ７のドレ
イン電圧が上昇するとともに、ＰｃｈＭＯＳトランジス
タ８のゲート電圧が上昇し、ＰｃｈＭＯＳトランジスタ
８のドレイン電圧が低下し、最終的に低電源電圧動作回
路からの入力信号端子９の信号が低レベルになると、Ｎ
ｃｈＭＯＳトランジスタ５が完全に非導通となって、ノ
ード１１の電圧が高電源電圧源４と等しくなる。
【００３９】また、ＮｃｈＭＯＳトランジスタ６が完全
に導通し、ノード１２の電圧が０Ｖになる。そのとき、
ＰｃｈＭＯＳトランジスタ７は導通し、ＰｃｈＭＯＳト
ランジスタ８は非導通であり、高電源電圧動作インバー
タ３により高電源電圧動作回路への出力信号端子１０の
電位は０Ｖとなる。
に導通し、ノード１２の電圧が０Ｖになる。そのとき、
ＰｃｈＭＯＳトランジスタ７は導通し、ＰｃｈＭＯＳト
ランジスタ８は非導通であり、高電源電圧動作インバー
タ３により高電源電圧動作回路への出力信号端子１０の
電位は０Ｖとなる。
【００４０】このように、図１に示したレベルシフタ回
路を用いることにより、ＮｃｈＭＯＳトランジスタがオ
ンする時には低閾値トランジスタで高負荷駆動電流特
性、ＮｃｈＭＯＳトランジスタがオフする時には高閾値
トランジスタで低オフリーク電流特性となる。
路を用いることにより、ＮｃｈＭＯＳトランジスタがオ
ンする時には低閾値トランジスタで高負荷駆動電流特
性、ＮｃｈＭＯＳトランジスタがオフする時には高閾値
トランジスタで低オフリーク電流特性となる。
【００４１】図４は本実施の形態１のレベルシフタ回路
のチップ構造例を示すレイアウト図である。図４におい
て、５、６はＮｃｈＭＯＳトランジスタ、７、８はＰｃ
ｈＭＯＳトランジスタ、１１、１２はそれぞれＮｃｈＭ
ＯＳトランジスタ５のドレインとＰｃｈＭＯＳトランジ
スタ７のドレインを接続する配線と、ＮｃｈＭＯＳトラ
ンジスタ６のドレインとＰｃｈＭＯＳトランジスタ８の
ドレインを接続する配線である。
のチップ構造例を示すレイアウト図である。図４におい
て、５、６はＮｃｈＭＯＳトランジスタ、７、８はＰｃ
ｈＭＯＳトランジスタ、１１、１２はそれぞれＮｃｈＭ
ＯＳトランジスタ５のドレインとＰｃｈＭＯＳトランジ
スタ７のドレインを接続する配線と、ＮｃｈＭＯＳトラ
ンジスタ６のドレインとＰｃｈＭＯＳトランジスタ８の
ドレインを接続する配線である。
【００４２】１３、１４はＮ型半導体領域とＰ型ウエル
との間で構成するダイオード、１９ａはＰｃｈＭＯＳト
ランジスタ７、８のソースと接続する電源配線、１９ｂ
はＮｃｈＭＯＳトランジスタ５、６のソースと接続する
電源配線、１９ｃはＮｃｈＭＯＳトランジスタ５、６の
ドレインとダイオード１３、１４と接続する配線、２０
ａはＮウエル領域、２０ｂはＰウエル領域である。
との間で構成するダイオード、１９ａはＰｃｈＭＯＳト
ランジスタ７、８のソースと接続する電源配線、１９ｂ
はＮｃｈＭＯＳトランジスタ５、６のソースと接続する
電源配線、１９ｃはＮｃｈＭＯＳトランジスタ５、６の
ドレインとダイオード１３、１４と接続する配線、２０
ａはＮウエル領域、２０ｂはＰウエル領域である。
【００４３】図５は本実施の形態１のレベルシフタ回路
のチップ構成例を示すデバイス構造図である。図５にお
いて、２０ａはＮウエル領域、２０ｂはＰウエル領域、
２１ａ、２１ｂはＮｃｈＭＯＳトランジスタ、２２ａ、
２２ｂはＮ型半導体領域である。
のチップ構成例を示すデバイス構造図である。図５にお
いて、２０ａはＮウエル領域、２０ｂはＰウエル領域、
２１ａ、２１ｂはＮｃｈＭＯＳトランジスタ、２２ａ、
２２ｂはＮ型半導体領域である。
【００４４】ＮｃｈＭＯＳトランジスタ２１ａ、２１ｂ
の基板端子は、Ｎウエル領域２０ａによりＭＯＳトラン
ジスタ毎に分離されていることが分かる。また、Ｎ型半
導体領域２２ａ、２２ｂとＰウエル領域２０ｂとの間で
ダイオードが形成できる。
の基板端子は、Ｎウエル領域２０ａによりＭＯＳトラン
ジスタ毎に分離されていることが分かる。また、Ｎ型半
導体領域２２ａ、２２ｂとＰウエル領域２０ｂとの間で
ダイオードが形成できる。
【００４５】以上の回路レイアウト、デバイス構造によ
り、本発明のレベルシフタ回路が実現される。 （実施の形態２）図３は本実施の形態２のレベルシフタ
回路の構成を示す回路図である。本実施の形態２のレベ
ルシフタ回路は、実施の形態１で示したレベルシフタ回
路のダイオード１３、１４の代わりに、容量１７、１８
を用いる。図３において、１、２は低電源電圧動作イン
バータ、３は高電源電圧動作インバータ、４は高電源電
圧源、５、６はＮチャネルＭＯＳトランジスタ、７、８
はＰチャネルＭＯＳトランジスタ、９は低電源電圧動作
回路からの入力信号端子、１０は高電源電圧動作回路へ
の出力信号端子、１１はＮｃｈＭＯＳトランジスタ５の
ドレインとＰｃｈＭＯＳトランジスタ７のドレインが接
続されたノード、１２はＮｃｈＭＯＳトランジスタ６の
ドレインとＰｃｈＭＯＳトランジスタ８のドレインが接
続されたノードである。
り、本発明のレベルシフタ回路が実現される。 （実施の形態２）図３は本実施の形態２のレベルシフタ
回路の構成を示す回路図である。本実施の形態２のレベ
ルシフタ回路は、実施の形態１で示したレベルシフタ回
路のダイオード１３、１４の代わりに、容量１７、１８
を用いる。図３において、１、２は低電源電圧動作イン
バータ、３は高電源電圧動作インバータ、４は高電源電
圧源、５、６はＮチャネルＭＯＳトランジスタ、７、８
はＰチャネルＭＯＳトランジスタ、９は低電源電圧動作
回路からの入力信号端子、１０は高電源電圧動作回路へ
の出力信号端子、１１はＮｃｈＭＯＳトランジスタ５の
ドレインとＰｃｈＭＯＳトランジスタ７のドレインが接
続されたノード、１２はＮｃｈＭＯＳトランジスタ６の
ドレインとＰｃｈＭＯＳトランジスタ８のドレインが接
続されたノードである。
【００４６】１７と１８は容量であり、容量１７はＮｃ
ｈＭＯＳトランジスタ５の基板端子１５とＮｃｈＭＯＳ
トランジスタ６のドレインとの間に接続される。容量１
８はＮｃｈＭＯＳトランジスタ６の基板端子１６とＮｃ
ｈＭＯＳトランジスタ５のドレインとの間に接続され
る。
ｈＭＯＳトランジスタ５の基板端子１５とＮｃｈＭＯＳ
トランジスタ６のドレインとの間に接続される。容量１
８はＮｃｈＭＯＳトランジスタ６の基板端子１６とＮｃ
ｈＭＯＳトランジスタ５のドレインとの間に接続され
る。
【００４７】以上のように構成されたレベルシフタ回路
について、その動作を以下に説明する。入力信号端子９
に低レベルから高レベルに変化する信号が入力したと
き、低電源電圧動作インバータ１の出力信号は高レベル
から低レベルへと変化する。ＮｃｈＭＯＳトランジスタ
６は徐々にオン抵抗が上昇し、ＮｃｈＭＯＳトランジス
タ６のソース−ドレイン間の電圧が上昇し、ノード１２
の電圧も上昇する。同時に、低電源電圧動作インバータ
２からの出力信号は低レベルから高レベルに変化し、Ｎ
ｃｈＭＯＳトランジスタ５が導通して徐々にオン抵抗が
低くなり、ＮｃｈＭＯＳトランジスタ５のソース−ドレ
イン間の電圧が低下し、ノード１１の電圧も低下する。
について、その動作を以下に説明する。入力信号端子９
に低レベルから高レベルに変化する信号が入力したと
き、低電源電圧動作インバータ１の出力信号は高レベル
から低レベルへと変化する。ＮｃｈＭＯＳトランジスタ
６は徐々にオン抵抗が上昇し、ＮｃｈＭＯＳトランジス
タ６のソース−ドレイン間の電圧が上昇し、ノード１２
の電圧も上昇する。同時に、低電源電圧動作インバータ
２からの出力信号は低レベルから高レベルに変化し、Ｎ
ｃｈＭＯＳトランジスタ５が導通して徐々にオン抵抗が
低くなり、ＮｃｈＭＯＳトランジスタ５のソース−ドレ
イン間の電圧が低下し、ノード１１の電圧も低下する。
【００４８】基板端子１６の電位は、ＮｃｈＭＯＳトラ
ンジスタ６のドレイン電圧の上昇と共にドレイン−基板
間の容量カップリングにより、上昇しようとするが、容
量１８がノード１１に接続しており、ノード１１の電位
が低下すると容量１８の容量カップリング効果で、基板
端子１６の電位の上昇が抑制される。
ンジスタ６のドレイン電圧の上昇と共にドレイン−基板
間の容量カップリングにより、上昇しようとするが、容
量１８がノード１１に接続しており、ノード１１の電位
が低下すると容量１８の容量カップリング効果で、基板
端子１６の電位の上昇が抑制される。
【００４９】一方、基板端子１５の電位は、ＮｃｈＭＯ
Ｓトランジスタ５のドレイン電圧の低下と共にドレイン
−基板間の容量カップリングにより、低下しようとする
が、容量１７がノード１２に接続しており、ノード１２
の電位が上昇すると容量カップリング効果で、基板端子
１５の電位は上昇する。
Ｓトランジスタ５のドレイン電圧の低下と共にドレイン
−基板間の容量カップリングにより、低下しようとする
が、容量１７がノード１２に接続しており、ノード１２
の電位が上昇すると容量カップリング効果で、基板端子
１５の電位は上昇する。
【００５０】以上のようなＮｃｈＭＯＳトランジスタ
５、６の動作により、ＰｃｈＭＯＳトランジスタ８のゲ
ート電圧が低下し、ＰｃｈＭＯＳトランジスタ８のドレ
イン電圧が上昇するとともに、ＰｃｈＭＯＳトランジス
タ７のゲート電圧が上昇し、ＰｃｈＭＯＳトランジスタ
７のドレイン電圧が低下し、最終的に低電源電圧動作回
路からの入力信号端子９の信号が高レベルになると、Ｎ
ｃｈＭＯＳトランジスタ５が完全に導通し、ノード１１
の電圧は０Ｖとなる。ＮｃｈＭＯＳトランジスタ６は完
全に非導通状態となって、ノード１２の電圧が高電源電
圧源４と等しくなる。
５、６の動作により、ＰｃｈＭＯＳトランジスタ８のゲ
ート電圧が低下し、ＰｃｈＭＯＳトランジスタ８のドレ
イン電圧が上昇するとともに、ＰｃｈＭＯＳトランジス
タ７のゲート電圧が上昇し、ＰｃｈＭＯＳトランジスタ
７のドレイン電圧が低下し、最終的に低電源電圧動作回
路からの入力信号端子９の信号が高レベルになると、Ｎ
ｃｈＭＯＳトランジスタ５が完全に導通し、ノード１１
の電圧は０Ｖとなる。ＮｃｈＭＯＳトランジスタ６は完
全に非導通状態となって、ノード１２の電圧が高電源電
圧源４と等しくなる。
【００５１】そのとき、ＰｃｈＭＯＳトランジスタ７が
非導通となり、ＰｃｈＭＯＳトランジスタ８が導通し
て、高電源電圧動作インバータ３により、高電源電圧動
作回路への出力信号端子１０の電位が高電源電圧と等し
くなる。
非導通となり、ＰｃｈＭＯＳトランジスタ８が導通し
て、高電源電圧動作インバータ３により、高電源電圧動
作回路への出力信号端子１０の電位が高電源電圧と等し
くなる。
【００５２】次に、低電源電圧動作回路から入力信号端
子９を通じて高レベルから低レベルに変化する信号が入
力したとき、低電源電圧動作インバータ１の出力信号は
低レベルから高レベルへと変化する。そのとき、Ｎｃｈ
ＭＯＳトランジスタ６は導通し、徐々にオン抵抗が低下
することで、ＮｃｈＭＯＳトランジスタ６のソース−ド
レイン間の電圧が低下し、ノード１２の電圧も低下す
る。同時に低電源電圧動作インバータ２からの出力信号
が高レベルから低レベルに変化し、ＮｃｈＭＯＳトラン
ジスタ５は徐々にオン抵抗が上昇して、ＮｃｈＭＯＳト
ランジスタ５のソース−ドレイン間の電圧が上昇し、ノ
ード１１の電圧も上昇する。
子９を通じて高レベルから低レベルに変化する信号が入
力したとき、低電源電圧動作インバータ１の出力信号は
低レベルから高レベルへと変化する。そのとき、Ｎｃｈ
ＭＯＳトランジスタ６は導通し、徐々にオン抵抗が低下
することで、ＮｃｈＭＯＳトランジスタ６のソース−ド
レイン間の電圧が低下し、ノード１２の電圧も低下す
る。同時に低電源電圧動作インバータ２からの出力信号
が高レベルから低レベルに変化し、ＮｃｈＭＯＳトラン
ジスタ５は徐々にオン抵抗が上昇して、ＮｃｈＭＯＳト
ランジスタ５のソース−ドレイン間の電圧が上昇し、ノ
ード１１の電圧も上昇する。
【００５３】基板端子１５の電位は、ＮｃｈＭＯＳトラ
ンジスタ５のドレイン電圧の上昇と共にドレイン−基板
間の容量カップリングにより、上昇しようとするが、容
量１７がノード１２に接続しており、ノード１２の電位
が低下すると、容量１７の容量カップリング効果で、基
板端子１５の電位の上昇が抑制される。
ンジスタ５のドレイン電圧の上昇と共にドレイン−基板
間の容量カップリングにより、上昇しようとするが、容
量１７がノード１２に接続しており、ノード１２の電位
が低下すると、容量１７の容量カップリング効果で、基
板端子１５の電位の上昇が抑制される。
【００５４】一方、基板端子１６の電位は、ＮｃｈＭＯ
Ｓトランジスタ６のドレイン電圧の低下と共にドレイン
−基板間の容量カップリングにより、低下しようとする
が、容量１８がノード１１に接続しており、ノード１１
の電位が上昇すると、容量１８の容量カップリング効果
で、基板端子１６の電位は上昇する。
Ｓトランジスタ６のドレイン電圧の低下と共にドレイン
−基板間の容量カップリングにより、低下しようとする
が、容量１８がノード１１に接続しており、ノード１１
の電位が上昇すると、容量１８の容量カップリング効果
で、基板端子１６の電位は上昇する。
【００５５】以上のようなＮｃｈＭＯＳトランジスタ
５、６の動作により、ＰｃｈＭＯＳトランジスタ７のゲ
ート電圧が低下し、ＰｃｈＭＯＳトランジスタ７のドレ
イン電圧が上昇するとともに、ＰｃｈＭＯＳトランジス
タ８のゲート電圧が上昇し、ＰｃｈＭＯＳトランジスタ
８のドレイン電圧が低下し、最終的に低電源電圧動作回
路からの入力信号端子９の信号が低レベルになると、Ｎ
ｃｈＭＯＳトランジスタ５が完全に非導通となって、ノ
ード１１の電圧が高電源電圧源４と等しくなる。また、
ＮｃｈＭＯＳトランジスタ６が完全に導通し、ノード１
２の電圧が０Ｖになる。
５、６の動作により、ＰｃｈＭＯＳトランジスタ７のゲ
ート電圧が低下し、ＰｃｈＭＯＳトランジスタ７のドレ
イン電圧が上昇するとともに、ＰｃｈＭＯＳトランジス
タ８のゲート電圧が上昇し、ＰｃｈＭＯＳトランジスタ
８のドレイン電圧が低下し、最終的に低電源電圧動作回
路からの入力信号端子９の信号が低レベルになると、Ｎ
ｃｈＭＯＳトランジスタ５が完全に非導通となって、ノ
ード１１の電圧が高電源電圧源４と等しくなる。また、
ＮｃｈＭＯＳトランジスタ６が完全に導通し、ノード１
２の電圧が０Ｖになる。
【００５６】そのとき、ＰｃｈＭＯＳトランジスタ７は
導通し、ＰｃｈＭＯＳトランジスタ８は非導通であり、
高電源電圧動作インバータ３により高電源電圧動作回路
への出力信号端子１０の電位は０Ｖとなる。
導通し、ＰｃｈＭＯＳトランジスタ８は非導通であり、
高電源電圧動作インバータ３により高電源電圧動作回路
への出力信号端子１０の電位は０Ｖとなる。
【００５７】このように、図３に示したレベルシフタ回
路を用いることにより、ＮｃｈＭＯＳトランジスタがオ
ンする時には低閾値トランジスタとして高負荷駆動電流
特性となり、ＮｃｈＭＯＳトランジスタがオフする時に
は高閾値トランジスタとして低オフリーク電流特性とな
る。
路を用いることにより、ＮｃｈＭＯＳトランジスタがオ
ンする時には低閾値トランジスタとして高負荷駆動電流
特性となり、ＮｃｈＭＯＳトランジスタがオフする時に
は高閾値トランジスタとして低オフリーク電流特性とな
る。
【００５８】さらに、ダイオード１３、１４の代わりに
容量１７、１８を用いることで、ダイオードの逆バイア
スリーク電流による消費電力の増加が無く、良好なレベ
ルシフタ回路となる。 （実施の形態３）図６は本実施の形態３のレベルシフタ
回路のチップ構造例を示すレイアウト図である。図６に
おいて、５、６はＮｃｈＭＯＳトランジスタ、７、８は
ＰｃｈＭＯＳトランジスタ、１１、１２はそれぞれＮｃ
ｈＭＯＳトランジスタ５のドレインとＰｃｈＭＯＳトラ
ンジスタ７のドレインを接続する配線と、ＮｃｈＭＯＳ
トランジスタ６のドレインとＰｃｈＭＯＳトランジスタ
８のドレインを接続する配線である。
容量１７、１８を用いることで、ダイオードの逆バイア
スリーク電流による消費電力の増加が無く、良好なレベ
ルシフタ回路となる。 （実施の形態３）図６は本実施の形態３のレベルシフタ
回路のチップ構造例を示すレイアウト図である。図６に
おいて、５、６はＮｃｈＭＯＳトランジスタ、７、８は
ＰｃｈＭＯＳトランジスタ、１１、１２はそれぞれＮｃ
ｈＭＯＳトランジスタ５のドレインとＰｃｈＭＯＳトラ
ンジスタ７のドレインを接続する配線と、ＮｃｈＭＯＳ
トランジスタ６のドレインとＰｃｈＭＯＳトランジスタ
８のドレインを接続する配線である。
【００５９】１３ａと１４ａはＮ型半導体領域、１３
ｂ、１４ｂはＰ型半導体領域であり、１３ａと１３ｂ、
１４ａと１４ｂでダイオード２３を形成している。１９
ａはＰｃｈＭＯＳトランジスタ７、８のソースと接続す
る電源配線、１９ｂはＮｃｈＭＯＳトランジスタ５、６
のソースと接続する電源配線、１９ｃはＮｃｈＭＯＳト
ランジスタ５、６のドレインとダイオード１３、１４と
接続する配線である。
ｂ、１４ｂはＰ型半導体領域であり、１３ａと１３ｂ、
１４ａと１４ｂでダイオード２３を形成している。１９
ａはＰｃｈＭＯＳトランジスタ７、８のソースと接続す
る電源配線、１９ｂはＮｃｈＭＯＳトランジスタ５、６
のソースと接続する電源配線、１９ｃはＮｃｈＭＯＳト
ランジスタ５、６のドレインとダイオード１３、１４と
接続する配線である。
【００６０】図７は本実施の形態３のレベルシフタ回路
を構成するＭＯＳトランジスタであり、シリコン・オン
・インシュレータ（ＳＯＩ：Ｓｉｌｉｃｏｎ Ｏｎ Ｉ
ｎｓｕｌａｔｏｒ）基板上に形成され、ＳＯＩ基板への
ボディコンタクトを有するＳＯＩ・ＭＯＳトランジスタ
の構造例を示すレイアウト図である。ここでは、Ｎｃｈ
ＭＯＳトランジスタの場合を示す。
を構成するＭＯＳトランジスタであり、シリコン・オン
・インシュレータ（ＳＯＩ：Ｓｉｌｉｃｏｎ Ｏｎ Ｉ
ｎｓｕｌａｔｏｒ）基板上に形成され、ＳＯＩ基板への
ボディコンタクトを有するＳＯＩ・ＭＯＳトランジスタ
の構造例を示すレイアウト図である。ここでは、Ｎｃｈ
ＭＯＳトランジスタの場合を示す。
【００６１】図７において、２４ａ、２４ｂはＭＯＳト
ランジスタのＮ型半導体領域、２５はゲート電極、２４
ｃはＭＯＳトランジスタの基板端子を引出すボディ端子
であり、基板と同じＰ型半導体により形成される。
ランジスタのＮ型半導体領域、２５はゲート電極、２４
ｃはＭＯＳトランジスタの基板端子を引出すボディ端子
であり、基板と同じＰ型半導体により形成される。
【００６２】図８は図７のａ−ａ´の断面図である。図
８において、２４ａ、２４ｂはＭＯＳトランジスタのＮ
型半導体領域、２５はゲート電極、２４ｃはＭＯＳトラ
ンジスタの基板領域であり、Ｐ型半導体により形成され
る。２６は絶縁体であり、これによってＭＯＳトランジ
スタの基板端子は個々で分離される。
８において、２４ａ、２４ｂはＭＯＳトランジスタのＮ
型半導体領域、２５はゲート電極、２４ｃはＭＯＳトラ
ンジスタの基板領域であり、Ｐ型半導体により形成され
る。２６は絶縁体であり、これによってＭＯＳトランジ
スタの基板端子は個々で分離される。
【００６３】図９は図７のｂ−ｂ´の断面図である。図
９において、２４ｃはＭＯＳトランジスタの基板領域で
あり、Ｐ型半導体により形成される。２５はゲート電
極、２６は絶縁体であり、これによってＭＯＳトランジ
スタの基板端子は個々で分離される。
９において、２４ｃはＭＯＳトランジスタの基板領域で
あり、Ｐ型半導体により形成される。２５はゲート電
極、２６は絶縁体であり、これによってＭＯＳトランジ
スタの基板端子は個々で分離される。
【００６４】以上のように、ＳＯＩ・ＭＯＳトランジス
タを用いることによっても、本発明のレベルシフタ回路
が構成される。
タを用いることによっても、本発明のレベルシフタ回路
が構成される。
【００６５】
【発明の効果】以上のように本発明によれば、例えばオ
フ状態にあるＮチャネルＭＯＳトランジスタの基板端子
の電位を低下させることにより、その閾値電位を高くし
てオフリーク電流をさらに小さくし、かつオン状態にあ
るＮチャネルＭＯＳトランジスタの基板端子の電位を上
昇させることにより、そのオン抵抗をさらに低くして動
作遅延時間を短縮化することができる。
フ状態にあるＮチャネルＭＯＳトランジスタの基板端子
の電位を低下させることにより、その閾値電位を高くし
てオフリーク電流をさらに小さくし、かつオン状態にあ
るＮチャネルＭＯＳトランジスタの基板端子の電位を上
昇させることにより、そのオン抵抗をさらに低くして動
作遅延時間を短縮化することができる。
【００６６】そのため、静止電源電流の低減化および動
作遅延時間の短縮化を、チップ化する場合の構成面積の
増大を抑制しつつ、実現することができ、充分に、動作
の高速化に対応させることができるとともに、低消費電
力化およびチップの小型化を実現することができる。
作遅延時間の短縮化を、チップ化する場合の構成面積の
増大を抑制しつつ、実現することができ、充分に、動作
の高速化に対応させることができるとともに、低消費電
力化およびチップの小型化を実現することができる。
【図１】本発明の実施の形態１のレベルシフタ回路の構
成を示す回路図
成を示す回路図
【図２】従来のレベルシフタ回路の構成を示す回路図
【図３】本発明の実施の形態２のレベルシフタ回路の構
成を示す回路図
成を示す回路図
【図４】本発明の実施の形態１のレベルシフタ回路のチ
ップ構造例を示すレイアウト図
ップ構造例を示すレイアウト図
【図５】同実施の形態１のレベルシフタ回路のチップ構
成例を示すデバイス構造図
成例を示すデバイス構造図
【図６】本発明の実施の形態３のレベルシフタ回路のチ
ップ構造例を示すレイアウト図
ップ構造例を示すレイアウト図
【図７】同実施の形態３のレベルシフタ回路を構成する
ＳＯＩ・ＭＯＳトランジスタの構造例を示すレイアウト
図
ＳＯＩ・ＭＯＳトランジスタの構造例を示すレイアウト
図
【図８】同実施の形態３のレベルシフタ回路を構成する
ＳＯＩ・ＭＯＳトランジスタの構造を示すａ−ａ´断面
図
ＳＯＩ・ＭＯＳトランジスタの構造を示すａ−ａ´断面
図
【図９】同実施の形態３のレベルシフタ回路を構成する
ＳＯＩ・ＭＯＳトランジスタの構造を示すｂ−ｂ´断面
図
ＳＯＩ・ＭＯＳトランジスタの構造を示すｂ−ｂ´断面
図
１、２ 低電源電圧動作インバータ
３ 高電源電圧動作インバータ
４ 高電源電圧源
５、６ ＮチャネルＭＯＳトランジスタ
７、８ ＰチャネルＭＯＳトランジスタ
９ （低電源電圧動作回路からの）入力信号端子
１０ （高電源電圧動作回路への）出力信号端子
１１、１２ ノード
１３、１４ ダイオード
１３ａ、１４ａ ダイオードを構成するＮ型半導体領
域 １３ｂ、１４ｂ ダイオードを構成するＰ型半導体領
域 １５、１６ （ＮチャネルＭＯＳトランジスタの）基
板端子 １７、１８ 容量 １９ａ、１９ｂ、１９ｃ 配線 ２０ａ Ｎウエル領域 ２０ｂ Ｐウエル領域 ２１ａ、２１ｂ ＮチャネルＭＯＳトランジスタ ２２ａ、２２ｂ Ｎ型半導体領域 ２３ ダイオード ２４ａ、２４ｂ Ｎ型半導体領域 ２４ｃ Ｐ型半導体領域 ２５ ゲート電極
域 １３ｂ、１４ｂ ダイオードを構成するＰ型半導体領
域 １５、１６ （ＮチャネルＭＯＳトランジスタの）基
板端子 １７、１８ 容量 １９ａ、１９ｂ、１９ｃ 配線 ２０ａ Ｎウエル領域 ２０ｂ Ｐウエル領域 ２１ａ、２１ｂ ＮチャネルＭＯＳトランジスタ ２２ａ、２２ｂ Ｎ型半導体領域 ２３ ダイオード ２４ａ、２４ｂ Ｎ型半導体領域 ２４ｃ Ｐ型半導体領域 ２５ ゲート電極
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 27/092
(72)発明者 平田 昭夫
大阪府門真市大字門真1006番地 松下電器
産業株式会社内
Ｆターム(参考） 5F038 AV04 AV06 CA02 CD05 CD09
DF01 DF08 EZ06 EZ20
5F048 AA00 AA01 AB04 AB05 AB10
AC03 AC10 BA16 BE02 BE03
BG07
5J056 AA00 AA32 BB02 BB17 BB57
CC21 DD13 DD28 DD51 DD55
EE04 FF08 KK02
Claims (5)
- 【請求項１】 電源電圧の異なる回路として低電源電圧
動作回路と高電源電圧動作回路とを接続する場合に、そ
れら電源電圧動作回路の相互間に、一方の電源電圧動作
回路側からの信号のレベル変化に同期してオン・オフす
る第一のＮチャネルＭＯＳトランジスタと、前記一方の
電源電圧動作回路側からの信号のレベル変化とは反転し
てオン・オフする第二のＮチャネルＭＯＳトランジスタ
と、前記第二のＮチャネルＭＯＳトランジスタに同期し
てオン・オフする第一のＰチャネルＭＯＳトランジスタ
と、前記第一のＮチャネルＭＯＳトランジスタに同期し
てオン・オフする第二のＰチャネルＭＯＳトランジスタ
とを、他方の電源電圧動作回路側の電源電圧から、前記
第一のＰチャネルＭＯＳトランジスタ、前記第一のＮチ
ャネルＭＯＳトランジスタを経て、接地電位まで直列接
続されるとともに、前記他方の電源電圧動作回路側の電
源電圧から、前記第二のＰチャネルＭＯＳトランジス
タ、前記第二のＮチャネルＭＯＳトランジスタを経て、
前記接地電位まで直列接続されるように設け、前記第一
のＰチャネルＭＯＳトランジスタと前記第一のＮチャネ
ルＭＯＳトランジスタとの第一の接続点、あるいは前記
第二のＰチャネルＭＯＳトランジスタと前記第二のＮチ
ャネルＭＯＳトランジスタとの第二の接続点からの信号
を、前記他方の電源電圧動作回路側の電源電圧により動
作するバッファを通じて、前記他方の電源電圧動作回路
へ供給することにより、前記電源電圧動作回路の相互間
で、前記一方の電源電圧動作回路側からの信号の電圧レ
ベルをシフトし、前記他方の電源電圧動作回路側の信号
の電圧レベルとのレベル整合をとるレベルシフタ回路で
あって、アノードが前記第一のＮチャネルＭＯＳトラン
ジスタの基板端子に接続され、カソードが前記第二の接
続点に接続された第一のダイオードと、アノードが前記
第二のＮチャネルＭＯＳトランジスタの基板端子に接続
され、カソードが前記第一の接続点に接続された第二の
ダイオードとを設けたことを特徴とするレベルシフタ回
路。 - 【請求項２】 第一、第二のダイオードの代わりにキャ
パシタ素子を配置したことを特徴とする請求項１に記載
のレベルシフタ回路。 - 【請求項３】 少なくとも第一のＮチャネルＭＯＳトラ
ンジスタと第二のＮチャネルＭＯＳトランジスタをシリ
コン・オン・インシュレータ基板上に形成し、それらの
基板端子として前記シリコン・オン・インシュレータ基
板端子の電位を制御するよう構成したことを特徴とする
請求項１または請求項２に記載のレベルシフタ回路。 - 【請求項４】 第一のＰチャネルＭＯＳトランジスタと
第二のＰチャネルＭＯＳトランジスタと第一のＮチャネ
ルＭＯＳトランジスタと第二のＮチャネルＭＯＳトラン
ジスタとを有するレベルシフタ回路において、前記第一
のＰチャネルＭＯＳトランジスタは、ソース及び基板端
子が電源電圧源に接続され、ドレインが第一のノードに
接続され、ゲートが第二のノードに接続されており、前
記第二のＰチャネルＭＯＳトランジスタは、ソース及び
基板端子が前記電源電圧源に接続され、ドレインが前記
第二のノードに接続され、ゲートが前記第一のノードに
接続されており、前記第一のＮチャネルＭＯＳトランジ
スタは、ドレインが前記第一のノードに接続され、ソー
スが接地源に接続され、ゲートが第一の入力信号に接続
されており、前記第二のＮチャネルＭＯＳトランジスタ
は、ドレインが前記第二のノードに接続され、ソースが
前記接地源に接続され、ゲートが前記第一の入力信号の
反転信号となる第二の入力信号に接続されており、アノ
ードが前記第一のＮチャネルＭＯＳトランジスタの基板
端子に接続され、カソードが前記第二のノードに接続さ
れた第一のダイオードと、アノードが前記第二のＮチャ
ネルＭＯＳトランジスタの基板端子に接続され、カソー
ドが前記第一のノードに接続された第二のダイオードと
を備えていることを特徴とするレベルシフタ回路。 - 【請求項５】 第一、第二のダイオードの代わりにキャ
パシタ素子を配置したことを特徴とする請求項４に記載
のレベルシフタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001340085A JP2003143004A (ja) | 2001-11-06 | 2001-11-06 | レベルシフタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001340085A JP2003143004A (ja) | 2001-11-06 | 2001-11-06 | レベルシフタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003143004A true JP2003143004A (ja) | 2003-05-16 |
Family
ID=19154338
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001340085A Pending JP2003143004A (ja) | 2001-11-06 | 2001-11-06 | レベルシフタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003143004A (ja) |
Cited By (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004048377A (ja) * | 2002-07-11 | 2004-02-12 | Renesas Technology Corp | レベルシフタ回路 |
| JP2006237760A (ja) * | 2005-02-23 | 2006-09-07 | Renesas Technology Corp | 半導体集積回路装置 |
| CN1300943C (zh) * | 2004-02-04 | 2007-02-14 | 威盛电子股份有限公司 | 电平移位电路 |
| KR100696696B1 (ko) | 2005-08-29 | 2007-03-20 | 삼성에스디아이 주식회사 | 레벨 시프터 및 이를 이용한 표시 장치 |
| US7514960B2 (en) | 2005-04-06 | 2009-04-07 | Nec Electronics Corporation | Level shifter circuit |
| JP2010187122A (ja) * | 2009-02-10 | 2010-08-26 | Toshiba Corp | レベルシフタ回路 |
| US8044683B2 (en) | 2009-03-16 | 2011-10-25 | Samsung Electronics Co., Ltd. | Logic circuit capable of level shifting |
| US8405147B2 (en) | 2005-07-11 | 2013-03-26 | Peregrine Semiconductor Corporation | Method and apparatus for use in improving linearity of MOSFETs using an accumulated charge sink |
| US8583111B2 (en) | 2001-10-10 | 2013-11-12 | Peregrine Semiconductor Corporation | Switch circuit and method of switching radio frequency signals |
| US8649754B2 (en) | 2004-06-23 | 2014-02-11 | Peregrine Semiconductor Corporation | Integrated RF front end with stacked transistor switch |
| US8669804B2 (en) | 2008-02-28 | 2014-03-11 | Peregrine Semiconductor Corporation | Devices and methods for improving voltage handling and/or bi-directionality of stacks of elements when connected between terminals |
| US8723260B1 (en) | 2009-03-12 | 2014-05-13 | Rf Micro Devices, Inc. | Semiconductor radio frequency switch with body contact |
| US8742502B2 (en) | 2005-07-11 | 2014-06-03 | Peregrine Semiconductor Corporation | Method and apparatus for use in improving linearity of MOSFETs using an accumulated charge sink-harmonic wrinkle reduction |
| US8954902B2 (en) | 2005-07-11 | 2015-02-10 | Peregrine Semiconductor Corporation | Method and apparatus improving gate oxide reliability by controlling accumulated charge |
| US9406695B2 (en) | 2013-11-20 | 2016-08-02 | Peregrine Semiconductor Corporation | Circuit and method for improving ESD tolerance and switching speed |
| US9419565B2 (en) | 2013-03-14 | 2016-08-16 | Peregrine Semiconductor Corporation | Hot carrier injection compensation |
| US9590674B2 (en) | 2012-12-14 | 2017-03-07 | Peregrine Semiconductor Corporation | Semiconductor devices with switchable ground-body connection |
| US9831857B2 (en) | 2015-03-11 | 2017-11-28 | Peregrine Semiconductor Corporation | Power splitter with programmable output phase shift |
| US9948281B2 (en) | 2016-09-02 | 2018-04-17 | Peregrine Semiconductor Corporation | Positive logic digitally tunable capacitor |
| US10236872B1 (en) | 2018-03-28 | 2019-03-19 | Psemi Corporation | AC coupling modules for bias ladders |
| US10505530B2 (en) | 2018-03-28 | 2019-12-10 | Psemi Corporation | Positive logic switch with selectable DC blocking circuit |
| US10790390B2 (en) | 2005-07-11 | 2020-09-29 | Psemi Corporation | Method and apparatus for use in improving linearity of MOSFETs using an accumulated charge sink-harmonic wrinkle reduction |
| US10804892B2 (en) | 2005-07-11 | 2020-10-13 | Psemi Corporation | Circuit and method for controlling charge injection in radio frequency switches |
| US10886911B2 (en) | 2018-03-28 | 2021-01-05 | Psemi Corporation | Stacked FET switch bias ladders |
| USRE48965E1 (en) | 2005-07-11 | 2022-03-08 | Psemi Corporation | Method and apparatus improving gate oxide reliability by controlling accumulated charge |
| US11476849B2 (en) | 2020-01-06 | 2022-10-18 | Psemi Corporation | High power positive logic switch |
-
2001
- 2001-11-06 JP JP2001340085A patent/JP2003143004A/ja active Pending
Cited By (50)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8583111B2 (en) | 2001-10-10 | 2013-11-12 | Peregrine Semiconductor Corporation | Switch circuit and method of switching radio frequency signals |
| US10622993B2 (en) | 2001-10-10 | 2020-04-14 | Psemi Corporation | Switch circuit and method of switching radio frequency signals |
| US10790820B2 (en) | 2001-10-10 | 2020-09-29 | Psemi Corporation | Switch circuit and method of switching radio frequency signals |
| US9225378B2 (en) | 2001-10-10 | 2015-12-29 | Peregrine Semiconductor Corpopration | Switch circuit and method of switching radio frequency signals |
| US10812068B2 (en) | 2001-10-10 | 2020-10-20 | Psemi Corporation | Switch circuit and method of switching radio frequency signals |
| US10797694B2 (en) | 2001-10-10 | 2020-10-06 | Psemi Corporation | Switch circuit and method of switching radio frequency signals |
| JP2004048377A (ja) * | 2002-07-11 | 2004-02-12 | Renesas Technology Corp | レベルシフタ回路 |
| CN1300943C (zh) * | 2004-02-04 | 2007-02-14 | 威盛电子股份有限公司 | 电平移位电路 |
| US9369087B2 (en) | 2004-06-23 | 2016-06-14 | Peregrine Semiconductor Corporation | Integrated RF front end with stacked transistor switch |
| US8649754B2 (en) | 2004-06-23 | 2014-02-11 | Peregrine Semiconductor Corporation | Integrated RF front end with stacked transistor switch |
| JP2006237760A (ja) * | 2005-02-23 | 2006-09-07 | Renesas Technology Corp | 半導体集積回路装置 |
| JP4609884B2 (ja) * | 2005-02-23 | 2011-01-12 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置 |
| US7514960B2 (en) | 2005-04-06 | 2009-04-07 | Nec Electronics Corporation | Level shifter circuit |
| US8954902B2 (en) | 2005-07-11 | 2015-02-10 | Peregrine Semiconductor Corporation | Method and apparatus improving gate oxide reliability by controlling accumulated charge |
| US8405147B2 (en) | 2005-07-11 | 2013-03-26 | Peregrine Semiconductor Corporation | Method and apparatus for use in improving linearity of MOSFETs using an accumulated charge sink |
| US8742502B2 (en) | 2005-07-11 | 2014-06-03 | Peregrine Semiconductor Corporation | Method and apparatus for use in improving linearity of MOSFETs using an accumulated charge sink-harmonic wrinkle reduction |
| US9087899B2 (en) | 2005-07-11 | 2015-07-21 | Peregrine Semiconductor Corporation | Method and apparatus for use in improving linearity of MOSFETs using an accumulated charge sink-harmonic wrinkle reduction |
| US10804892B2 (en) | 2005-07-11 | 2020-10-13 | Psemi Corporation | Circuit and method for controlling charge injection in radio frequency switches |
| US9130564B2 (en) | 2005-07-11 | 2015-09-08 | Peregrine Semiconductor Corporation | Method and apparatus for use in improving linearity of MOSFETs using an accumulated charge sink |
| US10818796B2 (en) | 2005-07-11 | 2020-10-27 | Psemi Corporation | Method and apparatus improving gate oxide reliability by controlling accumulated charge |
| US10622990B2 (en) | 2005-07-11 | 2020-04-14 | Psemi Corporation | Method and apparatus for use in improving linearity of MOSFETs using an accumulated charge sink |
| US10797172B2 (en) | 2005-07-11 | 2020-10-06 | Psemi Corporation | Method and apparatus for use in improving linearity of MOSFETs using an accumulated charge sink-harmonic wrinkle reduction |
| USRE48944E1 (en) | 2005-07-11 | 2022-02-22 | Psemi Corporation | Method and apparatus for use in improving linearity of MOSFETS using an accumulated charge sink |
| US10797691B1 (en) | 2005-07-11 | 2020-10-06 | Psemi Corporation | Method and apparatus for use in improving linearity of MOSFETs using an accumulated charge sink |
| US10790390B2 (en) | 2005-07-11 | 2020-09-29 | Psemi Corporation | Method and apparatus for use in improving linearity of MOSFETs using an accumulated charge sink-harmonic wrinkle reduction |
| USRE48965E1 (en) | 2005-07-11 | 2022-03-08 | Psemi Corporation | Method and apparatus improving gate oxide reliability by controlling accumulated charge |
| US9608619B2 (en) | 2005-07-11 | 2017-03-28 | Peregrine Semiconductor Corporation | Method and apparatus improving gate oxide reliability by controlling accumulated charge |
| US10680600B2 (en) | 2005-07-11 | 2020-06-09 | Psemi Corporation | Method and apparatus for use in improving linearity of MOSFETs using an accumulated charge sink |
| KR100696696B1 (ko) | 2005-08-29 | 2007-03-20 | 삼성에스디아이 주식회사 | 레벨 시프터 및 이를 이용한 표시 장치 |
| US8669804B2 (en) | 2008-02-28 | 2014-03-11 | Peregrine Semiconductor Corporation | Devices and methods for improving voltage handling and/or bi-directionality of stacks of elements when connected between terminals |
| US9293262B2 (en) | 2008-02-28 | 2016-03-22 | Peregrine Semiconductor Corporation | Digitally tuned capacitors with tapered and reconfigurable quality factors |
| US9024700B2 (en) | 2008-02-28 | 2015-05-05 | Peregrine Semiconductor Corporation | Method and apparatus for use in digitally tuning a capacitor in an integrated circuit device |
| US9106227B2 (en) | 2008-02-28 | 2015-08-11 | Peregrine Semiconductor Corporation | Devices and methods for improving voltage handling and/or bi-directionality of stacks of elements when connected between terminals |
| US9197194B2 (en) | 2008-02-28 | 2015-11-24 | Peregrine Semiconductor Corporation | Methods and apparatuses for use in tuning reactance in a circuit device |
| JP2010187122A (ja) * | 2009-02-10 | 2010-08-26 | Toshiba Corp | レベルシフタ回路 |
| US8723260B1 (en) | 2009-03-12 | 2014-05-13 | Rf Micro Devices, Inc. | Semiconductor radio frequency switch with body contact |
| US8044683B2 (en) | 2009-03-16 | 2011-10-25 | Samsung Electronics Co., Ltd. | Logic circuit capable of level shifting |
| US9590674B2 (en) | 2012-12-14 | 2017-03-07 | Peregrine Semiconductor Corporation | Semiconductor devices with switchable ground-body connection |
| US9419565B2 (en) | 2013-03-14 | 2016-08-16 | Peregrine Semiconductor Corporation | Hot carrier injection compensation |
| US9406695B2 (en) | 2013-11-20 | 2016-08-02 | Peregrine Semiconductor Corporation | Circuit and method for improving ESD tolerance and switching speed |
| US9831857B2 (en) | 2015-03-11 | 2017-11-28 | Peregrine Semiconductor Corporation | Power splitter with programmable output phase shift |
| US9948281B2 (en) | 2016-09-02 | 2018-04-17 | Peregrine Semiconductor Corporation | Positive logic digitally tunable capacitor |
| US10886911B2 (en) | 2018-03-28 | 2021-01-05 | Psemi Corporation | Stacked FET switch bias ladders |
| US10862473B2 (en) | 2018-03-28 | 2020-12-08 | Psemi Corporation | Positive logic switch with selectable DC blocking circuit |
| US11018662B2 (en) | 2018-03-28 | 2021-05-25 | Psemi Corporation | AC coupling modules for bias ladders |
| US10505530B2 (en) | 2018-03-28 | 2019-12-10 | Psemi Corporation | Positive logic switch with selectable DC blocking circuit |
| US10236872B1 (en) | 2018-03-28 | 2019-03-19 | Psemi Corporation | AC coupling modules for bias ladders |
| US11418183B2 (en) | 2018-03-28 | 2022-08-16 | Psemi Corporation | AC coupling modules for bias ladders |
| US11870431B2 (en) | 2018-03-28 | 2024-01-09 | Psemi Corporation | AC coupling modules for bias ladders |
| US11476849B2 (en) | 2020-01-06 | 2022-10-18 | Psemi Corporation | High power positive logic switch |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2003143004A (ja) | レベルシフタ回路 | |
| KR100423617B1 (ko) | 반도체 집적 회로 | |
| KR20060051266A (ko) | 신호의 전압 진폭을 변환하는 레벨 변환 회로 | |
| US8373494B2 (en) | Power supply control circuit | |
| JP2006270027A (ja) | 半導体装置および相補形ｍｉｓ論理回路 | |
| JP4545548B2 (ja) | 半導体集積回路及び半導体装置 | |
| US9287878B2 (en) | Semiconductor device | |
| JP2008301144A (ja) | アナログスイッチ | |
| JP3980383B2 (ja) | 半導体集積回路装置 | |
| KR980012402A (ko) | 아날로그 스위치회로 | |
| JP2006237760A (ja) | 半導体集積回路装置 | |
| US7514960B2 (en) | Level shifter circuit | |
| JP2008211317A (ja) | レベルシフト回路 | |
| US7133487B2 (en) | Level shifter | |
| JPH0252460B2 (ja) | ||
| JP2002026720A (ja) | 低消費電力回路 | |
| JPH0646360A (ja) | エレクトロルミネッセンス表示パネル駆動回路 | |
| JP3698040B2 (ja) | 両極性レベルシフト回路 | |
| JP2000307397A (ja) | ハイサイドスイッチ回路 | |
| US20100182076A1 (en) | Semiconductor integrated circuit device | |
| JP4884760B2 (ja) | 半導体装置 | |
| JPH11150449A (ja) | ヒステリシス入力回路 | |
| KR200329174Y1 (ko) | 저 전력 소비형 버퍼 | |
| JPH0218960A (ja) | 相補型クロックドナンド回路 | |
| JP2004032251A (ja) | アナログスイッチ |