JPH0646360A - エレクトロルミネッセンス表示パネル駆動回路 - Google Patents

Abstract

(57)【要約】 【目的】消費電力を節減しＩＣチップへの高密度集積化
に適したＥＬ表示パネル駆動回路を提供することにあ
る。 【構成】エレクトロルミネッセンス（ＥＬ）表示パネル
駆動回路のレベルシフト出力電圧が入力側に帰還されて
入力信号ＩＮのロウ（Ｌ）レベル対応の接地電位を不明
確にすることがないように基準電位線を入力側の接地配
線ＧＮＤ１と出力側の接地配線ＧＮＤ２とに分離すると
ともに、出力トランジスタＰ１０３／Ｎ１０３駆動用の
レベルシフト回路１０の前段に補助レベルシフト回路２
０を配置した。これにより、高圧電源側の接地電位ＧＮ
Ｄ２が変動しても高圧側のレベルシフト回路１０の誤駆
動が回避でき出力トランジスタＰ１０３／Ｎ１０３にお
ける不要な電流が回避できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はエレクトロルミネッセン
ス（ＥＬ）表示パネル駆動回路に関し、特にレベルシフ
ト回路を含み半導体チップへの集積化に適した低消費電
力型のこの種の駆動回路に関する。

【０００２】

【従来の技術】ＥＬ表示パネル駆動回路を構成する半導
体集積回路（ＩＣ）チップは、画像表示すべきデータ入
力の供給を低電圧の論理レベルで受け、このデータ入力
をＥＬ表示素子の駆動に十分な高電圧の論理レベルの出
力信号に変換する電圧レベルシフト回路を備える。ＥＬ
表示パネルの発光開始に必要なしきい値電圧は数百ボル
トであり通常のＩＣ製造技術によるＩＣではＥＬ表示パ
ネルの駆動回路の実現は困難である。したがって、その
ような高電圧のＥＬ素子駆動パルスを発生する高耐圧出
力回路と通常の低電圧論理レベルのデータ入力を扱う５
Ｖ電源系の制御論理回路との間のインタフェイス手段が
必要である。この高耐圧出力回路はその負荷を形成する
表示素子の充電に必要なスイッチ素子と放電を行うスイ
ッチ素子とからなるプッシュプル構成の出力回路を備え
るのが一般的である。この種の高耐圧出力回路は特開平
２−１０３０９２号公報に記載されている。この公報に
例示される高耐圧駆動回路は、高電圧が供給される第１
の電源端子と、接地電圧または負の高電圧が供給される
第２の電源端子と、５ボルトの低電圧が供給される低圧
電源端子と、外部から入力信号を受ける入力端子と、Ｅ
Ｌ表示素子に接続される出力端子と、入力端子に与えら
れる入力信号に応答してバッファ回路のＯＮ／ＯＦＦを
制御する論理回路と、論理回路から供給される制御信号
に応答して出力部のＯＮ／ＯＦＦを制御するバッファ回
路と、ＥＬ表示素子に電流を供給しＥＬ表示素子からの
放電電流を吸収する出力部とを有する。この出力部は第
１の電源端子にアノードが、出力端子にカソードがそれ
ぞれ接続されたサイリスタと、このサイリスタのカソー
ド・ゲートにカソードが前記サイリスタのカソードにア
ノードがそれぞれ接続されたダイオードと、そのコレク
タがサイリスタのカソード・ゲートにそのエミッタが低
圧スイッチング素子を介して第２の電源端子にそれぞれ
接続されたｎｐｎトランジスタとから成る。また、ｎｐ
ｎトランジスタのベースは、バッファ回路内のＰＭＯＳ
トランジスタのドレインに接続され、ＰＭＯＳトランジ
スタのソースは、低圧電源端子に接続された構成を備え
る。

【０００３】上記公報記載の構成によれば回路素子数お
よび消費電流の節減は可能となるものの非駆動状態にお
ける消費電力は大きく製造プロセスは複雑である。製造
プロセスを単純化したＣＭＯＳ構成のこの種のＥＬパネ
ル駆動回路の例は本願の譲受人であるＮＥＣ Ｃｏｒｐ
ｏｒａｔｉｏｎ １９８９年５月１０日発行のデータブ
ック“表示コントローラ／ドライバＩＣ”４０９頁に記
載されている。この刊行物に示された駆動回路は、第
１，第２の電源端子と、第１，第２の接地端子と、内部
論理回路と、出力回路とを備え、内部論理回路には第１
の電源端子から低電圧が、出力回路には第２の電源端子
から高電圧がそれぞれ供給され内部論理回路の出力が出
力回路に供給される。上記刊行物には図示されてない
が、この出力回路は、内部論理回路からの低電圧論理レ
ベルの出力を高電圧論理レベルの出力に変換するレベル
シフト回路をもち、出力回路および内部論理回路の各々
の接地配線は接地端子に共通に接続される。この駆動回
路においては、出力回路の駆動時に高圧電源側から出力
回路を経て接地線に流れる電流が接地電位（０レベル）
を変動させる。また、論理回路および出力回路の各々の
接地線を互いに独立に設けても、出力回路の接地電位が
内部論理回路の接地電位以下に低下した場合は、レベル
シフト回路を構成するトランジスタが完全なＯＦＦ状態
にならない。そのために高電圧電源から接地端子に貫通
電流が流れ、その結果レベルシフト回路の動作速度が低
下し、さらに誤動作の原因となる。

【０００４】図４および図５を参照すると、これらの図
に示した従来技術によるＥＬ表示パネル駆動回路１は、
内部論理回路２と、出力段１０１〜１４０と、入力端子
３と、第１の電源端子４と、第２の電源端子５と、接地
端子６と、高電圧出力端子４０１〜４４０とを備える。
出力段１０１はインバータＩＮＶと、第１のレベルシフ
ト回路１０と、プッシュプル構成の出力トランジスタＰ
１０３およびＮ１０３とを有する。レベルシフト回路１
０は第２の電源端子５０および接地端子６０の間に互に
並列接続されたトランジスタＰ１０１およびＮ１０１の
直列接続回路とトランジスタＰ１０２およびＮ１０２の
直列接続回路とを備える。トランジスタＰ１０１のゲー
ト電極はトランジスタＰ１０２およびＮ１０２の接続点
ｃに、トランジスタＰ１０１のゲート電極はトランジス
タＰ１０１およびＮ１０１の接続点ｄにそれぞれ接続さ
れる。

【０００５】入力端子３０はインバータＩＮＶの入力端
子およびトラジスタＮ１０２のゲート電極に、インバー
タＩＮＶの出力端子はトランジスタＮ１０１のゲート電
極および出力トランジスタＮ１０３のゲート電極に、ト
ランジスタＰ１０２およびＮ１０２の接続点ｃは出力ト
ランジスタＰ１０３のゲート電極にそれぞれ接続され
る。さらに、インバータＩＮＶには第１の電源端子４０
から低い電源電圧ＶＤＤ１が、レベルシフト回路１０お
よび出力トランジスタＰ１０３には第２の電源端子５０
から高い電源電圧ＶＤＤ２がそれぞれ印加される。トラ
ンジスタＮ１０１、Ｎ１０２およびＮ１０３の各々のソ
ース電極およびインバータＩＮＶの接地端子はそれぞれ
接地端子６０に共通接続される。

【０００６】駆動回路１の入力端子３と、第１および第
２の電源端子４および５と、接地端子６と、出力段７０
とは図２の出力段の対応する各端子３０，４０，５０，
６０および７０にそれぞれに接続されている。なお、出
力段１０２〜１４０も出力段１０１と共通の構成を備え
ているので、以下に述べる出力段１０１の説明はこれら
出力段１０２〜１４０にも適合する。

【０００７】次に、図４および図５に併せて、図５にお
ける出力段の等価回路を示す図６およびこの出力段の動
作説明用の波形図を示す図７を参照して出力段１０１の
動作を述べると、まず、電源端子５から端子５０に供給
されている電圧ＶＤＤ２は出力トランジスタＰ１０３の
ＯＮ状態により端子７０から出力端子４０１に供給され
る。この場合は、レベルシフト回路１０の出力すなわち
接続点ｃの電圧をロウ（Ｌ）レベルにしてトランジスタ
Ｐ１０３をＯＮ状態にする。そのためにマイクロコンピ
ュータ（図示しない）により内部論理回路２が制御され
てハイ（Ｈ）レベルの入力データ信号が端子３０からイ
ンバータＩＮＶおよびトランジスタＮ１０２のゲート電
極に供給される。このときのインバータＩＮＶの電源電
圧をＶＤＤ１とすると、この入力データ信号の論理レベ
ルは電源電圧ＶＤＤ１および接地電位ＧＮＤ（０Ｖ）間
の電圧となる。すなわちＨレベル＝ＶＤＤ１，Ｌレベル
＝０となる。また、レベルシフト回路１０の上記トラン
ジスタの各々のＯＮ／ＯＦＦ状態は、トランジスタＰ１
０２およびＮ１０１がＯＮ、Ｐ１０１およびＮ１０２が
ＯＦＦの定常状態にある。この動作モードではトランジ
スタＮ１０２→Ｎ１０１→Ｐ１０１→Ｐ１０２の順に導
通／非導通状態が変化する。インバータＩＮＶで反転さ
れた入力信号はＨレベルとなってレベルシフト回路１０
のトランジスタＮ１０１および出力トランジスタＮ１０
３の各ゲート電極に供給される。この信号に応答してト
ランジスタＰ１０１およびＮ１０２がＯＮ、トランジス
タＰ１０２およびＮ１０１がＯＦＦとなり接続点ｃの電
位がＬレベルとなってトランジスタＰ１０３がＯＮ、ト
ランジスタＮ１０３がＯＦＦとなり、出力端子７０から
の出力のＨレベルは高電圧ＶＤＤ２となる。但し、トラ
ンジスタＮ１０１および１０２のしきい値電圧Ｖｔｈは
ＶＤＤ１よりも小さくし０よりも大きする。

【０００８】いま、トランジスタＮ１０１がＯＮからＯ
ＦＦへ、トランジスタＮ１０２がＯＦＦからＯＮへ変化
する過渡状態について図６を参照しながら述べると、定
常状態にあるレベルシフト回路１０の等価回路６１にお
いて、前述のとおりトランジスタＰ１０２およびＮ１０
１がＯＮ，トランジスタＰ１０１およびＮ１０２がＯＦ
Ｆの状態にあるとする。次に、トランジスタＮ１０１が
ＯＮからＯＦＦへ、トランジスタＮ１０２がＯＦＦから
ＯＮへ変化すると、その変化の過渡期間にはトランジス
タＰ１０２およびＮ１０２は共にＯＮ状態、トランジス
タＰ１０１およびＮ１０１は共にＯＦＦ状態となる。す
なわち電源ＶＤＤ２→Ｐ１０２→Ｎ１０２→ＧＮＤの経
路で貫通電流が流れることになる（等価回路６２）。一
方、トランジスタＰ１０２およびＮ１０２は共にＯＮ状
態にあるからトランジスタＮ１０２のドレイン・ソース
間のＯＮ抵抗がトランジスタＰ１０２のＯＮ抵抗よりも
小であれば、トランジスタＰ１０２のＯＮ抵抗による電
圧降下のため接続点ｃの電位はＬレベルに低下してい
く。このＬレベルの電圧に応答してトラジスタＰ１０１
がＯＮ状態となり、これによってトランジスタＰ１０１
およびＮ１０１の接続点ｄの電位がＨレベルに上昇す
る。この電圧をゲート電極に受けるトランジスタＰ１０
２のＯＮ抵抗が増大するので、接続点ｃの電位がＬレベ
ルよりも低いレベルに低下する。これに伴ってトラジス
タＰ１０１のＯＮ抵抗がさらに減少し、最終的には、ト
ランジスタＰ１０２がＯＮ、トランジスタＰ１０１がＯ
ＦＦ状態となって接続点ｃがＧＮＤレベルになる。この
ＧＮＤレベルに応答して出力トランジスタＰ１０３がＯ
Ｎ状態になる。一方、トランジスタＮ１０３は入力信号
ＩＮに応答してＯＦＦ状態にあるから出力端子７０には
高い電源電圧ＶＤＤ２が供給される（図示等価回路６
３）。なお、トランジスタＰ１０１を十分にＯＮ状態に
するために、トランジスタＮ１０２のＯＮ抵抗の抵抗値
はトランジスタＰ１０２のＯＮ抵抗値の１／４以下に設
定されている。トランジスタＮ１０１がＯＮ、Ｎ１０２
がＯＦＦに変化するＮ１０１→Ｎ１０２→Ｐ１０２→Ｐ
１０１の動作モード変化の過渡期間においても、上述の
説明が該当するので、トランジスタＮ１０１のＯＮ抵抗
の抵抗値はＰ１０１の抵抗値の１／４以下に設定され
る。

【０００９】図７を参照すると、外部から入力端子３０
への入力信号波形７１に対し、内部論理回路２から出力
段１０１の入力端子３０に供給される内部からの入力信
号ＩＮの波形７２が示されている。すなわち、時刻ｔ１
において上記外部からの入力信号ＩＮはＨレベルにな
り、時刻ｔ２でＬレベルに、時刻ｔ３で再びＨレベルに
それぞれ変化する。この信号ＩＮのＬレベルは０Ｖ、Ｈ
レベルは低電圧電源の電圧ＶＤＤ１で変化する。出力段
１０１でレベル変換されて出力端子７０から出力端子４
０１に供給される出力信号（波形７３）は内部信号ＩＮ
と同極性の信号であり、そのＬレベルは０Ｖ、Ｈレベル
は高電圧電源電圧ＶＤＤ２となる。

【００１０】

【発明が解決しようとする課題】上述の出力段の回路に
おいては、複数の出力トランジスタＰ１０３／Ｎ１０３
のＯＮ／ＯＦＦ変化の過渡期間に高圧電源回路に流れる
電流が０ＶであるべきＧＮＤ電位を変動させる（波形７
４）。従って、このＧＮＤ電位の変動に起因するノイズ
が上記外部入力信号ＩＮに重畳され、レベルシフト回路
１０の動作の安定性を損なう。すなわち、外部入力信号
ＩＮの入力端子３においては、入力信号ＩＮのＨレベル
が時刻ｔ１で低下し、時刻ｔ２およびｔ３と入力信号Ｉ
Ｎの後縁および前縁との間にずれが生じ（入力端子３の
波形７５）、内部論理回路２に誤動作を生じる。

【００１１】図８を併せ参照すると、この図に示した従
来の駆動回路の動作説明用の一部変更回路は、低電圧外
部電源電圧ＶＤＤ１の供給を受けるインバータＩＮＶお
よび内部論理回路２の接続を受ける接地配線ＧＮＤ１
と、高電圧外部電源電圧ＶＤＤ２の供給を受けるレベル
シフト回路１０および出力トランジスタＰ１０３／Ｎ１
０３の接続を受ける接地配線ＧＮＤ２とが、節点ａおよ
びｂで切断され、ＩＣチップ（図示されない）のＧＮＤ
パッドにそれぞれ独立に接続される。この接続による
と、接点ｂにおけるＧＮＤ電位の上述の変動（波形７
４）が接点ａにそのまま直接に伝わることが避けられる
ので、内部論理回路２の上述の誤動作はある程度抑えら
れる。

【００１２】一方、ＥＬ表示パネル駆動電圧が約４００
Ｖの電圧変化を必要とするのに対して出力トランジスタ
Ｐ１０３／Ｎ１０３のソース・ドレイン間耐圧は２００
Ｖ程度に留まるので、高電圧ＶＤＤ２と接地配線ＧＮＤ
２との間の電位差２００Ｖを所定の切替タイミングで極
性反転する手法が通常用いられている。この極性反転時
の過渡期間に発生するノイズのレベルは正極性および負
極性とも１〜３Ｖ程度になり、負極性ノイズによって接
地配線ＧＮＤ２の電位が接地配線ＧＮＤ１の電位よりも
低下することがある。また、複数の出力段のうち１部の
出力段のスイッチングノイズがＥＬ表示パネルの配線間
の線間容量を介して接地配線ＧＮＤ２の電位に重畳され
ることにより生ずる接地配線ＧＮＤ２の電位低下もあ
る。前者は一般に出力段の出力変化とは同期しないが、
後者は同期する。この出力段の出力変化と同期しないノ
イズによる接地配線ＧＮＤ２の電位低下は次のような障
害を招来する。すなわち、レベルシフト回路１０のトラ
ンジスタＰ１０１／Ｎ１０１がそれぞれＯＮ／ＯＦＦ，
トランジスタＰ１０２／Ｎ１０２がそれぞれＯＦＦ／Ｏ
Ｎで定常状態にあるときは、トランジスタＮ１０１はそ
のゲート電極に接地配線ＧＮＤ１のＬレベルが印加され
ＯＦＦ状態にあるにもかかわらず、接地配線ＧＮＤ２の
電位が接地配線ＧＮＤ１の電位よりも低くなることによ
りトランジスタＮ１０１が半導通状態となり、トランジ
スタＰ１０１／Ｎ１０１に電流が流れる。一方、上記ノ
イズが出力段の出力変化と同期する場合の障害は次のと
おりである。すなわち、トランジスタＰ１０１／Ｎ１０
１がそれぞれＯＦＦおよびＯＮ、トランジスタＰ１０／
Ｎ１０２がそれぞれＯＮ／ＯＦＦで定常状態にあるとき
は、トランジスタＮ１０２はそのゲート電極に接地配線
ＧＮＤ１のＬレベルの印加を受けＯＦＦ状態にあるにも
かかわらず、接地配線ＧＮＤ２の電位が接地配線ＧＮＤ
１の電位よりも低くなることによりトランジスタＮ１０
２が半導通状態となり、トランジスタＰ１０２／Ｎ１０
２に電流が流れる。さらに、この半導通状態により出力
トランジスタＰ１０３／Ｎ１０３にも電流が流れる。こ
れら電流の流れる時間が長くなるとこの出力段を内蔵す
るＩＣチップの温度が上昇し、ＩＣの耐圧を決めている
内部ダイオード素子の自由電子が増加して電子なだれが
起きやすくなり、そのために内部拡散層結合の耐圧低下
が生じラッチアップや素子破壊の原因になる。

【００１３】本発明の目的は、上述の欠点に鑑みなされ
たものであり、消費電力を節減しＩＣチップへの高密度
集積化に適したＥＬ表示パネル駆動回路を提供すること
にある。

【００１４】

【課題を解決するための手段】本発明によると、接地端
子からの基準電圧と第１の外部電源端子からの第１の外
部電源電圧とによって実質的に定義された論理レベルを
もつ入力信号に応答して前記基準電圧と前記第１の外部
電源電圧よりも高い電圧をもち第２の電源端子から供給
される第２の外部電源電圧とによって実質的に定義され
た論理レベルをもつ出力信号を発生し、この出力信号の
前記論理レベルに対応した画像をエレクトロルミネッセ
ンス（ＥＬ）表示装置に生じさせるＥＬ表示パネル駆動
回路であって、前記基準電圧および前記第１の外部電源
電圧によって実質的に定義された互いに相補的な論理レ
ベルを有する１対の制御信号を前記入力信号に応答して
発生する二状態回路と、前記１対の制御信号に応答して
前記出力信号を生ずる出力回路とを備えるＥＬ表示パネ
ル駆動回路において、前記二状態回路と実質的に相補的
な回路構成を備え前記入力信号に応答して前記二状態回
路に前記１対の制御信号を供給する補助二状態回路をさ
らに備えることと、前記二状態回路、前記補助二状態回
路、および前記出力回路が前記接地端子とは別個の補助
接地端子に接続されていることとを特徴とするＥＬ表示
パネル駆動回路が得られる。

【００１５】前記補助接地端子の電位が変動してもその
変動が上記接地端子の電位を実質的に変動させることは
ない。したがって、前記出力回路における不要な大電流
の発生を回避できる。

【００１６】

【実施例】次に、図５と共通な構成要素には共通な参照
番号を付して本発明の第１の実施例の回路図を示した図
１を参照すると、この実施例は補助レベルシフト回路２
０が図８の構成に追加された構成を備える。すなわち、
この実施例の出力段１０１は入力端子３０と、低圧外部
電圧ＶＤＤ１の供給を受ける第１の電源端子４０と、高
圧外部電圧ＶＤＤ２の供給を受ける第２の電源端子５０
と、第１の接地端子６０（接地配線ＧＮＤ１に接続）お
よび第２の接地配線６０ａ（接地配線ＧＮＤ２に接続）
と、高電圧出力端子７０とを備える。また、この出力段
１０１は入力端子３０に接続されたインバータＩＮＶ
と、このインバータＩＮＶおよび入力端子に接続された
補助レベルシフト回路２０と、この回路２０の出力を受
けるレベルシフト回路１０と、上記端子５０，７０，６
０ａに接続されたプッシュプル構成の出力トランジスタ
Ｐ１０３／Ｎ１０３とを備える。さらに、インバータＩ
ＮＶおよび補助レベルシフト回路２０は第１の電源端子
４０（電圧ＶＤＤ１）に、レベルシフト回路１０および
出力トランジスタＰ１０３は第２の電源端子５０（電圧
ＶＤＤ２）にそれぞれ接続される。また、このインバー
タＩＮＶは第１の接地配線ＧＮＤ１に、レベルシフト回
路１０，２０および出力トランジスタＮ１０３は接地配
線ＧＮＤ２に、出力トランジスタＰ１０３／Ｎ１０３の
接続点は高電圧出力端子７０にそれぞれ接続される。

【００１７】補助レベルシフト回路２０は第１の電源端
子４０および第２の接地端子６０ａの間にそれぞれ並列
に挿入されたトランジスタＰ２０１／Ｎ２０１の直列接
続回路およびＰ２０２／Ｎ２０２の直列接続回路を備
え、トランジスタＮ２０１のゲート電極をトランジスタ
Ｐ２０２／Ｎ２０２の接続点ｅにトランジスタＮ２０２
のゲート電極をトランジスタＰ２０１／Ｎ２０１の接続
点ｆにそれぞれ接続して構成される。入力端子３０から
の入力信号ＩＮはトランジスタＰ２０２のゲート電極に
直接に、また、インバータＩＮＶを経てトラジスタＰ２
０１ゲート電極にそれぞれ供給される。さらに上記接続
点ｆはレベルシフト回路１０のトランジスタＮ１０２の
ゲート電極に接続され、接続点ｅはレベルシフト回路１
０のトランジスタＮ１０１のゲート電極および出力トラ
ンジスタＮ１０３のゲート電極に接続される。レベルシ
フト回路１０のトランジスタＰ１０２／Ｎ１０２の接続
点ｃは出力トランジスタＰ１０３のゲート電極に接続さ
れる。

【００１８】次に、本実施例における出力段の等価回路
を示す図２およびその動作説明用波形図を示す図３を併
せ参照してこの実施例における出力段１０１の動作を述
べる。初期状態において、出力トランジスタＰ１０３／
Ｎ１０３がそれぞれＯＮ／ＯＦＦの状態にあるものとす
る。 （イ）出力端子７０から電圧０Ｖを発生する場合 出力トランジスタが上記初期状態にあるから、レベルシ
フト回路１０および２０のトランジスタＰ１０１／Ｎ１
０２、Ｐ２０１／Ｎ２０２はそれぞれＯＮ状態、Ｐ１０
２／Ｎ１０１、Ｐ２０２／Ｎ２０１はそれぞれＯＦＦ状
態にある（等価回路２６）。入力信号ＩＮのＬレベルに
応答してトランジスタＰ２０１がＯＮへ、Ｐ２０２がＯ
ＦＦへ変化する。その変化の過渡期間ではトランジスタ
Ｐ２０２／Ｎ２０２が共にＯＮ状態、トランジスタＰ２
０１／Ｎ２０１が共にＯＦＦ状態となる。すなわち電源
ＶＤＤ１→Ｐ２０２→Ｎ２０２→ＧＮＤの経路で貫通電
流が流れることになる（等価回路２１）。このときトラ
ンジスタＰ２０１／Ｎ２０１は共にＯＦＦ状態で接続点
ｆはＨレベルを保持したままであるから、トランジスタ
Ｎ２０２もＯＮ状態を保つ。トランジスタＰ２０２／Ｎ
２０２は共にＯＮ状態であるから、トランジスタＰ２０
２のＯＮ抵抗がトランジスタＮ２０２のＯＮ抵抗よりも
小であると、トランジスタＰ２０２のＯＮ抵抗による電
圧降下が小さいので接続点ｅの電位は上昇してＨレベル
に近づく。この電圧がＨレベルに達すると、トラジスタ
Ｎ２０１がＯＮする（等価回路２２）。これにより接続
点ｆの電位がＬレベルに下降するのでこの電圧をゲート
電極に受るトランジスタＮ２０２のＯＮ抵抗が増大する
ことによって、接続点ｅの電位がさらに上昇してＨレベ
ルに、これに伴ってトラジスタＮ２０１のＯＮ抵抗がさ
らに減少する。最終的にはトランジスタＰ２０２がＯ
Ｎ、トランジスタＮ２０２がＯＦＦとなって接続点ｅが
ＶＤＤ１レベルになる（等価回路２３）。

【００１９】上述の接続点ｅのＨレベルに応答してトラ
ンジスタＮ１０１がＯＮ状態になると、この接続点の論
理レベルの反転の度ごとにＯＮ状態はＮ１０２→Ｎ１０
１→Ｐ１０２→Ｐ１０１の順にシフトしていく。これら
ＯＮ状態のシフトの過渡期間においてトランジスタＰ１
０１／Ｎ１０１が共にＯＮ状態、トランジスタＰ１０２
／Ｎ１０２が共にＯＦＦ状態となる。すなわち、電源Ｖ
ＤＤ２→Ｐ１０１→Ｎ１０１→ＧＮＤ２の経路で電流が
流れることになる（等価回路２２）。この過渡期間にお
いてトランジスタＰ１０２／Ｎ１０２は共にＯＦＦ状態
で接続点ｃは前述の定常状態のときのＬレベルを保持し
ているからトランジスタＰ１０１もＯＮ状態（等価回路
２２）を保つ。また、トランジスタＰ１０１／Ｎ１０１
は共にＯＮ状態であり、一方、トランジスタＮ１０１の
ＯＮ抵抗はトランジスタＰ１０１のＯＮ抵抗よりも小さ
く設定してあるから、トランジスタＰ１０１のＯＮ抵抗
による電圧降下により接続点ｄの電位は下降してＬレベ
ルに近づき、トラジスタＰ１０２をＯＮにし、接続点ｃ
の電位をＨレベルにし、トランジスタＰ１０１のＯＮ抵
抗を更に増大させ、トランジスタＰ１０１／Ｎ１０１の
接続点ｄの電位をさらに下降させてＬレベルに近づけ、
トラジスタＰ１０２のＯＮ抵抗をさらに減少させるよう
に帰還がかかる。その結果、トランジスタＰ１０２がＯ
Ｎ、トランジスタＮ１０２がＯＦＦとなって接続点ｃが
Ｈレベルになる。この接続点ｃがＨレベルになることに
よって、出力トランジスタＰ１０３がＯＦＦになる。同
時に出力トランジスタＮ１０３は接続点ｅのＨレベルを
受けてＯＮ状態にあるから、出力端子７０は０Ｖとなる
（等価回路２３）。なお、上述のレベルシフト回路１０
と同様に、レベルシフト回路２０においても、トランジ
スタＮ２０１／Ｎ２０２のＯＮ状態への遷移の高速化お
よびそれによる過渡期間の上記不要電流の軽減のため
に、トランジスタＰ２０１／Ｐ２０２の各々のＯＮ抵抗
の値はＮ２０１／Ｎ２０２の対応値の１／４以下程度に
それぞれ設定されている。 （ロ）出力端子７０（ＯＵＴ）から高電圧ＶＤＤ２と同
じ電圧を発生する場合 この高電圧発生動作前のレベルシフト回路１０および２
０のトラジスタのＯＮ／ＯＦＦ状態は、Ｐ１０１／Ｎ１
０２はＯＦＦ、Ｐ１０２／Ｎ１０１はＯＮ、Ｐ２０１／
Ｎ２０２はＯＦＦ、Ｐ２０２／Ｎ２０１はＯＮの各定常
状態（等価回路２３）にある。入力信号ＩＮのＨレベル
に応答してトランジスタＰ２０１がＯＮへ、Ｐ２０２が
ＯＦＦへ変化する。その変化の過渡期間ではトランジス
タＰ２０１／Ｎ２０１が共にＯＮ状態、トランジスタＰ
２０２／Ｎ２０２が共にＯＦＦ状態となる。すなわち電
源ＶＤＤ１→Ｐ２０１→Ｎ２０１→ＧＮＤ２の経路で電
流が流れる（図示等価回路２４）。このときトランジス
タＰ２０２／Ｎ２０２は共にＯＦＦ状態で接続点ｆは前
述の定常状態のＬレベルを保持しているから、トランジ
スタＮ２０２もＯＦＦ状態を保つ。トランジスタＰ２０
１／Ｎ２０１は共にＯＮ状態にあり、一方トランジスタ
Ｐ２０１のＯＮ抵抗はトランジスタＮ２０１のＯＮ抵抗
よりも小さく設定されているから、トランジスタＰ２０
１のＯＮ抵抗による電圧降下の方が小さく、接続点ｅの
電位は上昇してＨレベルに近づく。このＨレベルの電圧
を受けてトラジスタＮ２０２がＯＮする（等価回路２
５）。これにより接続点ｅの電位が下降してＬレベルに
近づく。この電圧をゲート電極に受けるトランジスタＮ
２０１のＯＮ抵抗が増大することによって、接続点ｆの
電位がさらに上昇してＨレベルに近づく。これに伴って
トラジスタＮ２０２のＯＮ抵抗がさらに減少するように
帰還がかかる。最終的にはトランジスタＰ２０２がＯＦ
Ｆ、Ｎ２０２がＯＮとなって接続点ｅがＧＮＤ２レベル
に、トランジスタＰ２０１がＯＮ、Ｎ２０１がＯＦＦと
なって接続点ｆがＶＤＤ１レベルになる（等価回路２
６）。

【００２０】上述の接続点ｆのＨレベルに応答してトラ
ンジスタＮ１０２がＯＮすると、トランジスタＮ１０２
のＯＮ状態への転換の過渡期間においてトランジスタＰ
１０２／Ｎ１０２が共にＯＮ状態、トランジスタＰ１０
１／Ｎ１０１が共にＯＦＦ状態となる。したがって、電
圧ＶＤＤ２の電源端子５０→Ｐ１０２→Ｎ１０２→ＧＮ
Ｄ２の経路で電流が流れることになる（図示等価回路２
５）。このときトランジスタＰ１０１／Ｎ１０１は共に
ＯＦＦ状態で接続点ｄは前の状態（等価回路２４）のＬ
レベルを保持しているから、トランジスタＰ１０２もＯ
Ｎ状態を保つ。トランジスタＰ１０２／Ｎ１０２は共に
ＯＮ状態にあり、一方トランジスタＮ１０２のＯＮ抵抗
はトランジスタＰ１０２のそれよりも小さく設定してあ
るから、トランジスタＰ１０２のＯＮ抵抗による電圧降
下のため接続点ｃの電位は下降してＬレベルに近づき、
トラジスタＰ１０１をＯＮにし、接続点ｄの電位を上昇
させてＨレベルに近づけ、トランジスタＰ１０２のＯＮ
抵抗を更に増大させ、接続点ｃの電位をさらに下降させ
てＬレベルに近づけ、トラジスタＰ１０１のＯＮ抵抗を
さらに減少させるように帰還する。その結果、トランジ
スタＰ１０２がＯＦＦ、Ｎ１０２がＯＮとなって接続点
ｃがＧＮＤ２レベルになる（等価回路２６）。この接続
点ｃがＬレベルになることによって、出力トランジスタ
Ｐ１０３がＯＮ、Ｎ１０３がＯＦＦとなって出力端子７
０に高電圧ＶＤＤ２を供給する（等価回路２６）。

【００２１】図３を併せて参照すると、内部論理回路２
から入力端子３０への内部信号ＩＮは波形３１で示すと
おり、時刻ｔ１でＨレベルに、ｔ２でＬレベルに、ｔ３
で再びＨレベルにそれぞれなる変化を繰り返すパルスで
あり、Ｌレベルは０Ｖ、低電圧電源ＶＤＤ１の値をと
る。出力段１０１以外の出力段（１０２〜１４０）の動
作により生じる接地配線ＧＮＤ２に重畳されたノイズ
（波形３２）によりレベルシフト回路２０の接続点ｅの
電位は波形３３のとおり変化する。上述の動作によって
出力端子７０には波形３４の出力が得られる。

【００２２】上述のとおり、上記実施例の出力段１０に
おける補助レベルシフト回路２０は入力信号ＩＮに応答
してトランジスタＰ２０１およびＰ２０２を相補的にＯ
Ｎ／ＯＦＦ制御するので接地配線ＧＮＤ２の電位の変動
の影響を受けにくい。すなわち、接地配線ＧＮＤ２の電
位が接地配線ＧＮＤ１の電位よりも低くなった場合で
も、ＧＮＤ１の電位との差がＶＤＤ１−（Ｖｔｈの絶対
値）（但し、ＶｔｈはトランジスタＰ２０１／Ｐ２０２
のしきい値）の範囲内であれば入力信号ＩＮのＬレベル
をＨレベルと混同することはない。したがって、上記先
行技術の構成におけるトランジスタＮ２０１／Ｎ２０２
の半導通状態およびそれに伴う不要電流の発生は避けら
れる。接続点ｅの電位のＨレベルからＬレベルへの変化
の過程で電圧ＶＤＤ２のレベル変動により発生する可能
性のあるノイズの影響は、接地配線ＧＮＤ２による共通
接続により回避できる。すなわち、接続点ｅのＬレベル
電位もこのノイズに追従してシフトし、さらにこの信号
の供給を受けるトランジスタＮ１０１／１０２のしきい
値も接地配線ＧＮＤ２の電位レベルのノイズの変動に追
従して同一方向にシフトするのでトランジスタＮ１０１
／Ｎ１０２が誤ってＯＮ状態になることはない。

【００２３】上述の実施例において、電圧ＶＤＤ１と接
地配線ＧＮＤ１の電位との高低関係、および電圧ＶＤＤ
２と接地配線ＧＮＤ２の電圧との高低関係をそれぞれ逆
にすることも可能である。その場合はレベルシフト回路
１０および２０をそれぞれ構成するトランジスタＰ１０
１／Ｎ１０１、Ｐ１０２／Ｎ１０２、Ｐ２０１／Ｎ２０
１、およびＰ２０２／Ｎ２０２の直列接続回路の配置を
それぞれ互いに入れ換えた構成をとる。

【００２４】この回路構成によれば、トランジスタＮ２
０１／Ｎ２０２（接続は図１のＮ２０１／Ｎ２０２に対
応）のＯＮ抵抗はトランジスタＰ２０１／Ｐ２０２（接
続は図１のＮ２０１／Ｎ２０２に対応）のＯＮ抵抗より
も小さいので、これらＯＮ抵抗の比を所望の値に設定す
るようにこれらレベルシフト回路２０を構成すると、上
述の実施例よりもＩＣチップ表面上の専有面積を小さく
することができる。

【００２５】

【発明の効果】上述のとおり本発明によれば、レベルシ
フト回路と実質的に相補的な回路構成を備え入力信号に
応答してそのレベルシフト回路に１対の制御信号を供給
する補助レベルシフト回路をさらに備えることと、レベ
ルシフト回路、補助レベルシフト回路、および出力回路
が接地端子とは別個の補助接地端子に接続されているこ
ととにより、前記補助接地端子の電位が変動してもその
変動が上記接地端子の電位を実質的に変動させることは
ない。したがって、高圧側のレベルシフト回路の誤駆動
が回避でき出力トランジスタにおける不要な電流が回避
できる。

【図面の簡単な説明】

【図１】本発明によるＥＬ表示パネル駆動回路の出力段
の回路図である。

【図２】図１の出力段の等価回路図である。

【図３】図１の出力段の動作説明用波形図である。

【図４】従来のＥＬ表示パネル駆動回路のブロック図で
ある。

【図５】図４の駆動回路の出力段の回路図である。

【図６】図５の出力段の等価回路図である。

【図７】図５の出力段の動作説明用の波形図である。

【図８】図４の駆動回路の動作説明用の一部変更回路図
である。

【符号の説明】

１０ レベルシフト回路 ２０ 補助レベルシフト回路 ３０ 入力端子 ４０ 第１の電源端子 ５０ 第２の電源端子 ６０ 第１の接地端子 ６０ａ 第２の接地端子 ７０ 高電圧出力端子（ＯＵＴ） １０１ 出力段 ＧＮＤ１ 第１の接地配線 ＧＮＤ２ 第２の接地配線 ＩＮ 入力信号 ＩＮＶ インバータ ＶＤＤ１ 低圧外部電圧 ＶＤＤ２ 高圧外部電圧 Ｐ１０１，１０２，１０３，２０１，２０２ Ｐチャ
ネルＦＥＴ Ｎ１０１，１０２，１０３，２０１，２０２ Ｎチャ
ネルＦＥＴ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 接地端子からの基準電圧と第１の外部電
   源端子からの第１の外部電源電圧とによって実質的に定
   義された論理レベルをもつ入力信号に応答して前記基準
   電圧と前記第１の外部電源電圧よりも高い電圧をもち第
   ２の電源端子から供給される第２の外部電源電圧とによ
   って実質的に定義された論理レベルをもつ出力信号を発
   生し、この出力信号の前記論理レベルに対応した画像を
   エレクトロルミネッセンス（ＥＬ）表示装置に生じさせ
   るＥＬ表示パネル駆動回路であって、前記基準電圧およ
   び前記第１の外部電源電圧によって実質的に定義された
   互いに相補的な論理レベルを有する１対の制御信号を前
   記入力信号に応答して発生する二状態回路と、前記１対
   の制御信号に応答して前記出力信号を生ずる出力回路と
   を備えるＥＬ表示装置駆動回路において、前記二状態回
   路と実質的に相補的な回路構成を備え前記入力信号に応
   答して前記二状態回路に前記１対の制御信号を供給する
   補助二状態回路をさらに備えることと、前記二状態回
   路、前記補助二状態回路、および前記出力回路が前記接
   地端子とは別個の補助接地端子に接続されていることと
   を特徴とするＥＬ表示パネル駆動回路。
2. 【請求項２】 前記二状態回路が前記第２の電源端子と
   補助接地端子との間にそれぞれ挿入された一対のＰチャ
   ネルＦＥＴおよびＮチャネルＦＥＴの直列接続回路から
   成り前記制御信号の供給を前記ＮチャネルＦＥＴにそれ
   ぞれ受けることと、前記補助二状態回路が前記第１の電
   源端子と前記補助接地端子との間にそれぞれ挿入された
   一対のＰチャネルＦＥＴおよびＮチャネルＦＥＴの直列
   接続回路から成り前記入力信号およびその論理反転信号
   を前記ＰチャネルＦＥＴにそれぞれ受けることとをさら
   に特徴とする請求項１のＥＬ表示パネル駆動回路。
3. 【請求項３】 前記第１および第２の外部電源電圧が前
   記基準電圧を基準にして負の極性をもち、前記直列接続
   回路の各々をを構成する前記ＰチャネルＦＥＴおよびＮ
   チャネルＦＥＴの接続関係が前記基準電圧について逆転
   していることをとを特徴とする請求項２のＥＬ表示パネ
   ル駆動回路。