KR100375308B1 - 표시 패널의 용량성 부하에 충전된 전력을 모두 회수할 수있는 표시장치 - Google Patents

표시 패널의 용량성 부하에 충전된 전력을 모두 회수할 수있는 표시장치 Download PDF

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Abstract

ELDP 및 PDP등의 용량성 부하를 갖는 표시패널 및 상기 용량성 부하를 구동하는 반도체장치를 구비한 표시장치로서, 확실히 동작하며, 용량성 부하에 충전된 전력을 기생바이폴라 트랜지스터의 전류 증폭율에 관계없이 실질적으로 모두 회수할 수 있고, 간단한 제조프로세스에 의해 제조할 수 있는 표시장치가 개시된다. 반도체장치(62A)는 고전위측 전원단자(6), 저전위측 전원단자(11), 고전위와 저전위 사이에서 변화하는 펄스상의 구동파형이 인가되는 전력 충방전단자(66) 및 용량성 부하(7)가 접속되는 출력단자(64)를 갖는다. 소스는 전력 충방전단자(66)에, 드레인은 출력단자(64)에, 백게이트는 고전위측 전원단자(6)에 각각 접속되고, 게이트에 출력기간중 온해야 할것을 나타내는 제 1 제어신호(C1)가 인가되는 제 1 p채널형 M0S 트랜지스터(101)를 구비한다.

Description

표시 패널의 용량성 부하에 충전된 전력을 모두 회수할 수 있는 표시장치{DISPLAY DEVICE CAPABLE OF COLLECTING SUBSTANTIALLY ALL POWER CHARGED TO CAPACITIVE LOAD IN DISPLAY PANEL}
본 발명은 표시장치에 관한 것이다. 더 구체적으로, 전계가 발생되어 발광시키는 방식의 일렉트로루미네슨트 표시패널(이하, ELDP라 함) 또는 플라즈마 표시 패널(이하, PDP라 함)등의 용량성 부하, 및 상기 용량성 부하를 구동하는 반도체장치를 구비한 표시장치에 관한 것이다.
이 종류의 표시장치로는, 도 10에 예시된 것이 알려져 있다. 구동되는 ELDP(1)는 수직 및 수평 방향으로 각각 등간격으로 격자상으로 배열된 전극(8,9)을 가진다. 전극(8,9)의 각 교점은 화소로 되어, ELDP 또는 PDP의 원리에 따라 수직방향 전극(8)과 수평방향 전극(9) 사이에 고전계를 발생시켜 발광시키게 됨으로써, 각 화소에는 필연적으로 큰 용량(7)이 기생한다. 구동용 반도체장치(2)에는, 1개의 반도체칩에 출력단을 구성하는 수십개의 고전압 CM0S(상보형 금속 산화물반도체)(10)가 어레이상으로 배열되어 있다. 이들 고전압 CM0S 회로(10)의 논리 상태는 동일 칩에 혼재된 시프트 레지스터회로 또는 래치회로등의 도시되지 않은 저전압 CMOS 제어회로에 의해 제어된다. 이 구동용 반도체장치(2)에서, 저전위측 전원단자(11)는 접지전위(12)에 접속되고 전력 충방전단자(6)는 전원 전압제어회로(고전압 CMOS로 구성)(3)의 출력부에 접속된다. 또한, 전원 전압제어회로(3)의 저전위측 전원은 접지전위(12)에, 고전위측 전원은 70V의 정전압원(5)에 접속되어 있다. 전원 전압제어회로(3)에는, 실제로, 도시되지 않은 전력회수용의 회로가 제공된다.
도 11은 구동용 반도체장치(도 10에서 참조부호(2)로 나타냄)의 출력단 CMOS 회로의 단면구조를 나타낸다. p형 반도체기판(20)상에 n형 에피택시얼층(22)이 형성되고, 이 n형 에피택시얼층(22)상에 고전압 n채널형 MOS (이하, NMOS라 함)트랜지스터(39)와 고전압 p채널형 MOS(이하, PMOS라 함)트랜지스터(40)가 형성된다. 이들 NMOS 트랜지스터(39)와 PMOS 트랜지스터(40)는 n형 에피택시얼층(22)의 표면과 p형 반도체기판(20) 사이에서 확산된 p형 절연분리층(21)에 의해 전기적으로 분리되어 있다. 또한, 도면에 도시되어 있지 않지만, 저전압 CM0S 제어회로도 동일 반도체기판(20)상에 p형 절연분리층(21)에 의해 전기적으로 분리된 상태로 형성되어 있다. NMOS 트랜지스터(39)는 VDMOS(수직 더블 확산 금속 산화물 반도체) 구조를 가지며 , p형 베이스 확산층(35), 게이트전극(32), 소스전극(30) 및 드레인전극(29)을 구비하고 있다. 또한, NMOS 트랜지스터(39)의 드레인전류는 고농도 n형 매립 확산층(23)과 고농도 n형 인출 확산층(25)에 의해 인출된다.참조부호(33)는 산화막, (38)은 표면절연막을 나타낸다. PMOS 트랜지스터(40)는 고전압수단의 p형 드레인 확산층(34)을 갖는 수평형 구조로 되어 있고, 게이트전극(31), 소스전극(27) 및 드레인전극(26)을 구비하고 있다. 이 PMOS 트랜지스터(40)의 아래쪽으로는 p형 드레인확산층(34)에 대응하여 n형 에피택시얼층(22)과 p형 반도체기판(20)이 수직으로 배치되기 때문에, 도면에 도시된 바와 같이 기생바이폴라 트랜지스터(4)(도 10에도 도시됨)가 존재한다. 이 기생바이폴라 트랜지스터(4)의 전류증폭율(hFE)을 낮게 억제하기 위해, 고농도 n형 매립 확산층(23)이 p형 드레인 확산층(34)의 아래쪽으로도 형성되어 있다. 이로써, 기생바이폴라 트랜지스터(4)의 전류증폭율(hFE)은 약 0.05 이하로 억제된다.
도 12A, 12B, 12C 및 12D는 구동용 반도체장치(2)의 각 부분의 파형을 나타내고 있다. 전력충방전단자(6)에는 전원 전압제어회로(3)에 의해 주기적인 구형파(50)가 인가된다. 출력단자(13,14,15,16)중 제 i 번째 출력단자(편의상, 참조부호(14) 하나로 나타냄)의 전압(도 12c 참조)은 전력 충방전단자(6)에 인가되는 주기적인 구형파(50), 및 화상정보에 의해 결정되는 제 i 번째 출력 CMOS 회로(10)의 논리상태(51)(H 레벨은 출력을 나타내고, L 레벨은 중지를 나타냄)에 의해 제어되며 용량성 부하로 인한 적분을 나타내는 기립 및 하강을 가리키는 파형(52)(도 12c 참조)을 가진다. 도 12C에서, 참조부호(55)는 부하로의 충전과정을, (56)은 부하로부터의 방전과정을 나타낸다. 도 12D에서, 참조부호(53)는 제 i 번째 출력단자(14)의 전류파형이다. 정방향은 출력단자로부터의 출력을 나타낸다. 참조부호(57)는 제 i 번째 출력단자(14)에 대응하는 수직방향 전극(8)으로의 충전전류이다. 충전과정(55)에서의 충전전류(57)는 도 10에 (17)로 나타낸 경로를 통해, 즉 70V의 고압 정전압전원(5)으로부터 전력 충방전단자(6), 온상태의 PMOS 트랜지스터(40) 및 제 i 번째 출력단자(14)를 통해 흘러서, 수직방향 전극(8)으로 충전된다. 한편, 방전전류(58)는 방전과정(56)에서 도 10에 (18)로 나타낸 경로를 통해, 즉 충전과정과 역방향의 경로를 통해 고압 정전압전원(5)으로 복귀된다. 이는 제 i 번째 출력 CMOS 회로의 논리상태(51)가 H 레벨을 유지한 채로 전력충방전단자(6)에 인가되는 전압(50)이 70V에서 0V까지 급격히 떨어지기 때문이다. 방전전류를 고압 정전압전원(5)으로 복귀시키면, 부하의 용량 성분에 축적된 전력을 회수할 수 있다. 따라서, ELDP의 소비전력을 감소시킬 수 있다. 그러나, 방전과정(56)에서는, 기생바이폴라 트랜지스터(4)에 의해 접지측(12)으로 흐르는 전류경로(61)가 발생하므로, 전력회수 효율을 감소시킨다. 이 방전전류를 고압 정전압전원(5)으로 복귀함에 의해 전력을 회수할 수 있는 전류성분(i1)과, 방전전류를 고압 정전압전원(5)으로 복귀시킬 수 없어서 전력을 회수할 수 없는 전류성분(i2)의 비(i 1/i2)는, 기생바이폴라 트랜지스터(4)의 전류증폭율을 (hFE)라 할때,
i1/i2= 1/hFE
로 된다. 전술한 바와 같이, 이 기생바이폴라 트랜지스터(4)의 전류증폭율(hFE)은 약 0.05 이하로 억제되기 때문에, 부하의 용량성분에 축적된 전력이 거의 회수된다.
그러나, 상기 방법에서는, 기생바이폴라 트랜지스터(4)의 전류증폭율(hFE)을감소시킴에 의해 전력회수 효율을 높이기 위해 구동용 반도체장치(2)의 칩내부에 매립 확산층(23), 에피택시얼층(22), 절연분리층(21)등을 마련하지 않으면 안되고, 사용될 구동용 반도체장치(2)가 복잡한 제조프로세스를 필요로 하는 문제가 있다.
도 13에 나타낸 바와 같이, 구동용 반도체장치(2)의 저전위측 전원단자(11)와 접지전위(12) 사이에 스위칭소자(71)를 삽입하여, 방전과정에서는 스위칭소자(71)를 오프함에 의해 접지전위(12)에 흐르는 전류를 없애고, 기생바이폴라 트랜지스터의 전류증폭율(hFE)에 관계 없이, 용량성 부하에 충전된 전력을 실질적으로 모두 회수하는 방법이 제안되어 있다(일본국 공개 특허 공보 98-335726호). 그러나, 이 방식에서는 스위칭소자(71)를 오프하면 저전압 CMOS 제어회로의 저전위측 전원도 접지전위(12)로부터 분리되므로, 저전압 CMOS 제어회로에 의해 제어되는 고전압 CM0S 출력 트랜지스터의 제어가 불안정하게 된다. 따라서, 이 방식은 실제로는 채용할 수 없는 것이다.
따라서, 본 발명의 목적은 ELDP 또는 PDP등의 용량성 부하를 갖는 표시패널, 및 상기 용량성 부하를 구동하는 반도체장치를 구비한 표시장치로서, 확실히 동작하고, 용량성 부하에 충전된 전력을 기생바이폴라 트랜지스터의 전류증폭율에 관계 없이 실질적으로 모두 회수할 수 있고, 간단한 제조프로세스에 의해 제조할 수 있는 표시장치를 제공하는 것이다.
상기 목적을 달성하기 위해서, 본 발명의 표시장치는 :
용량성 부하를 갖는 표시패널, 및 고전위가 인가되는 고전위측 전원단자, 저전위가 인가되는 저전위측 전원단자, 상기 고전위와 저전위 사이에서 변화하는 펄스상의 구동파형이 인가되는 전력충방전단자 및 상기 용량성 부하가 접속되는 출력단자를 가지며, 상기 구동파형에 반응하는 출력을 상기 출력단자에 생성하여 상기 용량성 부하를 구동하는 반도체장치를 포함하며,
상기 반도체장치는 상기 전력 충방전단자에 접속된 소스, 상기 출력단자에 접속된 드레인, 상기 고전위측 전원단자에 접속된 백게이트를 포함하고, 게이트에 상기 용량성 부하를 충방전해야할 출력 기간중에 제 1 p채널형 M0S 트랜지스터가 온되어야 함을 나타내는 제 1 제어신호가 인가된다.
본 발명의 표시장치에서는, 상기 용량성 부하를 충방전해야할 출력기간에 제 1 제어신호가 저(L)레벨로 설정된다. 따라서, 제 1 p채널형 M0S 트랜지스터가 온상태로 된다. 따라서, 상기 구동파형의 기립 과정에서, 상기 전력 충방전단자로부터 온상태의 제 1 p채널형 M0S 트랜지스터 및 상기 출력단자를 통해 상기 용량성 부하로 충전전류가 흐른다. 한편, 상기 구동파형의 하강 과정에서, 상기 용량성 부하로부터 상기 출력단자 및 온상태의 제 1 p채널형 M0S 트랜지스터를 통해 상기 전력 충방전단자로 방전전류가 흐른다. 상기 반도체장치에서, 예컨대, 공통 CMOS 회로 제조 프로세스에 의해 저전위측 전원단자가 도통하는 상태의 반도체기판상에 제 1 p채널형 M0S 트랜지스터가 마련된 경우, 제 1 p채널형 M0S 트랜지스터의 소스, 백게이트, 반도체기판을 각각 에미터, 베이스, 콜렉터로 이용하는 기생바이폴라 트랜지스터가 존재한다. 그러나, 상기 구동파형의 하강 과정에서, 제 1 p채널형 M0S 트랜지스터의 소스가 접속되어 있는 전력 충방전단자의 전위는, 제 1 p채널형 M0S 트랜지스터의 백게이트가 접속되어 있는 고전위측 전원단자의 전위보다 낮기 때문에,그 기생바이폴라 트랜지스터의 에미터·베이스 사이는 역바이어스가 된다. 따라서, 방전전류의 일부가 그와 같은 기생바이폴라 트랜지스터를 통해 저전위측 전원단자로 흐르지 않게 된다. 따라서, 용량성 부하에 충전된 전력은, 기생바이폴라 트랜지스터의 전류증폭율에 관계 없이, 전력 충방전단자를 통해 실질적으로 모두 회수된다. 또한, 이 결과, 기생바이폴라 트랜지스터의 전류증폭율을 감소시키기 위해 칩내부에 매립 확산층등을 제공할 필요가 없게 되어, 이 반도체장치는 간단한 제조프로세스에 의해 제조할 수 있게 된다. 또한, 저전위측 전원단자는 항상 접지전위에 접속될 수 있기 때문에, 상기 반도체기판상에 제 1 p채널형 MOS 트랜지스터의 온 오프 상태를 제어하기 위한 제어회로를 제공한 경우에도, 그 제어회로의 동작이 불안정하게 되지 않는다.
일 실시예에서, 상기 반도체장치는 상기 전력 충방전단자에 접속된 소스, 상기 출력단자에 접속된 드레인을 가지며, 게이트에 상기 제 1 제어신호와 역상의 제 2 제어신호가 인가되는 제 2 의 n형 MOS 트랜지스터를 포함한다.
이 실시예의 표시장치에서, 상기 용량성 부하를 충방전해야할 출력기간에 제 1 제어신호가 저(L)레벨로, 제 2 제어신호가 고(H)레벨로 각각 설정된다. 따라서, 제 1 p채널형 M0S 트랜지스터가 온상태로 될 뿐만 아니라, 제 1 p채널형 M0S 트랜지스터와 병렬의 관계에 있는 제 2 n형 MOS 트랜지스터도 온상태가 된다. 이 결과, 상기 전력 충방전단자의 전위가 구동파형에 따라 변화하는 경우에도 충방전경로의 온저항이 낮게 유지된다. 따라서, 전력 회수효율이 높아진다.
다른 실시예에서, 상기 반도체장치는, 소스가 상기 저전위측 전원단자에, 드레인이 상기 출력단자에 각각 접속되며, 게이트에 상기 제 1 제어신호와 동일 위상의 제 3 제어신호가 인가되는 제 3 n형 MOS 트랜지스터를 구비한 것을 특징으로 한다.
이 실시예의 표시장치에서, 상기 용량성 부하를 충방전해야할 출력기간에 제 3 제어신호가 저(L)레벨로 설정된다. 따라서, 제 3 n형 MOS 트랜지스터는 오프상태이고, 상기 출력단자를 통과시킨 충방전의 동작에는 기여하지 않는다. 한편, 상기 용량성 부하를 충방전하지 않는 중지기간에 제 3 제어신호가 고(H)레벨로 설정된다. 따라서, 제 3 n형 MOS 트랜지스터는 온상태가 되어, 그 중지기간중에, 상기 출력단자가 저전위로 안정적으로 보유된다.
또 다른 실시예에서, 상기 제 1 제어신호와 제 3 제어신호가 동일 신호로 주어짐을 특징으로 한다.
이 실시예의 표시장치에서, 상기 제 1 제어신호와 제 3 제어신호로서 동일 신호가 이용되므로, 제어가 용이하게 된다. 또한, 제어회로의 구성이 간단화된다.
도 1은 ELDP과 구동용 반도체장치를 구비한 본 발명의 일 실시예의 표시 장치의 구성을 나타낸 도면,
도 2A, 2B, 2C, 2D, 2E, 2F 및 2G는 도 1의 구동용 반도체장치에서 각 부분의 파형을 나타낸 도면,
도 3은 상기 구동용 반도체장치의 출력단을 구성하는 고전압 CMOS 회로의 단면 구조를 나타낸 도면,
도 4A 및 4B는 전원 전압제어회로에 의해 전력 충방전단자에 인가될 수 있는 파형을 예시하는 도면,
도 5는 도 1의 구동용 반도체장치의 변형예를 설명하는 도면,
도 6은 도 1의 구동용 반도체장치의 다른 변형예를 설명하는 도면,
도 7은 도 1의 구동용 반도체장치의 또 다른 변형예를 설명하는 도면,
도 8은 도 1의 구동용 반도체장치의 또 다른 변형예를 설명하는 도면,
도 9A, 9B, 9C, 9D, 9E, 9F, 9G 및 9H는 도 8의 구동용 반도체장치의 각 부분의 파형을 나타낸 도면,
도 10은 ELDP와 구동용 반도체장치를 구비한 종래의 표시장치의 구성을 나타낸 도면,
도 11은 상기 구동용 반도체장치의 출력단을 구성하는 고전압 CM0S 회로의 단면구조를 나타낸 도면,
도 12A, 12B, 12C 및 12D는 도 10의 구동용 반도체장치의 각 부분의 파형을 나타낸 도면,
도 13은 도 10의 표시 장치에 대한 공지의 제안을 설명하는 도면이다.
이하, 본 발명의 표시장치를 도면에 도시된 실시예를 참조하여 상세히 설명한다.
도 1은 ELDP(1)와 구동용 반도체장치(62A)를 구비한 일 실시예의 표시장치의 구성을 나타내고 있다. 구동되는 ELDP(1)와 전원 전압제어회로(3)는 도 10에 나타낸 바와 동일하다. 전원 전압제어회로(3)에는 도시되지 않은 공지의 전력회수용 회로가 부설되어 있다.
구동용 반도체장치(62A)를 구성하는 1개의 반도체칩에는, 출력단을 구성하는 수십개의 고전압 CMOS회로(63)가 어레이로 배열됨과 동시에, 고전위측 전원단자(6), 저전위측 전원단자(11), 전력 충방전단자(66) 및 각각의 고전압 CM0S회로(63)에 대응하는 출력단자(64,65,…)가 마련되어 있다. 각각의 고전압 CMOS회로(63)는 직렬로 접속된 제 1 의 PMOS 트랜지스터(101) 및 고전압수단의 제 3 의 NMOS 트랜지스터(103)를 구비하고 있다. 제 1 의 PMOS 트랜지스터(101)와 병렬로 제 2 의 NMOS 트랜지스터(102)가 마련되어 있다. 더 구체적으로, 제 1 의 PM0S 트랜지스터(101)에서는, 소스가 전력 충방전단자(66)에, 드레인이 출력단자(64)에, 백게이트가 고전위측 전원단자(6)에 각각 접속되어 있다. 제 2 의 NMOS 트랜지스터(102)에서는, 소스가 전력 충방전단자(66)에, 드레인이 출력단자(64)에, 백게이트가 저전위측 전원단자(11)에 각각 접속되어 있다. 또한, 제 3 의 NMOS 트랜지스터(103)에서는, 소스가 저전위측 전원단자(11)에, 드레인이 출력단자(64)에,백게이트가 저전위측 전원단자(11)에 각각 접속되어 있다. 제 1 의 PM0S 트랜지스터(101)의 게이트 및 제 3 의 NMOS 트랜지스터(103)의 게이트에는 제 1 의 제어신호(C1)가 공통으로 인가되고, 제 2 의 NMOS 트랜지스터(102)의 게이트에는 제 2 의 제어신호(C2)가 인가된다. 이들 제 1 제어신호(C1), 제 2 제어신호(C2)는, 동일 칩에 혼재된 시프트 레지스터회로 또는 래치회로등의 도시되지 않은 저전압 CM0S 제어회로에 의해 출력된다. 또한, 제 1 PMOS 트랜지스터(101) 및 제 3 NMOS 트랜지스터(103)가 동일 제어신호(C1)에 의해 온 오프 제어되기 때문에, 제어가 용이하게 됨과 동시에, 저전압 CM0S 제어회로의 구성이 간단화된다.
고전위측 전원단자(6)에는 고압 정전압전원(5)으로부터의 고전위(DC 70V)가 인가된다. 또한, 저전위측 전원단자(11)는 저전위인 접지전위(12)에 접속되어, 반도체기판과 도통된다. 전력 충방전단자(66)에는, 전원 전압제어회로(3)의 출력부(100)로부터, 고전위(DC 70V)와 접지전위(12) 사이에서 변화하는 펄스상의 구동파형이 인가된다. 각각의 출력단자(64,65,‥)는 용량성부하(7)를 가지며 ELDP(1)의 수직방향 전극(8)에 각각 접속되어 있다.
도 3에 나타낸 바와 같이, 출력단의 고전압 CMOS(63)는 일반적으로 잘 알려져 있는 가장 간단한 고전압 CM0S 프로세스로 제조된 것이다. 즉, p 형 반도체기판(120)의 표면에 n형 웰확산층(124)이 형성되고, 이 n형 웰확산층(124)내에 제 1 PMOS 트랜지스터(101)가 형성된다. 한편, 제 2 및 제 3 NMOS 트랜지스터(102,103)는 서로 동일의 구조를 갖고, p형 반도체기판(120)의 표면에 직접 형성되어 있다. 이 결과, 제 1 PMOS 트랜지스터(101)는 제 2 및 제 3 NMOS 트랜지스터(102,103)와, n형 웰확산층(124)에 의해 전기적으로 분리되어 있다. 또한, 저전압 제어회로도, n형 웰확산층(124)과 유사한 n형 웰확산층에 의해 동일 반도체기판(20)에 전기적으로 분리된 상태로 형성되어 있다. 제 1 PM0S 트랜지스터(101)는 고전압수단의 p형 드레인확산층(134)과 p형 소스확산층(136)을 갖는 수평형 구조로 되며, 소스전극(126), 드레인전극(127), 게이트전극(131) 및 백게이트전극(141)을 구비하고 있다. 제 2 및 제 3 NMOS 트랜지스터(102,103)는 고전압수단의 n형 드레인확산층(128)과 n형 소스확산층(137)을 갖는 수평형 구조로 되며, 소스전극(130), 드레인전극(129), 게이트전극(132) 및 백게이트전극(141)을구비하고 있다. 참조부호(133)는 산화막, 참조부호(138)는 표면절연막을 나타낸다. 이 구조에서는, 제 1 PM0S 트랜지스터(101)의 소스(134), n형 웰확산층(백게이트)(124) 및 반도체기판(120)을 각각 에미터, 베이스 및 콜렉터로 하는 기생바이폴라 트랜지스터(104)(도 1에도 도시됨)가 존재한다. 이 기생바이폴라 트랜지스터(104)의 전류증폭율(hFE)은 통상 1O∼1OO 정도로 되어있다.
도 2A, 2B, 2C, 2D, 2E, 2F 및 2G는 구동용 반도체장치(2)의 각 부분의 파형을 나타낸다. 이 예에서, 전력 충방전단자(66)에는 전원 전압 제어회로(3)에 의해 주기적인 구형파(50)(도 2b 참조)가 인가된다. 출력단자(64,65,…)중 제 i 번째 출력단자(편의상, 참조부호(64)의 것만 나타냄)의 전압은 전력 충방전단자(66)에 인가되는 주기적 구형파(50) 및 화상정보에 의해 결정되는 제 i 번째 출력 CMOS 회로(63)의 논리상태(51)(도 2e 참조)(H 레벨은 출력을 나타내고, L 레벨은 중지를 나타낸다)에 의해 제어되며, 용량성부하로 인해 적분된 기립 및 하강을 나타내는 파형(52)을 가진다. 도 2f에서, 참조부호(55)는 부하로의 충전과정, 참조부호(56)는 부하로부터의 방전과정을 나타낸다. 도 2g에서, 참조부호(53)는 제 i 번째 출력단자(64)의 전류파형을 나타낸다. 정방향은 출력단자로부터의 출력을 나타낸다. 참조부호(57)는 제 i 번째 출력단자(64)에 대응하는 수직방향 전극(8)으로의 충전전류를 나타내고, 참조부호(58)는 제 i 번째 출력단자(64)에 대응하는 수직방향 전극(8)으로부터의 방전전류를 나타낸다.
용량성부하(7)를 충방전해야 할때 출력기간중에 제 1 제어신호(C1)가 L 레벨로, 제 2 제어신호(C2)가 H 레벨로 각각 설정된다. 따라서, 제 1 PMOS트랜지스터(101)가 온상태로 됨과 동시에, 제 1 PM0S 트랜지스터(101)와 병렬의 관계에 있는 제 2 NMOS 트랜지스터(102)가 오프 상태로 된다. 한편, 제 3 NMOS 트랜지스터(103)는 오프 상태로 된다. 따라서, 구동파형의 기립 과정에서, 충전전류(57)는 도 1에 나타낸 경로(67)를 통해, 즉 전력충방전단자(66)로부터 온상태의 제 1 PMOS 트랜지스터(101) 및 제 2 NMOS 트랜지스터(102) 및 출력단자(64)를 통해 수직방향 전극(8)으로 흐른다. 이로써, 용량성 부하(7)가 충전된다. 한편, 구동파형의 하강 과정에서, 방전전류(58)는, 충전과정과 역방향의 경로를 통해, 즉 용량성 부하(7)로부터 출력단자(64), 온 상태의 제 1 PMOS 트랜지스터(101) 및 제 2 NMOS 트랜지스터(102)를 통해 전력 충방전단자(66)로 흐른다. 상기 제 1 PM0S 트랜지스터(101)의 아래쪽으로는 상기한 기생바이폴라 트랜지스터(104)가 존재하지만, 구동파형의 하강 과정에서는, 제 1 PMOS 트랜지스터(101)의 소스(126)가 접속되어 있는 전력충방전단자(66)의 전위는, p형 웰확산층(124)이 접속되는, 즉 백게이트(124)가 백게이트전극(141)을 통해 접속되어 있는 고전위측 전원단자(6)의 전위보다 낮기 때문에, 상기 기생바이폴라 트랜지스터(104)의 에미터·베이스 사이는 역바이어스로 된다. 따라서, 방전전류(58)의 일부가 그와 같은 기생바이폴라 트랜지스터(104)를 통해 저전위측 전원단자(11)로 흐르지 않는다. 따라서, 용량성 부하(7)에 충전된 모든 전력은, 기생바이폴라 트랜지스터(104)의 전류증폭율(hFE)에 관계 없이, 전력충방전단자(66)를 통해 실질적으로 모두 회수된다.
또한, 출력기간중에, 제 1 PM0S 트랜지스터(101)가 온 상태로 될 뿐만 아니라, 제 1 PMOS 트랜지스터(101)와 병렬로 된 제 2 NMOS 트랜지스터(102)도 온 상태로 되어 있기 때문에, 전력 충방전단자(66)의 전위가 구동파형에 따라 변화된다고 해도, 충방전경로(67)의 온 저항은 낮게 유지된다. 따라서, 전력회수 효율을 높일 수 있다.
회수된 전력은 일시적으로 저장되어 구동파형의 다음 기립 과정에서 충전을 위해 사용된다.
용량성부하(7)를 충방전하지 않는 중지기간중에, 제 1 제어신호(C1)가 H 레벨로, 제 2 제어신호(C2)가 L 레벨로 각각 설정된다. 이로써, 제 1 PMOS 트랜지스터(101) 및 제 2 NMOS 트랜지스터(102)가 오프 상태로 되는 한편, 제 3 NMOS 트랜지스터(103)는 온 상태로 된다. 따라서, 충방전경로(67)가 차단되어, 출력단자(64)가 저전위로 안정적으로 보유된다.
도 5에 나타낸 구동용 반도체장치(62B)와 같이, 제 3 NMOS 트랜지스터(103)를 생략하여, 출력단의 구성을 간소화할 수 있다. 이는 제 3 n형 MOS 트랜지스터(103)가 출력기간중에 오프 상태에 있고 상기 충방전의 동작에 기여하지 않기 때문이다. 또한, 도 6에 나타낸 구동용 반도체장치(62C)와 같이, 제 2 NMOS 트랜지스터(102)를 생략하여, 출력단의 구성을 간소화할 수 있다. 또한, 도 7에 나타낸 구동용 반도체장치(62D)와 같이, 제 2 NMOS 트랜지스터(102) 및 제 3 n형 MOS 트랜지스터(103)를 생략하여, 출력단의 구성을 더욱 간단화할 수 있다.
또한, 도 8에 나타낸 구동용 반도체장치(62E)와 같이, 제 1 PMOS 트랜지스터(101)의 게이트와 제 3 NMOS 트랜지스터(103)의 게이트를 분리하여, 제 1 PMOS 트랜지스터(101)의 게이트에 제 1 제어신호(C1)를, 제 3 NMOS트랜지스터(103)의 게이트에 제 3 제어신호(C3)를 각각 인가하도록 할 수 있다. 이 경우, 도 9c 및 9d에 나타낸 바와 같이, 인가될 제 3 제어신호(C3)는 제 1 제어신호(C1)와 동일 위상으로 된다. 도 9A, 9B, 9C, 9D, 9E, 9F, 9G 및 9H는 구동용 반도체장치(62E)의 각 부분의 파형을 나타낸다.
상기 저전위측 전원단자(11)는 항상 접지전위(12)에 접속되어 있기 때문에, 반도체기판(120)상에 마련된 저전압 CMOS 제어회로(도시 안됨)의 동작이 불확실하게 되지 않는다.
상기 예에서, 전원 전압제어회로(3)에 의해 전력 충방전단자(66)에 도 2에 나타낸 바와 같은 구형파(50)가 인가되지만, 인가되는 파형은 이것으로 한정되지 않는다. 도 4(a)에 나타낸 주기적인 계단파 또는 도 4(b)에 나타낸 주기적인 톱니파를 인가할 수도 있다.
말할 필요도 없이, 본 발명의 표시장치는 ELDP 이외에도 용량성 부하를 갖는 여러가지 표시 패널을 구비한 것들에 적용할 수 있다.
이상에서 분명한 바와 같이, 본 발명의 표시장치에서, 표시패널을 구동하는 반도체장치는, 소스가 전력 충방전단자에, 드레인이 출력단자에, 백게이트가 고전위측 전원단자에 각각 접속되고, 게이트에 용량성 부하를 충방전해야 할 출력기간중에 트랜지스터가 온되어야 함을 나타내는 제 1 제어신호가 인가되는 제 1 p채널형 M0S 트랜지스터를 구비하고 있기 때문에, 방전 전류의 일부가 기생바이폴라 트랜지스터를 통해 저전위측 전원단자로 흐르지 않는다. 따라서, 용량성 부하에 충전된 모든 전력을, 기생바이폴라 트랜지스터의 전류 증폭율에 관계 없이 전력 충방전단자를 통해 실질적으로 회수할 수 있다. 또한, 이 결과로, 기생바이폴라 트랜지스터의 전류 증폭율을 감소시키기 위해 칩내부에 매립 확산층등을 마련할 필요가 없다. 따라서, 이 반도체장치는 간단한 제조 프로세스에 의해 제조될 수 있다. 또한, 저전위측 전원단자가 항상 접지전위에 접속될 수 있으므로, 상기 반도체기판상에 제 1 p채널형 M0S 트랜지스터의 온 오프 상태를 제어하기 위한 제어회로를 일체로 마련한 경우에도, 그 제어회로의 동작이 불안정하게 되지 않는다.
일 실시예에서, 상기 반도체장치는, 소스가 상기 전력 충방전단자에, 드레인이 상기 출력단자에 각각 접속되고, 게이트에 상기 제 1 제어신호와 역상의 제 2 제어신호가 인가되는 제 2 n형 MOS 트랜지스터를 구비하고 있다. 이 경우에, 상기 전력 충방전단자의 전위가 구동 파형에 따라 변화하더라도, 충방전경로의 온 저항을 낮게 유지할 수 있다. 따라서, 전력 회수 효율을 높일 수 있다.
일 실시예에서, 상기 반도체장치는, 소스가 상기 저전위측 전원단자에, 드레인이 상기 출력 단자에 각각 접속되고, 게이트에 상기 제 1 제어신호와 동일 위상의 제 3 제어신호가 인가되는 제 3 n형 MOS 트랜지스터를 구비하고 있기 때문에, 상기 용량성 부하를 충방전하지 않는 중지 기간중에, 상기 출력단자가 저전위로 안정적으로 보유된다.
다른 실시예의 표시장치에서는, 상기 제 1 제어신호와 제 3 제어신호가 동일의 신호이므로, 제어가 용이하게 된다. 또한, 제어회로의 구성을 간단화할 수 있다.
이상 본 발명이 설명되었지만, 여러 가지 동일한 방식으로 변화될 수 있음은 분명하다. 이러한 변화는 본 발명의 정신과 범위를 벗어난 것으로 간주되지 않으며, 당업자들이라면 상기한 모든 변화들이 첨부된 특허청구의 범위내에 속하는 것임을 분명하게 알 수 있을 것이다.

Claims (6)

  1. 용량성 부하(7)를 갖는 표시패널(1), 및 고전위가 인가되는 고전위측 전원단자(6), 저전위가 인가되는 저전위측 전원단자(11), 상기 고전위와 저전위 사이에서 변화하는 펄스상의 구동파형이 인가되는 전력충방전단자(66) 및 상기 용량성 부하(7)가 접속되는 출력단자(64,65)를 가지며, 상기 구동파형에 반응하는 출력을 상기 출력단자에 생성하여 상기 용량성 부하(7)를 구동하는 반도체장치(62A,62B,62C,62D,62E)를 포함하는 표시장치로서,
    상기 반도체장치(62A,62B,62C,62D,62E)는 상기 전력 충방전단자(66)에 접속된 소스, 상기 출력단자(64,65)에 접속된 드레인, 상기 고전위측 전원단자(6)에 접속된 백게이트(124)를 포함하고, 게이트에 상기 용량성 부하(7)를 충방전해야할 출력 기간중에 제 1 p채널형 M0S 트랜지스터(101)가 온되어야 함을 나타내는 제 1 제어신호(C1)가 인가되는 표시장치.
  2. 제 1 항에 있어서, 상기 반도체장치(62A,62B,62E)는 상기 전력 충방전단자(66)에 접속된 소스, 상기 출력단자(64,65)에 접속된 드레인을 가지며, 게이트에 상기 제 1 제어신호(C1)와 역상의 제 2 제어신호(C2)가 인가되는 제 2 n형 MOS 트랜지스터(102)를 포함하는 표시장치.
  3. 제 1 항에 있어서, 상기 반도체장치(62A,62C,62E)는 상기 저전위측전원단자(11)에 접속된 소스, 상기 출력단자(64,65)에 접속된 드레인을 가지며, 게이트에 상기 제 1 제어신호(C1)와 동일 위상의 제 3 제어신호(C1,C3)가 인가되는 제 3 n형 MOS 트랜지스터(103)를 포함하는 표시장치.
  4. 제 2 항에 있어서, 상기 반도체장치(62A,62E)는 상기 저전위측 전원단자(11)에 접속된 소스, 상기 출력단자(64,65)에 접속된 드레인을 가지며, 게이트에 상기 제 1 제어신호(C1)와 동일 위상의 제 3 제어신호(C1,C3)가 인가되는 제 3 의 n형 MOS 트랜지스터(103)를 포함하는 표시장치.
  5. 제 3 항에 있어서, 상기 제 1 제어신호(C1)와 제 3 제어신호(C1)가 동일 신호로 주어지는 표시장치.
  6. 제 4 항에 있어서, 상기 제 1 제어신호(C1)와 제 3 제어신호(C1)가 동일 신호로 주어지는 표시장치.
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