JPH07130193A - バッファ回路及びこれを用いた液晶ディスプレイ装置 - Google Patents
バッファ回路及びこれを用いた液晶ディスプレイ装置Info
- Publication number
- JPH07130193A JPH07130193A JP6017140A JP1714094A JPH07130193A JP H07130193 A JPH07130193 A JP H07130193A JP 6017140 A JP6017140 A JP 6017140A JP 1714094 A JP1714094 A JP 1714094A JP H07130193 A JPH07130193 A JP H07130193A
- Authority
- JP
- Japan
- Prior art keywords
- input
- output
- differential amplifier
- conductivity type
- switch means
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
- G11C27/02—Sample-and-hold arrangements
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/2007—Display of intermediate tones
- G09G3/2011—Display of intermediate tones by amplitude modulation
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
- G09G3/3611—Control of matrices with row and column drivers
- G09G3/3685—Details of drivers for data electrodes
- G09G3/3688—Details of drivers for data electrodes suitable for active matrices only
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2310/00—Command of the display device
- G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
- G09G2310/0264—Details of driving circuits
- G09G2310/0291—Details of output amplifiers or buffers arranged for use in a driving circuit
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2310/00—Command of the display device
- G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
- G09G2310/0264—Details of driving circuits
- G09G2310/0297—Special arrangements with multiplexing or demultiplexing of display data in the drivers for data electrodes, in a pre-processing circuitry delivering display data to said drivers or in the matrix panel, e.g. multiplexing plural data signals to one D/A converter or demultiplexing the D/A converter output to multiple columns
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Liquid Crystal Display Device Control (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Electronic Switches (AREA)
- Liquid Crystal (AREA)
Abstract
(57)【要約】
【目的】入力信号の有効な電圧範囲の広い入力選択回路
付バッファ回路、及びこれを備えた液晶ディスプレイ装
置を提供することを目的とする。 【構成】二種類の導電型のソース・フォロアを介して入
力信号を切換え、その少なくても一方の選択された入力
信号の電位によりどちらのソース・フォロアを介して選
択された入力信号の電位がボルテージ・フォロアを構成
する差動増幅回路の入力電圧範囲に入っているか検知し
切換えることを特徴とするバッファ回路。
付バッファ回路、及びこれを備えた液晶ディスプレイ装
置を提供することを目的とする。 【構成】二種類の導電型のソース・フォロアを介して入
力信号を切換え、その少なくても一方の選択された入力
信号の電位によりどちらのソース・フォロアを介して選
択された入力信号の電位がボルテージ・フォロアを構成
する差動増幅回路の入力電圧範囲に入っているか検知し
切換えることを特徴とするバッファ回路。
Description
【０００１】
【産業上の利用分野】本発明は、入力選択回路付きバッ
ファ回路及びこれを用いた液晶ディスプレイ装置に係
り、特に入力電圧範囲を拡大したバッファ回路に関す
る。
ファ回路及びこれを用いた液晶ディスプレイ装置に係
り、特に入力電圧範囲を拡大したバッファ回路に関す
る。
【０００２】
【従来の技術】液晶ディスプレイ装置は、図９に示すよ
うに、液晶セル３０１がマトリクス状に配列され、画像
信号が供給される複数本の信号線３０４と複数本の走査
線３０５が交差して配設されて構成されたディスプレイ
装置本体３００と、画像信号をサンプリングして信号線
に供給するための液晶ディスプレイ駆動回路３０２、お
よび走査線を選択的に駆動する走査線選択回路３０３に
より構成される。
うに、液晶セル３０１がマトリクス状に配列され、画像
信号が供給される複数本の信号線３０４と複数本の走査
線３０５が交差して配設されて構成されたディスプレイ
装置本体３００と、画像信号をサンプリングして信号線
に供給するための液晶ディスプレイ駆動回路３０２、お
よび走査線を選択的に駆動する走査線選択回路３０３に
より構成される。
【０００３】図１０は、従来の液晶ディスプレイ装置に
おけるディスプレイ駆動回路の構成例を示す。同図に示
すように、ディスプレイ駆動回路はサンプルホールド回
路７０及びバッファ回路８０を主体として構成され、よ
り詳細には、一水平ラインに必要な画素数の２倍のサン
プルホールド回路７０とサンプリングパルス転送手段と
してのシフトレジスタ、選択信号ＳＥＬ１、ＳＥＬ２に
よりホールド状態のサンプルホールド回路出力を選択す
る第１のスイッチ５０及び第２のスイッチ６０、選択さ
れた信号でディスプレイ本体を駆動するためのバッファ
回路８０により構成される。
おけるディスプレイ駆動回路の構成例を示す。同図に示
すように、ディスプレイ駆動回路はサンプルホールド回
路７０及びバッファ回路８０を主体として構成され、よ
り詳細には、一水平ラインに必要な画素数の２倍のサン
プルホールド回路７０とサンプリングパルス転送手段と
してのシフトレジスタ、選択信号ＳＥＬ１、ＳＥＬ２に
よりホールド状態のサンプルホールド回路出力を選択す
る第１のスイッチ５０及び第２のスイッチ６０、選択さ
れた信号でディスプレイ本体を駆動するためのバッファ
回路８０により構成される。
【０００４】選択的に選んだサンプルホールド回路の出
力信号をバッファ回路を介して出力する場合、この信号
源が低インピーダンスであれば、簡単なスイッチ回路で
サンプルホールド回路の出力信号を選択してやればよ
い。しかし、従来、図６に示すようにサンプル・ホール
ド回路の出力が入力であるような場合、スイッチに印加
される選択信号ＳＥＬ１及びＳＥＬ２が寄生容量６１
１、６１２、６２１、６２２を介して漏れ保持されてい
る値に誤差を生じるという問題があった。さらに、スイ
ッチ６１０、６２０がＭＯＳＦＥＴで構成されている時
には、ＭＯＳＦＥＴのチャネル電荷もサンプル・ホール
ド回路の保持容量に注入され誤差の原因となっていた。
よってこのようなスイッチ回路を有するスイッチ回路を
液晶ディスプレイ駆動回路に用いると、スイッチ回路で
発生する誤差により、画質が劣化するという問題があっ
た。
力信号をバッファ回路を介して出力する場合、この信号
源が低インピーダンスであれば、簡単なスイッチ回路で
サンプルホールド回路の出力信号を選択してやればよ
い。しかし、従来、図６に示すようにサンプル・ホール
ド回路の出力が入力であるような場合、スイッチに印加
される選択信号ＳＥＬ１及びＳＥＬ２が寄生容量６１
１、６１２、６２１、６２２を介して漏れ保持されてい
る値に誤差を生じるという問題があった。さらに、スイ
ッチ６１０、６２０がＭＯＳＦＥＴで構成されている時
には、ＭＯＳＦＥＴのチャネル電荷もサンプル・ホール
ド回路の保持容量に注入され誤差の原因となっていた。
よってこのようなスイッチ回路を有するスイッチ回路を
液晶ディスプレイ駆動回路に用いると、スイッチ回路で
発生する誤差により、画質が劣化するという問題があっ
た。
【０００５】また図６において、バッファ回路６３０の
入力容量及びスイッチ回路６１０、６２０からバッファ
回路までの配線容量により、サンプルホールド回路で保
持されていた信号成分が電荷の形でこれらの容量に残存
するため、スイッチ回路で出力を選択した後、これらバ
ッファ回路の入力容量や配線容量に残存していた過去の
サンプリングにおける信号成分の電荷が重畳されること
により、液晶ディスプレイ上では、過去のサンプリング
における走査線の信号が次の走査線に漏れ込むという問
題があった。
入力容量及びスイッチ回路６１０、６２０からバッファ
回路までの配線容量により、サンプルホールド回路で保
持されていた信号成分が電荷の形でこれらの容量に残存
するため、スイッチ回路で出力を選択した後、これらバ
ッファ回路の入力容量や配線容量に残存していた過去の
サンプリングにおける信号成分の電荷が重畳されること
により、液晶ディスプレイ上では、過去のサンプリング
における走査線の信号が次の走査線に漏れ込むという問
題があった。
【０００６】これを回避するため、従来図７に示すよう
に選択スイッチ５、６の前にソース・フォロアを挿入す
ることでインピーダンス変換を行っていた。図７では、
出力バッファ部はソース・フォロア３、４によるゲート
・ソース電圧によるレベルシフト分を補正するために負
帰還経路に同じソース・フォロア２を持つボルテージ・
フォロアで構成されている（具体的には図８の回路図参
照）。
に選択スイッチ５、６の前にソース・フォロアを挿入す
ることでインピーダンス変換を行っていた。図７では、
出力バッファ部はソース・フォロア３、４によるゲート
・ソース電圧によるレベルシフト分を補正するために負
帰還経路に同じソース・フォロア２を持つボルテージ・
フォロアで構成されている（具体的には図８の回路図参
照）。
【０００７】しかしながら、このような方法では、例え
ば図７においてソース・フォロア２、３、４がＮＭＯＳ
ＦＥＴで構成されている時、入力信号Ｉｎ１及びＩｎ２
の電圧範囲はソース・フォロアを構成するＮＭＯＳＦＥ
Ｔのスレッショルド電圧Ｖｔｈ以上でなければ正常な動
作をしないので、入力信号の有効な電圧範囲が限定され
てしまうという問題があった。よって図７に示す選択ス
イッチ付きバッファ回路を液晶駆動回路に用いると、信
号振幅により少なくともＮＭＯＳＦＥＴのスレッショル
ド電圧（しきい値電圧）以上の電源電圧が必要となり、
消費電力が増大してしまうという問題があった。
ば図７においてソース・フォロア２、３、４がＮＭＯＳ
ＦＥＴで構成されている時、入力信号Ｉｎ１及びＩｎ２
の電圧範囲はソース・フォロアを構成するＮＭＯＳＦＥ
Ｔのスレッショルド電圧Ｖｔｈ以上でなければ正常な動
作をしないので、入力信号の有効な電圧範囲が限定され
てしまうという問題があった。よって図７に示す選択ス
イッチ付きバッファ回路を液晶駆動回路に用いると、信
号振幅により少なくともＮＭＯＳＦＥＴのスレッショル
ド電圧（しきい値電圧）以上の電源電圧が必要となり、
消費電力が増大してしまうという問題があった。
【０００８】
【発明が解決しようとする課題】この発明はこのような
従来の課題を解決するためになされたもので、その目的
とするところは、入力信号の有効な電圧範囲の広い入力
選択回路付バッファ回路を提供することにある。また本
発明は、このようなバッファ回路を用いて駆動回路を構
成した液晶ディスプレイ装置を提供することにある。
従来の課題を解決するためになされたもので、その目的
とするところは、入力信号の有効な電圧範囲の広い入力
選択回路付バッファ回路を提供することにある。また本
発明は、このようなバッファ回路を用いて駆動回路を構
成した液晶ディスプレイ装置を提供することにある。
【０００９】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、ｎ個（ｎ≧２）の入力端子と、前記各入
力端子が各入力に接続されている第１の導電型のＦＥＴ
で形成される第１〜第ｎのソース・フォロアと、前記各
入力端子が各入力に接続されている第２の導電型のＦＥ
Ｔで形成される第ｎ＋１〜第２ｎのソース・フォロア
と、二組みの正負の入力を有し制御信号によりどちらか
一方の正負の入力に印加されるされる信号により動作す
る差動増幅回路と、前記差動増幅回路の出力を入力する
第１の導電型のＦＥＴで形成される第２ｎ＋１のソース
・フォロアと、前記差動増幅回路の出力を入力する第２
の導電型のＦＥＴで形成される第２ｎ＋２のソース・フ
ォロアと、前記第１の導電型のＦＥＴで形成される第１
〜第ｎのソース・フォロアの出力の１つを選択信号によ
り選択する第１のスイッチ手段と、前記第２の導電型の
ＦＥＴで形成される第ｎ＋１〜第２ｎのソース・フォロ
アの出力の１つを前記選択信号により選択する第２のス
イッチ手段と、前記第１のスイッチ手段の出力と前記第
２のスイッチ手段の出力の少なくても一方を入力し、そ
の動作電位より前記制御信号を発生する手段と、により
構成され、前記第１のスイッチ手段の出力は前記差動増
幅回路の第１の正入力に接続され、前記第２のスイッチ
手段の出力は前記差動増幅回路の第２の正入力に接続さ
れ、前記第２ｎ＋１のソース・フォロアの出力は前記差
動増幅回路の第１の負入力に接続され、前記第２ｎ＋２
のソース・フォロアの出力は前記差動増幅回路の第２の
負入力に接続されることを特徴とする。
め、本発明は、ｎ個（ｎ≧２）の入力端子と、前記各入
力端子が各入力に接続されている第１の導電型のＦＥＴ
で形成される第１〜第ｎのソース・フォロアと、前記各
入力端子が各入力に接続されている第２の導電型のＦＥ
Ｔで形成される第ｎ＋１〜第２ｎのソース・フォロア
と、二組みの正負の入力を有し制御信号によりどちらか
一方の正負の入力に印加されるされる信号により動作す
る差動増幅回路と、前記差動増幅回路の出力を入力する
第１の導電型のＦＥＴで形成される第２ｎ＋１のソース
・フォロアと、前記差動増幅回路の出力を入力する第２
の導電型のＦＥＴで形成される第２ｎ＋２のソース・フ
ォロアと、前記第１の導電型のＦＥＴで形成される第１
〜第ｎのソース・フォロアの出力の１つを選択信号によ
り選択する第１のスイッチ手段と、前記第２の導電型の
ＦＥＴで形成される第ｎ＋１〜第２ｎのソース・フォロ
アの出力の１つを前記選択信号により選択する第２のス
イッチ手段と、前記第１のスイッチ手段の出力と前記第
２のスイッチ手段の出力の少なくても一方を入力し、そ
の動作電位より前記制御信号を発生する手段と、により
構成され、前記第１のスイッチ手段の出力は前記差動増
幅回路の第１の正入力に接続され、前記第２のスイッチ
手段の出力は前記差動増幅回路の第２の正入力に接続さ
れ、前記第２ｎ＋１のソース・フォロアの出力は前記差
動増幅回路の第１の負入力に接続され、前記第２ｎ＋２
のソース・フォロアの出力は前記差動増幅回路の第２の
負入力に接続されることを特徴とする。
【００１０】また第二の発明においては、複数の画素
と、各画素に画像信号を選択的に与えるための複数本の
信号線及びこれと交差する複数本の走査線が配列形成さ
れた液晶ディスプレイと、前記信号線に画素信号をサン
プリングして供給するための各信号線に対応して設けら
れたｎ個（ｎ≧２）のサンプルホールド回路と、前記サ
ンプルホールド回路の出力を選択し前記信号線を駆動す
るためのバッファ回路と、前記走査線選択回路とを有す
る液晶ディスプレイ装置において、前記バッファ回路は
第１から第ｎ（ｎ≧２）の前記サンプルホールド回路の
出力信号を受けるｎ個の入力端子と、前記各入力端子が
各入力に接続されている第１の導電型のＦＥＴで形成さ
れる第１〜第ｎのソース・フォロアと、前記各入力端子
が各入力に接続されている第２の導電型のＦＥＴで形成
される第ｎ＋１〜第２ｎのソース・フォロアと、二組み
の正負の入力を有し制御信号によりどちらか一方の正負
の入力に印加されるされる信号により動作する差動増幅
回路と、前記差動増幅回路の出力を入力する第１の導電
型のＦＥＴで形成される第２ｎ＋１のソース・フォロア
と、前記差動増幅回路の出力を入力する第２の導電型の
ＦＥＴで形成される第２ｎ＋２のソース・フォロアと、
前記第１の導電型のＦＥＴで形成される第１〜第ｎのソ
ース・フォロアの出力の１つを選択信号により選択する
第１のスイッチ手段と、前記第２の導電型のＦＥＴで形
成される第ｎ＋１〜第２ｎのソース・フォロアの出力の
１つを前記選択信号により選択する第２のスイッチ手段
と、前記第１のスイッチ手段の出力と前記第２のスイッ
チ手段の出力の少なくても一方を入力し、その動作電位
より前記制御信号を発生する手段と、により構成され、
前記第１のスイッチ手段の出力は前記差動増幅回路の第
１の正入力に接続され、前記第２のスイッチ手段の出力
は前記差動増幅回路の第２の正入力に接続され、前記第
２ｎ＋１のソース・フォロアの出力は前記差動増幅回路
の第１の負入力に接続され、前記第２ｎ＋２のソース・
フォロアの出力は前記差動増幅回路の第２の負入力に接
続されることを特徴とする。
と、各画素に画像信号を選択的に与えるための複数本の
信号線及びこれと交差する複数本の走査線が配列形成さ
れた液晶ディスプレイと、前記信号線に画素信号をサン
プリングして供給するための各信号線に対応して設けら
れたｎ個（ｎ≧２）のサンプルホールド回路と、前記サ
ンプルホールド回路の出力を選択し前記信号線を駆動す
るためのバッファ回路と、前記走査線選択回路とを有す
る液晶ディスプレイ装置において、前記バッファ回路は
第１から第ｎ（ｎ≧２）の前記サンプルホールド回路の
出力信号を受けるｎ個の入力端子と、前記各入力端子が
各入力に接続されている第１の導電型のＦＥＴで形成さ
れる第１〜第ｎのソース・フォロアと、前記各入力端子
が各入力に接続されている第２の導電型のＦＥＴで形成
される第ｎ＋１〜第２ｎのソース・フォロアと、二組み
の正負の入力を有し制御信号によりどちらか一方の正負
の入力に印加されるされる信号により動作する差動増幅
回路と、前記差動増幅回路の出力を入力する第１の導電
型のＦＥＴで形成される第２ｎ＋１のソース・フォロア
と、前記差動増幅回路の出力を入力する第２の導電型の
ＦＥＴで形成される第２ｎ＋２のソース・フォロアと、
前記第１の導電型のＦＥＴで形成される第１〜第ｎのソ
ース・フォロアの出力の１つを選択信号により選択する
第１のスイッチ手段と、前記第２の導電型のＦＥＴで形
成される第ｎ＋１〜第２ｎのソース・フォロアの出力の
１つを前記選択信号により選択する第２のスイッチ手段
と、前記第１のスイッチ手段の出力と前記第２のスイッ
チ手段の出力の少なくても一方を入力し、その動作電位
より前記制御信号を発生する手段と、により構成され、
前記第１のスイッチ手段の出力は前記差動増幅回路の第
１の正入力に接続され、前記第２のスイッチ手段の出力
は前記差動増幅回路の第２の正入力に接続され、前記第
２ｎ＋１のソース・フォロアの出力は前記差動増幅回路
の第１の負入力に接続され、前記第２ｎ＋２のソース・
フォロアの出力は前記差動増幅回路の第２の負入力に接
続されることを特徴とする。
【００１１】
【作用】上述のように構成すれば、第１の導電型のＦＥ
Ｔで構成されたソース・フォロアを介して選択された入
力信号と第２の導電型のＦＥＴで構成されたソース・フ
ォロアを介して選択された入力信号の内、少なくとも一
方の信号を入力しその動作電位によりどちらの導電型の
ＦＥＴで構成されたソース・フォロアの出力が差動増幅
回路の入力範囲にあるか検知して制御信号を発生し差動
増幅回路の入力を選択することで、バッファ回路を構成
している差動増幅回路を正常に駆動できる入力電圧範囲
を広くすることができる。また、制御信号により選択さ
れた差動増幅回路の負帰還経路のソース・フォロアによ
り入力のソース・フォロアのゲート・ソース間電圧によ
る電圧のオフセットも常にキャンセルされる。
Ｔで構成されたソース・フォロアを介して選択された入
力信号と第２の導電型のＦＥＴで構成されたソース・フ
ォロアを介して選択された入力信号の内、少なくとも一
方の信号を入力しその動作電位によりどちらの導電型の
ＦＥＴで構成されたソース・フォロアの出力が差動増幅
回路の入力範囲にあるか検知して制御信号を発生し差動
増幅回路の入力を選択することで、バッファ回路を構成
している差動増幅回路を正常に駆動できる入力電圧範囲
を広くすることができる。また、制御信号により選択さ
れた差動増幅回路の負帰還経路のソース・フォロアによ
り入力のソース・フォロアのゲート・ソース間電圧によ
る電圧のオフセットも常にキャンセルされる。
【００１２】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１は本発明が適用されたバッファ回路の第１実
施例を示す構成図である。この実施例は入力信号の数が
２本の場合である。
する。図１は本発明が適用されたバッファ回路の第１実
施例を示す構成図である。この実施例は入力信号の数が
２本の場合である。
【００１３】図１に示すように、入力信号In1,In2 は各
々ＮＭＯＳＦＥＴにより構成されるソース・フォロア13
1,141 を介して選択信号SEL1,SEL2 によりスイッチ151,
152で選択されるとともに、入力信号In1,In2 は各々Ｐ
ＭＯＳＦＥＴにより構成されるソース・フォロア132,14
2 を介して選択信号SEL1,SEL2 によりスイッチ161,162
で選択される。スイッチ151,152 で選択された入力信号
は差動増幅回路100 の第１の正入力に接続され、スイッ
チ161,162 で選択された入力信号は差動増幅回路100 の
第２の正入力に接続されるとともに、制御信号発生手段
170 に接続される。また、差動増幅回路100 の出力はＮ
ＭＯＳＦＥＴによるソース・フォロア121 およびＰＭＯ
ＳＦＥＴによるソース・フォロア122 を介して各々差動
増幅回路100 の第１および第２の負入力に接続される。
ここで制御信号発生手段170 により発生した制御信号に
より、差動増幅回路100 に印加される二組みの差動入力
のどちらか一方を選択して差動増幅回路100 を動作させ
る。
々ＮＭＯＳＦＥＴにより構成されるソース・フォロア13
1,141 を介して選択信号SEL1,SEL2 によりスイッチ151,
152で選択されるとともに、入力信号In1,In2 は各々Ｐ
ＭＯＳＦＥＴにより構成されるソース・フォロア132,14
2 を介して選択信号SEL1,SEL2 によりスイッチ161,162
で選択される。スイッチ151,152 で選択された入力信号
は差動増幅回路100 の第１の正入力に接続され、スイッ
チ161,162 で選択された入力信号は差動増幅回路100 の
第２の正入力に接続されるとともに、制御信号発生手段
170 に接続される。また、差動増幅回路100 の出力はＮ
ＭＯＳＦＥＴによるソース・フォロア121 およびＰＭＯ
ＳＦＥＴによるソース・フォロア122 を介して各々差動
増幅回路100 の第１および第２の負入力に接続される。
ここで制御信号発生手段170 により発生した制御信号に
より、差動増幅回路100 に印加される二組みの差動入力
のどちらか一方を選択して差動増幅回路100 を動作させ
る。
【００１４】次に本実施例の作用について説明する。入
力信号In1,In2 は、各々ＮＭＯＳＦＥＴおよびＰＭＯＳ
ＦＥＴで構成されたソース・フォロアを介した後で選択
信号SEL1,SEL2 により選択されているので、選択された
入力信号の電位が高い時はＮＭＯＳＦＥＴのソース・フ
ォロアが正常に動作しており、また、入力信号の電位が
低い時はＰＭＯＳＦＥＴのソース・フォロアが正常に動
作している。このように少なくとも一方の正常に動作し
ているソース・フォロアを介して選択された信号が差動
増幅回路100 に常に入力されている。
力信号In1,In2 は、各々ＮＭＯＳＦＥＴおよびＰＭＯＳ
ＦＥＴで構成されたソース・フォロアを介した後で選択
信号SEL1,SEL2 により選択されているので、選択された
入力信号の電位が高い時はＮＭＯＳＦＥＴのソース・フ
ォロアが正常に動作しており、また、入力信号の電位が
低い時はＰＭＯＳＦＥＴのソース・フォロアが正常に動
作している。このように少なくとも一方の正常に動作し
ているソース・フォロアを介して選択された信号が差動
増幅回路100 に常に入力されている。
【００１５】図１の本実施例においては、ＰＭＯＳＦＥ
Ｔのソース・フォロアを介して選択された入力信号の動
作電位からＰＭＯＳＦＥＴのソース・フォロアの出力が
差動増幅回路100 の入力電圧範囲に入っているかどうか
を制御信号発生手段170 で検知し、ＮＭＯＳＦＥＴのソ
ース・フォロアを介して選択された入力信号か、ＰＭＯ
ＳＦＥＴのソース・フォロアを介して選択された入力信
号のどちらを用いて差動増幅回路100 を動作させるか制
御信号発生手段170 からの制御信号で選択する。
Ｔのソース・フォロアを介して選択された入力信号の動
作電位からＰＭＯＳＦＥＴのソース・フォロアの出力が
差動増幅回路100 の入力電圧範囲に入っているかどうか
を制御信号発生手段170 で検知し、ＮＭＯＳＦＥＴのソ
ース・フォロアを介して選択された入力信号か、ＰＭＯ
ＳＦＥＴのソース・フォロアを介して選択された入力信
号のどちらを用いて差動増幅回路100 を動作させるか制
御信号発生手段170 からの制御信号で選択する。
【００１６】この時、入力信号切換えスイッチの前段の
ソース・フォロアにより発生するゲート・ソース電圧に
よるレベル・シフト分を補正するため差動増幅回路100
の出力より負帰還経路に挿入されているソース・フォロ
アの内、ＮＭＯＳＦＥＴのソース・フォロアの出力かＰ
ＭＯＳＦＥＴのソース・フォロアの出力のどちらにより
差動増幅回路100 を動作させるかも制御信号発生手段17
0 からの制御信号で選択する。よって入力電位によらず
常に差動入力回路100 の入力電圧範囲に入っている方
の、ソース・フォロアを介して選択された入力信号で差
動増幅回路100 を駆動しているので、広い入力電圧範囲
を実現することができる。
ソース・フォロアにより発生するゲート・ソース電圧に
よるレベル・シフト分を補正するため差動増幅回路100
の出力より負帰還経路に挿入されているソース・フォロ
アの内、ＮＭＯＳＦＥＴのソース・フォロアの出力かＰ
ＭＯＳＦＥＴのソース・フォロアの出力のどちらにより
差動増幅回路100 を動作させるかも制御信号発生手段17
0 からの制御信号で選択する。よって入力電位によらず
常に差動入力回路100 の入力電圧範囲に入っている方
の、ソース・フォロアを介して選択された入力信号で差
動増幅回路100 を駆動しているので、広い入力電圧範囲
を実現することができる。
【００１７】また本発明のバッファ回路を、例えば、図
１０の液晶ディスプレイ駆動回路のサンプルホールド回
路を出力を選択するスイッチ及びバッファ回路に適用す
ることにより、サンプルホールド回路の出力を選択する
スイッチがｏｆｆするときのチャネル電荷による誤差の
影響を受けることなく、広い動作電圧範囲の液晶ディス
プレイ駆動回路を実現できる。このような液晶駆動回路
を液晶ディスプレイ装置に用いれば高精度のディスプレ
イを実現でき、かつ電圧電源を大きくする必要がないた
め、消費電力を増加させることもない。
１０の液晶ディスプレイ駆動回路のサンプルホールド回
路を出力を選択するスイッチ及びバッファ回路に適用す
ることにより、サンプルホールド回路の出力を選択する
スイッチがｏｆｆするときのチャネル電荷による誤差の
影響を受けることなく、広い動作電圧範囲の液晶ディス
プレイ駆動回路を実現できる。このような液晶駆動回路
を液晶ディスプレイ装置に用いれば高精度のディスプレ
イを実現でき、かつ電圧電源を大きくする必要がないた
め、消費電力を増加させることもない。
【００１８】図２は、前記第１実施例の第１のより具体
的な回路を示す図である。同図において、ソース・フォ
ロア121,122,131,132,141,142 は各々トランジスタM121
1,M1221,M1311,M1321,M1411,M1421 および電流源1212,1
222,1312,1322,1412,1422 により構成されている。差動
増幅回路100 は電流源109 と第１の差動対M101,M102お
よび第２の差動対M103,M104 と、どちらの差動対を動作
させるか決定するスイッチ用トランジスタM107と、差動
対の共通能動負荷を構成するM105,M106 および反転増幅
器108 より構成されている。制御信号発生手段170 は、
電位検知用トランジスタM1701 および電流源1702より構
成されている。
的な回路を示す図である。同図において、ソース・フォ
ロア121,122,131,132,141,142 は各々トランジスタM121
1,M1221,M1311,M1321,M1411,M1421 および電流源1212,1
222,1312,1322,1412,1422 により構成されている。差動
増幅回路100 は電流源109 と第１の差動対M101,M102お
よび第２の差動対M103,M104 と、どちらの差動対を動作
させるか決定するスイッチ用トランジスタM107と、差動
対の共通能動負荷を構成するM105,M106 および反転増幅
器108 より構成されている。制御信号発生手段170 は、
電位検知用トランジスタM1701 および電流源1702より構
成されている。
【００１９】図２の具体例では、差動増幅回路100 の入
力部を構成する二組みの差動対はともにＰＭＯＳＦＥＴ
を用いており、正常に動作する入力電圧範囲はともにほ
ぼ等しい。スイッチ161 と162 でＰＭＯＳＦＥＴのソー
ス・フォロアを介して選択された入力信号の電位が高く
差動対を構成するトランジスタM103,M104 が正常に動作
するためのスレッショルド電圧が確保できずＯＦＦ状態
の時、制御信号発生手段170 の電位検知用トランジスタ
M1701 もＯＦＦ状態で、電流源1702により、制御信号発
生手段170 の出力電位はほぼＶssまで低くなる。よって
トランジスタM107はＯＮ状態となり、電流源109 の電流
はM107を介して差動対を構成するトランジスタM101,M10
2 のソースに流れる。トランジスタM101,M102 で構成さ
れる差動対に印加される入力信号はＮＭＯＳＦＥＴによ
るソース・フォロアを介して選択されているので、ＮＭ
ＯＳＦＥＴのゲート・ソース電圧分低くレベル・シフト
されている。よってトランジスタM101,M102 が動作する
ためのスレッショルド電圧を確保することができ、差動
増幅回路100 は正常に動作する。
力部を構成する二組みの差動対はともにＰＭＯＳＦＥＴ
を用いており、正常に動作する入力電圧範囲はともにほ
ぼ等しい。スイッチ161 と162 でＰＭＯＳＦＥＴのソー
ス・フォロアを介して選択された入力信号の電位が高く
差動対を構成するトランジスタM103,M104 が正常に動作
するためのスレッショルド電圧が確保できずＯＦＦ状態
の時、制御信号発生手段170 の電位検知用トランジスタ
M1701 もＯＦＦ状態で、電流源1702により、制御信号発
生手段170 の出力電位はほぼＶssまで低くなる。よって
トランジスタM107はＯＮ状態となり、電流源109 の電流
はM107を介して差動対を構成するトランジスタM101,M10
2 のソースに流れる。トランジスタM101,M102 で構成さ
れる差動対に印加される入力信号はＮＭＯＳＦＥＴによ
るソース・フォロアを介して選択されているので、ＮＭ
ＯＳＦＥＴのゲート・ソース電圧分低くレベル・シフト
されている。よってトランジスタM101,M102 が動作する
ためのスレッショルド電圧を確保することができ、差動
増幅回路100 は正常に動作する。
【００２０】また、スイッチ161 と162 でＰＭＯＳＦＥ
Ｔのソース・フォロアを介して選択された入力信号の電
位が低く差動対を構成するトランジスタM103,M104 が正
常に動作する時は、制御信号発生手段170 の電位検知用
トランジスタM1701 もＯＮ状態で、制御信号発生手段17
0 の出力電位はほぼＶddまで高く、トランジスタM107は
ＯＦＦ状態となり、トランジスタM101,M102 で構成され
る差動対はＯＦＦ状態となっている。このように入力信
号In1,In2 の電位によらず常に差動入力回路100 の入力
電圧範囲に入っている方の、ソース・フォロアを介して
選択された入力信号で差動増幅回路100 を駆動している
ので、広い入力電圧範囲を実現することができる。
Ｔのソース・フォロアを介して選択された入力信号の電
位が低く差動対を構成するトランジスタM103,M104 が正
常に動作する時は、制御信号発生手段170 の電位検知用
トランジスタM1701 もＯＮ状態で、制御信号発生手段17
0 の出力電位はほぼＶddまで高く、トランジスタM107は
ＯＦＦ状態となり、トランジスタM101,M102 で構成され
る差動対はＯＦＦ状態となっている。このように入力信
号In1,In2 の電位によらず常に差動入力回路100 の入力
電圧範囲に入っている方の、ソース・フォロアを介して
選択された入力信号で差動増幅回路100 を駆動している
ので、広い入力電圧範囲を実現することができる。
【００２１】図３は、前記第１実施例の第１のより具体
的な回路を示す図である。同図において、ソース・フォ
ロア121,122,131,132,141,142 は各々トランジスタM121
1,M1221,M1311,M1321,M1411,M1421 および電流源1212,1
222,1312,1322,1412,1422 により構成されている。差動
増幅回路100 は電流源107,109 と第１の差動対M101,M10
2 および第２の差動対M103,M104 と、どちらの差動対を
動作させるか決定するスイッチ用トランジスタM107,M10
8 と、第１の差動対の差動出力電流を折り返すためのカ
レントミラーを構成するトランジスタM109,M110,M111,M
112 と能動負荷を構成するM105,M106 および反転増幅器
108 より構成されている。制御信号発生手段170 は、電
位検知用トランジスタM1701 および電流源1702より構成
されている。
的な回路を示す図である。同図において、ソース・フォ
ロア121,122,131,132,141,142 は各々トランジスタM121
1,M1221,M1311,M1321,M1411,M1421 および電流源1212,1
222,1312,1322,1412,1422 により構成されている。差動
増幅回路100 は電流源107,109 と第１の差動対M101,M10
2 および第２の差動対M103,M104 と、どちらの差動対を
動作させるか決定するスイッチ用トランジスタM107,M10
8 と、第１の差動対の差動出力電流を折り返すためのカ
レントミラーを構成するトランジスタM109,M110,M111,M
112 と能動負荷を構成するM105,M106 および反転増幅器
108 より構成されている。制御信号発生手段170 は、電
位検知用トランジスタM1701 および電流源1702より構成
されている。
【００２２】図３の具体例では、差動増幅回路100 の入
力部を構成する二組みの差動対は一方ＰＭＯＳＦＥＴを
用いており、他方はＮＭＯＳＦＥＴを用いているので、
正常に動作する入力電圧範囲は異なっている。スイッチ
161 と162 でＰＭＯＳＦＥＴのソース・フォロアを介し
て選択された入力信号の電位が高く、制御信号発生手段
170 の電位検知用トランジスタM1701 がＯＦＦ状態の時
は、電流源1702により制御信号発生手段170 の出力電位
はほぼＶssまで低くなる。よってトランジスタM107はＯ
Ｎ状態となり、電流源109 の電流はM107を介して差動対
を構成するトランジスタM101,M102 のソースに流れる。
力部を構成する二組みの差動対は一方ＰＭＯＳＦＥＴを
用いており、他方はＮＭＯＳＦＥＴを用いているので、
正常に動作する入力電圧範囲は異なっている。スイッチ
161 と162 でＰＭＯＳＦＥＴのソース・フォロアを介し
て選択された入力信号の電位が高く、制御信号発生手段
170 の電位検知用トランジスタM1701 がＯＦＦ状態の時
は、電流源1702により制御信号発生手段170 の出力電位
はほぼＶssまで低くなる。よってトランジスタM107はＯ
Ｎ状態となり、電流源109 の電流はM107を介して差動対
を構成するトランジスタM101,M102 のソースに流れる。
【００２３】また、トランジスタM108はＯＦＦ状態とな
り、トランジスタM103,M04で構成される差動対はＯＦＦ
状態となる。トランジスタM101,M102 で構成される差動
対に印加される入力信号はＮＭＯＳＦＥＴによるソース
・フォロアを介して選択されているので、ＮＭＯＳＦＥ
Ｔのゲート・ソース電圧分低くレベル・シフトされてい
る。よってトランジスタM101,M102 が動作するためのス
レッショルド電圧を確保することができ、差動増幅回路
100 は正常に動作する。
り、トランジスタM103,M04で構成される差動対はＯＦＦ
状態となる。トランジスタM101,M102 で構成される差動
対に印加される入力信号はＮＭＯＳＦＥＴによるソース
・フォロアを介して選択されているので、ＮＭＯＳＦＥ
Ｔのゲート・ソース電圧分低くレベル・シフトされてい
る。よってトランジスタM101,M102 が動作するためのス
レッショルド電圧を確保することができ、差動増幅回路
100 は正常に動作する。
【００２４】また、スイッチ161 と162 でＰＭＯＳＦＥ
Ｔのソース・フォロアを介して選択された入力信号の電
位が低く制御信号発生手段170 の電位検知用トランジス
タM1701 がＯＮ状態の時、制御信号発生手段170 の出力
電位はほぼＶddまで高くなる。トランジスタM107はＯＦ
Ｆ状態となり、トランジスタM101,M102 で構成される差
動対はＯＦＦ状態となっている。またトランジスタM108
はＯＮ状態となり、電流源107 の電流はトランジスタM1
08を介してトランジスタM103,M104 のソースに流れる。
トランジスタM103,M104 で構成される差動対に印加され
る入力信号はＰＭＯＳＦＥＴによるソース・フォロアを
介して選択されているので、ＰＭＯＳＦＥＴのゲート・
ソース電圧分高くレベル・シフトされている。よってト
ランジスタM103,M104 が動作するためのスレッショルド
電圧を確保することができ、差動増幅回路100 は正常に
動作する。
Ｔのソース・フォロアを介して選択された入力信号の電
位が低く制御信号発生手段170 の電位検知用トランジス
タM1701 がＯＮ状態の時、制御信号発生手段170 の出力
電位はほぼＶddまで高くなる。トランジスタM107はＯＦ
Ｆ状態となり、トランジスタM101,M102 で構成される差
動対はＯＦＦ状態となっている。またトランジスタM108
はＯＮ状態となり、電流源107 の電流はトランジスタM1
08を介してトランジスタM103,M104 のソースに流れる。
トランジスタM103,M104 で構成される差動対に印加され
る入力信号はＰＭＯＳＦＥＴによるソース・フォロアを
介して選択されているので、ＰＭＯＳＦＥＴのゲート・
ソース電圧分高くレベル・シフトされている。よってト
ランジスタM103,M104 が動作するためのスレッショルド
電圧を確保することができ、差動増幅回路100 は正常に
動作する。
【００２５】このように入力信号In1,In2 の電位によら
ず常に差動入力回路100 の入力電圧範囲に入っている方
の、ソース・フォロアを介して選択された入力信号で差
動増幅回路100 を駆動しているので、広い入力電圧範囲
を実現することができる。
ず常に差動入力回路100 の入力電圧範囲に入っている方
の、ソース・フォロアを介して選択された入力信号で差
動増幅回路100 を駆動しているので、広い入力電圧範囲
を実現することができる。
【００２６】図４は第１の実施例の変形例であり、差動
増幅回路100 の出力はトラック・アンド・ホールド回路
110,120 およびＮＭＯＳＦＥＴによるソース・フォロア
121,123 あるいは、ＰＭＯＳＦＥＴによるソース・フォ
ロア122,124 を介して選択信号SEL1,SEL2 により選択さ
れた後、差動増幅回路100 の第１および第２の負入力に
接続されている。これにより、例えば、液晶パネル駆動
ＩＣに用いられているサンプル・ホールド回路の出力部
のように、入力信号を順番に切換えて出力する様な用途
において、対応する入力信号の前のデータの値をトラッ
ク・アンド・ホールド回路にて保持しているので、切換
えられた新たな入力信号との間に相関がある時、バッフ
ァ回路のセトリング時間を短くすることが可能となる。
増幅回路100 の出力はトラック・アンド・ホールド回路
110,120 およびＮＭＯＳＦＥＴによるソース・フォロア
121,123 あるいは、ＰＭＯＳＦＥＴによるソース・フォ
ロア122,124 を介して選択信号SEL1,SEL2 により選択さ
れた後、差動増幅回路100 の第１および第２の負入力に
接続されている。これにより、例えば、液晶パネル駆動
ＩＣに用いられているサンプル・ホールド回路の出力部
のように、入力信号を順番に切換えて出力する様な用途
において、対応する入力信号の前のデータの値をトラッ
ク・アンド・ホールド回路にて保持しているので、切換
えられた新たな入力信号との間に相関がある時、バッフ
ァ回路のセトリング時間を短くすることが可能となる。
【００２７】図４におけるトラック・アンド・ホールド
回路は、トラッキング時における精度は必要だが、保持
状態における精度は荒くても前述のセトリング時間を短
くする効果があるので、例えば図５に示すようにアナロ
グ・スイッチ1101,1201 と容量C1102,C1202 による簡単
な物で良い。さらに、この容量C1102,C1202 は、ソース
・フォロアの入力容量にて兼ねても良い。
回路は、トラッキング時における精度は必要だが、保持
状態における精度は荒くても前述のセトリング時間を短
くする効果があるので、例えば図５に示すようにアナロ
グ・スイッチ1101,1201 と容量C1102,C1202 による簡単
な物で良い。さらに、この容量C1102,C1202 は、ソース
・フォロアの入力容量にて兼ねても良い。
【００２８】図１１は本発明のバッファ回路を用いた液
晶ディスプレイ装置の構成図である。同図に示すよう
に、ディスプレイ駆動回路はサンプルホールド回路及び
バッファ回路を主体として構成され、より詳細には、一
水平ラインに必要な画素数の２倍の数のサンプルホール
ド回路６０１、６０２とサンプリングパルス転送手段と
してのシフトレジスタ、切り換え信号ＳＥＬ１、ＳＥＬ
２、ホールド状態のサンプルホールド回路出力を選択す
る第１のスイッチ５０及び第２のスイッチ６０、選択さ
れた信号でディスプレイ本体を駆動するためのバッファ
回路８０により構成される。
晶ディスプレイ装置の構成図である。同図に示すよう
に、ディスプレイ駆動回路はサンプルホールド回路及び
バッファ回路を主体として構成され、より詳細には、一
水平ラインに必要な画素数の２倍の数のサンプルホール
ド回路６０１、６０２とサンプリングパルス転送手段と
してのシフトレジスタ、切り換え信号ＳＥＬ１、ＳＥＬ
２、ホールド状態のサンプルホールド回路出力を選択す
る第１のスイッチ５０及び第２のスイッチ６０、選択さ
れた信号でディスプレイ本体を駆動するためのバッファ
回路８０により構成される。
【００２９】図１１に示すように、サンプルホールド回
路６０１、６０２の出力信号は各々ＮＭＯＳＦＥＴによ
り構成されるソース・フォロア131,141 を介して選択信
号SEL1,SEL2 によりスイッチ151,152 で選択されるとと
もに、サンプルホールド回路６０１、６０２の出力信号
は各々ＰＭＯＳＦＥＴにより構成されるソース・フォロ
ア132,142 を介して選択信号SEL1,SEL2 によりスイッチ
161,162 で選択される。スイッチ151,152 で選択された
入力信号は差動増幅回路100 の第１の正入力に接続さ
れ、スイッチ161,162 で選択された入力信号は差動増幅
回路100 の第２の正入力に接続されるとともに、制御信
号発生手段170 に接続される。また、差動増幅回路100
の出力はＮＭＯＳＦＥＴによるソース・フォロア121 お
よびＰＭＯＳＦＥＴによるソース・フォロア122 を介し
て各々差動増幅回路100 の第１および第２の負入力に接
続される。ここで制御信号発生手段170 により発生した
制御信号により、差動増幅回路100 に印加される二組の
差動入力のどちらか一方を選択して差動増幅回路100 を
動作させる。
路６０１、６０２の出力信号は各々ＮＭＯＳＦＥＴによ
り構成されるソース・フォロア131,141 を介して選択信
号SEL1,SEL2 によりスイッチ151,152 で選択されるとと
もに、サンプルホールド回路６０１、６０２の出力信号
は各々ＰＭＯＳＦＥＴにより構成されるソース・フォロ
ア132,142 を介して選択信号SEL1,SEL2 によりスイッチ
161,162 で選択される。スイッチ151,152 で選択された
入力信号は差動増幅回路100 の第１の正入力に接続さ
れ、スイッチ161,162 で選択された入力信号は差動増幅
回路100 の第２の正入力に接続されるとともに、制御信
号発生手段170 に接続される。また、差動増幅回路100
の出力はＮＭＯＳＦＥＴによるソース・フォロア121 お
よびＰＭＯＳＦＥＴによるソース・フォロア122 を介し
て各々差動増幅回路100 の第１および第２の負入力に接
続される。ここで制御信号発生手段170 により発生した
制御信号により、差動増幅回路100 に印加される二組の
差動入力のどちらか一方を選択して差動増幅回路100 を
動作させる。
【００３０】また図１１に示すように、本発明のバッフ
ァ回路を、例えば、図１０の液晶ディスプレイ駆動回路
のサンプルホールド回路を出力を選択するスイッチ及び
バッファ回路に適用することにより、サンプルホールド
回路の出力を選択するスイッチがｏｆｆするときのチャ
ネル電荷による誤差の影響や、バッファ回路の入力容量
等により生じていた過去のサンプリングの信号成分の影
響を受けることなく、広い動作電圧範囲の液晶ディスプ
レイ駆動回路を実現できる。このような液晶駆動回路を
液晶ディスプレイ装置に用いれば、過去のサンプリング
における走査線の信号が漏れこむこともなく、また誤差
の影響を低減できるため、高精度のディスプレイを実現
でき、かつ電圧電源を大きくする必要がないため、消費
電力を増加させることもない。
ァ回路を、例えば、図１０の液晶ディスプレイ駆動回路
のサンプルホールド回路を出力を選択するスイッチ及び
バッファ回路に適用することにより、サンプルホールド
回路の出力を選択するスイッチがｏｆｆするときのチャ
ネル電荷による誤差の影響や、バッファ回路の入力容量
等により生じていた過去のサンプリングの信号成分の影
響を受けることなく、広い動作電圧範囲の液晶ディスプ
レイ駆動回路を実現できる。このような液晶駆動回路を
液晶ディスプレイ装置に用いれば、過去のサンプリング
における走査線の信号が漏れこむこともなく、また誤差
の影響を低減できるため、高精度のディスプレイを実現
でき、かつ電圧電源を大きくする必要がないため、消費
電力を増加させることもない。
【００３１】
【発明の効果】以上説明したように、入力信号In1,In2
の電位によらず常に差動入力回路100の入力電圧範囲に
入っている方の、ソース・フォロアを介して選択された
入力信号で差動増幅回路100 を駆動しているので、広い
入力電圧範囲を実現することができる。
の電位によらず常に差動入力回路100の入力電圧範囲に
入っている方の、ソース・フォロアを介して選択された
入力信号で差動増幅回路100 を駆動しているので、広い
入力電圧範囲を実現することができる。
【００３２】また本発明のバッファ回路を液晶ディスプ
レイ駆動回路に適用することにより、消費電力を増大さ
せることなく、サンプルホールド回路の出力選択スイッ
チの影響による誤差や、過去のサンプリングによる走査
線の信号の漏れ込みを防止することができるため、高精
度の液晶ディスプレイを実現することができる。
レイ駆動回路に適用することにより、消費電力を増大さ
せることなく、サンプルホールド回路の出力選択スイッ
チの影響による誤差や、過去のサンプリングによる走査
線の信号の漏れ込みを防止することができるため、高精
度の液晶ディスプレイを実現することができる。
【図１】 本発明の第１実施例を示す構成図。
【図２】 第１実施例の第１のより具体的な回路図。
【図３】 第１実施例の第２のより具体的な回路図。
【図４】 第１の実施例の変形例。
【図５】 図４においてトラック・アンド・ホールド回
路を具体的に示した図。
路を具体的に示した図。
【図６】 従来の問題点を説明するための図。
【図７】 従来例を示す図。
【図８】 図６の従来例のより具体的な回路図。
【図９】 液晶ディスプレイ装置の構成を示す図。
【図１０】 従来の液晶ディスプレイ駆動回路の構成を
示す図。
示す図。
【図１１】 本発明のバッファ回路を適用した液晶ディ
スプレイ駆動回路の構成を示す図。
スプレイ駆動回路の構成を示す図。
Ｉｎ１：第１の入力信号 Ｉｎ２：第２の入力信号 Ｏｕｔ：出力 ＳＥＬ１：選択信号 ＳＥＬ２：選択信号 Ｃ１１０２：第１のトラック・アンド・ホールド手段用
の保持容量 Ｃ１２０２：第２のトラック・アンド・ホールド手段用
の保持容量 Ｍ〜：ＭＯＳＦＥＴ １５：第１のスイッチ手段 １６：第２のスイッチ手段 １８：第３のスイッチ手段 １９：第４のスイッチ手段 ５０：第１のスイッチ群 ６０：第２のスイッチ群 ７０：サンプルホールド回路 ８０：バッファ回路 ９０：信号線 １００：差動増幅回路 １１０：第１のトラック・アンド・ホールド手段 １２０：第２のトラック・アンド・ホールド手段 １２１：ＮＭＯＳＦＥＴで構成される第５のソース・フ
ォロア １２２：ＰＭＯＳＦＥＴで構成される第６のソース・フ
ォロア １２３：ＮＭＯＳＦＥＴで構成される第７のソース・フ
ォロア １２４：ＰＭＯＳＦＥＴで構成される第８のソース・フ
ォロア １３１：ＮＭＯＳＦＥＴで構成される第１のソース・フ
ォロア １３２：ＰＭＯＳＦＥＴで構成される第３のソース・フ
ォロア １４１：ＮＭＯＳＦＥＴで構成される第２のソース・フ
ォロア １４２：ＰＭＯＳＦＥＴで構成される第４のソース・フ
ォロア １５１：第１のスイッチ手段を構成する第１のスイッチ １５２：第１のスイッチ手段を構成する第２のスイッチ １６１：第２のスイッチ手段を構成する第３のスイッチ １６２：第２のスイッチ手段を構成する第４のスイッチ １７０：制御信号発生手段 １８１：第３のスイッチ手段を構成する第５のスイッチ １８２：第３のスイッチ手段を構成する第６のスイッチ １９１：第４のスイッチ手段を構成する第７のスイッチ １９２：第４のスイッチ手段を構成する第８のスイッチ ３００：液晶ディスプレイ ３０１：液晶セル ３０２：液晶ディスプレイ駆動回路 ３０３：走査線選択回路 ３０４：信号線 ３０５：走査線 １１０１：第１のトラック・アンド・ホールド手段用の
スイッチ １２０１：第２のトラック・アンド・ホールド手段用の
スイッチ １０７，１０９，１２１２，１２２２，１３１２：電流
源 １３２２，１４１２，１４２２，１７０２：電流源 １０８：反転増幅回路
の保持容量 Ｃ１２０２：第２のトラック・アンド・ホールド手段用
の保持容量 Ｍ〜：ＭＯＳＦＥＴ １５：第１のスイッチ手段 １６：第２のスイッチ手段 １８：第３のスイッチ手段 １９：第４のスイッチ手段 ５０：第１のスイッチ群 ６０：第２のスイッチ群 ７０：サンプルホールド回路 ８０：バッファ回路 ９０：信号線 １００：差動増幅回路 １１０：第１のトラック・アンド・ホールド手段 １２０：第２のトラック・アンド・ホールド手段 １２１：ＮＭＯＳＦＥＴで構成される第５のソース・フ
ォロア １２２：ＰＭＯＳＦＥＴで構成される第６のソース・フ
ォロア １２３：ＮＭＯＳＦＥＴで構成される第７のソース・フ
ォロア １２４：ＰＭＯＳＦＥＴで構成される第８のソース・フ
ォロア １３１：ＮＭＯＳＦＥＴで構成される第１のソース・フ
ォロア １３２：ＰＭＯＳＦＥＴで構成される第３のソース・フ
ォロア １４１：ＮＭＯＳＦＥＴで構成される第２のソース・フ
ォロア １４２：ＰＭＯＳＦＥＴで構成される第４のソース・フ
ォロア １５１：第１のスイッチ手段を構成する第１のスイッチ １５２：第１のスイッチ手段を構成する第２のスイッチ １６１：第２のスイッチ手段を構成する第３のスイッチ １６２：第２のスイッチ手段を構成する第４のスイッチ １７０：制御信号発生手段 １８１：第３のスイッチ手段を構成する第５のスイッチ １８２：第３のスイッチ手段を構成する第６のスイッチ １９１：第４のスイッチ手段を構成する第７のスイッチ １９２：第４のスイッチ手段を構成する第８のスイッチ ３００：液晶ディスプレイ ３０１：液晶セル ３０２：液晶ディスプレイ駆動回路 ３０３：走査線選択回路 ３０４：信号線 ３０５：走査線 １１０１：第１のトラック・アンド・ホールド手段用の
スイッチ １２０１：第２のトラック・アンド・ホールド手段用の
スイッチ １０７，１０９，１２１２，１２２２，１３１２：電流
源 １３２２，１４１２，１４２２，１７０２：電流源 １０８：反転増幅回路
Claims (8)
- 【請求項１】第１〜第ｎ（ｎ≧２）の入力信号を受ける
ｎ個の入力端子と、前記各入力端子が各入力に接続され
ている第１の導電型のＦＥＴで形成される第１〜第ｎの
ソース・フォロアと、前記各入力端子が各入力に接続さ
れている第２の導電型のＦＥＴで形成される第ｎ＋１〜
第２ｎのソース・フォロアと、 二組みの正負の入力を持ち、制御信号によりどちらか一
方の正負の入力に印加されるされる信号により動作する
差動増幅回路と、 前記差動増幅回路の出力を入力する第１の導電型のＦＥ
Ｔで形成される第２ｎ＋１のソース・フォロアと、前記
差動増幅回路の出力を入力する第２の導電型のＦＥＴで
形成される第２ｎ＋２のソース・フォロアと、 前記第１の導電型のＦＥＴで形成される第１〜第ｎのソ
ース・フォロアの出力の１つを選択信号により選択する
第１のスイッチ手段と、前記第２の導電型のＦＥＴで形
成される第ｎ＋１〜第２ｎのソース・フォロアの出力の
１つを前記選択信号により選択する第２のスイッチ手段
と、 前記第１のスイッチ手段の出力と前記第２のスイッチ手
段の出力の少なくても一方を入力し、その動作電位より
前記制御信号を発生する手段とにより構成され、前記第
１のスイッチ手段の出力は前記差動増幅回路の第１の正
入力に接続され、前記第２のスイッチ手段の出力は前記
差動増幅回路の第２の正入力に接続され、前記第２ｎ＋
１のソース・フォロアの出力は前記差動増幅回路の第１
の負入力に接続され、前記第２ｎ＋２のソース・フォロ
アの出力は前記差動増幅回路の第２の負入力に接続され
ることを特徴とするバッファ回路。 - 【請求項２】第１〜第ｎ（ｎ≧２）の入力信号を受ける
ｎ個の入力端子と、前記各入力端子が各入力に接続され
ている第１の導電型のＦＥＴで形成される第１〜第ｎの
ソース・フォロアと、前記各入力端子が各入力に接続さ
れている第２の導電型のＦＥＴで形成される第ｎ＋１〜
第２ｎのソース・フォロアと、 二組みの正負の入力を持ち、制御信号によりどちらか一
方の正負の入力に印加されるされる信号により動作する
差動増幅回路と、 前記差動増幅回路の出力を入力とする第１〜第ｎのトラ
ック・アンド・ホールド手段と、 前記第１〜第ｎのトラック・アンド・ホールド手段の出
力を入力とする第１の導電型のＦＥＴで形成される第２
ｎ＋１〜第３ｎのソース・フォロアと、前記第１〜第ｎ
のトラック・アンド・ホールド手段の出力を入力とする
第２の導電型のＦＥＴで形成される第３ｎ＋１〜第４ｎ
のソース・フォロアと、 前記第１の導電型のＦＥＴで形成される第１〜第ｎのソ
ース・フォロアの出力の１つを選択信号により選択する
第１のスイッチ手段と、前記第２の導電型のＦＥＴで形
成される第ｎ＋１〜第２ｎのソース・フォロアの出力の
１つを前記選択信号により選択する第２のスイッチ手段
と、前記第１の導電型のＦＥＴで形成される第２ｎ＋１
〜第３ｎのソース・フォロアの出力の１つを選択信号に
より選択する第３のスイッチ手段と、前記第２の導電型
のＦＥＴで形成される第３ｎ＋１〜第４ｎのソース・フ
ォロアの出力の１つを前記選択信号により選択する第４
のスイッチ手段と、 前記第１のスイッチ手段の出力と前記第２のスイッチ手
段の出力の少なくても一方を入力し、その動作電位より
前記制御信号を発生する手段とにより構成され、前記第
１のスイッチ手段の出力は前記差動増幅回路の第１の正
入力に接続され、前記第２のスイッチ手段の出力は前記
差動増幅回路の第２の正入力に接続され、前記第３のス
イッチ手段の出力は前記差動増幅回路の第１の負入力に
接続され、前記第４のスイッチ手段の出力は前記差動増
幅回路の第２の負入力に接続され、前記第１〜第ｎのト
ラック・アンド・ホールド手段は前記選択信号によりト
ラック・アンド・ホールドすることを特徴とするバッフ
ァ回路。 - 【請求項３】第１〜第ｎ（ｎ≧２）の入力信号を受ける
ｎ個の入力端子と、前記各入力端子が各入力に接続され
ている第１の導電型のトランジスタで形成される第１〜
第ｎのエミッタ・フォロアと、前記各入力端子が各入力
に接続されている第２の導電型のトランジスタで形成さ
れる第ｎ＋１〜第２ｎのエミッタ・フォロアと、 二組みの正負の入力を持ち、制御信号によりどちらか一
方の正負の入力に印加されるされる信号により動作する
差動増幅回路と、 前記差動増幅回路の出力を入力する第１の導電型のトラ
ンジスタで形成される第２ｎ＋１のエミッタ・フォロア
と、前記差動増幅回路の出力を入力する第２の導電型の
トランジスタで形成される第２ｎ＋２のエミッタ・フォ
ロアと、 前記第１の導電型のトランジスタで形成される第１〜第
ｎのエミッタ・フォロアの出力の１つを選択信号により
選択する第１のスイッチ手段と、前記第２の導電型のト
ランジスタで形成される第ｎ＋１〜第２ｎのエミッタ・
フォロアの出力の１つを前記選択信号により選択する第
２のスイッチ手段と、 前記第１のスイッチ手段の出力と前記第２のスイッチ手
段の出力の少なくても一方を入力し、その動作電位より
前記制御信号を発生する手段とにより構成され、前記第
１のスイッチ手段の出力は前記差動増幅回路の第１の正
入力に接続され、前記第２のスイッチ手段の出力は前記
差動増幅回路の第２の正入力に接続され、前記第２ｎ＋
１のエミッタ・フォロアの出力は前記差動増幅回路の第
１の負入力に接続され、前記第２ｎ＋２のエミッタ・フ
ォロアの出力は前記差動増幅回路の第２の負入力に接続
されることを特徴とするバッファ回路。 - 【請求項４】第１〜第ｎ（ｎ≧２）の入力信号を受ける
ｎ個の入力端子と、前記各入力端子が各入力に接続され
ている第１の導電型のトランジスタで形成される第１〜
第ｎのエミッタ・フォロアと、前記各入力端子が各入力
に接続されている第２の導電型のトランジスタで形成さ
れる第ｎ＋１〜第２ｎのエミッタ・フォロアと、 二組みの正負の入力を持ち、制御信号によりどちらか一
方の正負の入力に印加されるされる信号により動作する
差動増幅回路と、 前記差動増幅回路の出力を入力とする第１〜第ｎのトラ
ック・アンド・ホールド手段と、 前記第１〜第ｎのトラック・アンド・ホールド手段の出
力を入力とする第１の導電型のトランジスタで形成され
る第２ｎ＋１〜第３ｎのエミッタ・フォロアと、前記第
１〜第ｎのトラック・アンド・ホールド手段の出力を入
力とする第２の導電型のトランジスタで形成される第３
ｎ＋１〜第４ｎのエミッタ・フォロアと、前記第１の導
電型のトランジスタで形成される第１〜第ｎのエミッタ
・フォロアの出力の１つを選択信号により選択する第１
のスイッチ手段と、前記第２の導電型のトランジスタで
形成される第ｎ＋１〜第２ｎのエミッタ・フォロアの出
力の１つを前記選択信号により選択する第２のスイッチ
手段と、前記第１の導電型のトランジスタで形成される
第２ｎ＋１〜第３ｎのエミッタ・フォロアの出力の１つ
を選択信号により選択する第３のスイッチ手段と、前記
第２の導電型のトランジスタで形成される第３ｎ＋１〜
第４ｎのエミッタ・フォロアの出力の１つを前記選択信
号により選択する第４のスイッチ手段と、 前記第１のスイッチ手段の出力と前記第２のスイッチ手
段の出力の少なくても一方を入力し、その動作電位より
前記制御信号を発生する手段とにより構成され、前記第
１のスイッチ手段の出力は前記差動増幅回路の第１の正
入力に接続され、前記第２のスイッチ手段の出力は前記
差動増幅回路の第２の正入力に接続され、前記第３のス
イッチ手段の出力は前記差動増幅回路の第１の負入力に
接続され、前記第４のスイッチ手段の出力は前記差動増
幅回路の第２の負入力に接続され、前記第１〜第ｎのト
ラック・アンド・ホールド手段は前記選択信号によりト
ラック・アンド・ホールドすることを特徴とするバッフ
ァ回路。 - 【請求項５】前記差動増幅回路の二組みの差動入力の同
相入力範囲が同じであることを特徴とする請求項１また
は請求項２または請求項３または請求項４記載のバッフ
ァ回路。 - 【請求項６】前記差動増幅回路の二組みの差動入力の同
相入力範囲が異なることを特徴とする請求項１または請
求項２または請求項３または請求項４記載のバッファ回
路。 - 【請求項７】前記トラック・アンド・ホールド手段は、
スイッチ手段と容量により構成されていることを特徴と
する請求項２または請求項４記載のバッファ回路。 - 【請求項８】複数の画素と、各画素に画像信号を選択的
に与えるための信号線とその信号線と交差する走査線が
配列形成された液晶ディスプレイと、前記信号線に画像
信号をサンプリングして供給するためのｎ個（ｎ≧２）
のサンプルホールド回路と、前記サンプルホールド回路
の出力を選択し前記信号線を駆動するためのバッファ回
路と、所定の前記走査線を選択する選択回路とを有し、 前記バッファ回路は、第１〜第ｎ（ｎ≧２）の前記サン
プルホールド回路の出力信号を受けるｎ個の入力端子
と、前記各入力端子が各入力に接続されている第１の導
電型のＦＥＴで形成される第１〜第ｎのソース・フォロ
アと、前記各入力端子が各入力に接続されている第２の
導電型のＦＥＴで形成される第ｎ＋１〜第２ｎのソース
・フォロアと、二組みの正負の入力を持ち、制御信号に
よりどちらか一方の正負の入力に印加されるされる信号
により動作する差動増幅回路と、前記差動増幅回路の出
力を入力する第１の導電型のＦＥＴで形成される第２ｎ
＋１のソース・フォロアと、前記差動増幅回路の出力を
入力する第２の導電型のＦＥＴで形成される第２ｎ＋２
のソース・フォロアと、前記第１の導電型のＦＥＴで形
成される第１〜第ｎのソース・フォロアの出力の１つを
選択信号により選択する第１のスイッチ手段と、前記第
２の導電型のＦＥＴで形成される第ｎ＋１〜第２ｎのソ
ース・フォロアの出力の１つを前記選択信号により選択
する第２のスイッチ手段と、前記第１のスイッチ手段の
出力と前記第２のスイッチ手段の出力の少なくても一方
を入力し、その動作電位より前記制御信号を発生する手
段と、により構成され、前記第１のスイッチ手段の出力
は前記差動増幅回路の第１の正入力に接続され、前記第
２のスイッチ手段の出力は前記差動増幅回路の第２の正
入力に接続され、前記第２ｎ＋１のソース・フォロアの
出力は前記差動増幅回路の第１の負入力に接続され、前
記第２ｎ＋２のソース・フォロアの出力は前記差動増幅
回路の第２の負入力に接続されることを特徴とする液晶
ディスプレイ装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6017140A JPH07130193A (ja) | 1993-09-10 | 1994-02-14 | バッファ回路及びこれを用いた液晶ディスプレイ装置 |
| KR1019940022697A KR0164244B1 (ko) | 1993-09-10 | 1994-09-09 | 버퍼 회로 및 이것을 사용한 액정 디스플레이 장치 |
| US08/304,544 US5623279A (en) | 1993-09-10 | 1994-09-12 | Capacitive load driving circuit including input selection circuit and liquid crystal display device using the driving circuit |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22528493 | 1993-09-10 | ||
| JP5-225284 | 1993-09-10 | ||
| JP6017140A JPH07130193A (ja) | 1993-09-10 | 1994-02-14 | バッファ回路及びこれを用いた液晶ディスプレイ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07130193A true JPH07130193A (ja) | 1995-05-19 |
Family
ID=26353628
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6017140A Pending JPH07130193A (ja) | 1993-09-10 | 1994-02-14 | バッファ回路及びこれを用いた液晶ディスプレイ装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5623279A (ja) |
| JP (1) | JPH07130193A (ja) |
| KR (1) | KR0164244B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5973660A (en) * | 1996-08-20 | 1999-10-26 | Nec Corporation | Matrix liquid crystal display |
| KR100614661B1 (ko) * | 2005-06-07 | 2006-08-22 | 삼성전자주식회사 | 액정 표시 장치의 소스 드라이버 출력 회로 및 데이터 라인구동방법 |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0760508B1 (en) * | 1995-02-01 | 2005-11-09 | Seiko Epson Corporation | Liquid crystal display device, and method of its driving |
| US5798747A (en) * | 1995-11-17 | 1998-08-25 | National Semiconductor Corporation | Methods and apparatuses for high-speed video sample and hold amplification for analog flat panel display |
| EP0797182A1 (en) * | 1996-03-19 | 1997-09-24 | Hitachi, Ltd. | Active matrix LCD with data holding circuit in each pixel |
| JPH09258700A (ja) * | 1996-03-22 | 1997-10-03 | Toshiba Electron Eng Corp | 液晶表示装置の駆動回路 |
| JPH10307564A (ja) * | 1997-05-07 | 1998-11-17 | Sony Corp | 液晶表示装置のデータ線駆動回路 |
| US6197624B1 (en) * | 1997-08-29 | 2001-03-06 | Semiconductor Energy Laboratory Co., Ltd. | Method of adjusting the threshold voltage in an SOI CMOS |
| JP3024618B2 (ja) * | 1997-11-19 | 2000-03-21 | 日本電気株式会社 | 液晶駆動回路 |
| US6456282B1 (en) * | 1999-10-29 | 2002-09-24 | Kabushiki Kaisha Toshiba | Load drive circuit and liquid crystal display device |
| JP3569657B2 (ja) | 1999-11-29 | 2004-09-22 | シャープ株式会社 | 表示装置 |
| US6384817B1 (en) * | 1999-12-21 | 2002-05-07 | Philips Electronics North America Corporation | Apparatus for applying voltages to individual columns of pixels in a color electro-optic display device |
| JP3958491B2 (ja) * | 2000-02-25 | 2007-08-15 | 新日本無線株式会社 | 駆動回路 |
| US6636083B1 (en) * | 2001-04-24 | 2003-10-21 | Pacesetter, Inc. | Leakage current cancellation technique for low power switched-capacitor circuits |
| US6529049B2 (en) * | 2001-05-10 | 2003-03-04 | National Semiconductor Corporation | Pre-charged sample and hold |
| JP2003069353A (ja) * | 2001-08-24 | 2003-03-07 | Toshiba Corp | 差動増幅回路および液晶表示装置駆動用半導体集積回路 |
| US6670941B2 (en) * | 2001-10-22 | 2003-12-30 | Koninklijke Philips Electronics N.V. | Slow rate controlled ramp and its use in liquid crystal displays |
| JP3926651B2 (ja) * | 2002-01-21 | 2007-06-06 | シャープ株式会社 | 表示駆動装置およびそれを用いた表示装置 |
| JP4328596B2 (ja) * | 2003-10-27 | 2009-09-09 | 日本電気株式会社 | 差動増幅器 |
| KR100611509B1 (ko) * | 2004-12-10 | 2006-08-11 | 삼성전자주식회사 | 액정표시장치의 소스 구동회로 및 소스구동 방법 |
| CN100389449C (zh) * | 2005-02-18 | 2008-05-21 | 奇景光电股份有限公司 | 源极驱动器及其驱动方法 |
| JP2006292807A (ja) * | 2005-04-06 | 2006-10-26 | Renesas Technology Corp | 液晶表示駆動用半導体集積回路 |
| US7280063B2 (en) * | 2005-04-29 | 2007-10-09 | Georgia Tech Research Corporation | Programmable voltage-output floating-gate digital to analog converter and tunable resistors |
| KR101169052B1 (ko) * | 2005-06-30 | 2012-07-27 | 엘지디스플레이 주식회사 | 액정표시장치의 아날로그 샘플링 장치 |
| US7348909B2 (en) * | 2005-08-17 | 2008-03-25 | Georgia Tech Research Corporation | Reconfigurable mixed-signal VLSI implementation of distributed arithmetic |
| TW200823840A (en) * | 2006-11-27 | 2008-06-01 | Innolux Display Corp | Liquid crystal display, driving circuit and driving method thereof |
| KR100883030B1 (ko) * | 2007-02-28 | 2009-02-09 | 매그나칩 반도체 유한회사 | 평판 디스플레이의 구동 회로 및 방법 |
| KR20100094183A (ko) * | 2009-02-18 | 2010-08-26 | 삼성전자주식회사 | 드라이빙 회로 및 이를 포함하는 디스플레이 장치 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60117500A (ja) * | 1983-11-29 | 1985-06-24 | Nec Corp | サンプル・ホ−ルド回路 |
| US4555673A (en) * | 1984-04-19 | 1985-11-26 | Signetics Corporation | Differential amplifier with rail-to-rail input capability and controlled transconductance |
| US5006739A (en) * | 1987-06-15 | 1991-04-09 | Hitachi, Ltd. | Capacitive load drive circuit |
| FR2646741B1 (fr) * | 1989-05-03 | 1994-09-02 | Thomson Hybrides Microondes | Echantillonneur-bloqueur a haute frequence d'echantillonnage |
| US5162670A (en) * | 1990-01-26 | 1992-11-10 | Kabushiki Kaisha Toshiba | Sample-and-hold circuit device |
| KR960009739B1 (en) * | 1991-05-14 | 1996-07-23 | Toshiba Kk | Differential input circuit |
| US5440256A (en) * | 1992-11-17 | 1995-08-08 | Medtronic, Inc. | Dual mode track and hold drivers for active LCD'S |
| JPH06216666A (ja) * | 1992-11-30 | 1994-08-05 | Sharp Corp | 差動増幅器 |
-
1994
- 1994-02-14 JP JP6017140A patent/JPH07130193A/ja active Pending
- 1994-09-09 KR KR1019940022697A patent/KR0164244B1/ko not_active IP Right Cessation
- 1994-09-12 US US08/304,544 patent/US5623279A/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5973660A (en) * | 1996-08-20 | 1999-10-26 | Nec Corporation | Matrix liquid crystal display |
| KR100614661B1 (ko) * | 2005-06-07 | 2006-08-22 | 삼성전자주식회사 | 액정 표시 장치의 소스 드라이버 출력 회로 및 데이터 라인구동방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR0164244B1 (ko) | 1999-04-15 |
| KR950010364A (ko) | 1995-04-28 |
| US5623279A (en) | 1997-04-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH07130193A (ja) | バッファ回路及びこれを用いた液晶ディスプレイ装置 | |
| US7362300B2 (en) | Output circuit, liquid crystal driving circuit, and liquid crystal driving method | |
| US6731170B2 (en) | Source drive amplifier of a liquid crystal display | |
| JP5052659B2 (ja) | 半導体表示装置 | |
| KR100297140B1 (ko) | 저전력소비와 정밀한 전압출력을 갖는 액정 표시용 구동 회로 | |
| KR100207299B1 (ko) | 화상 표시 장치 및 주사 회로 | |
| US6509894B1 (en) | Power generator circuit, generating method thereof, and liquid crystal display device | |
| US8390557B2 (en) | Display panel driver for reducing heat generation within a data line driver circuit which drives the display panel driver by dot inversion | |
| JP3682857B2 (ja) | レベルシフティングパスゲート | |
| US9455690B2 (en) | Half-power buffer and/or amplifier | |
| JP5350141B2 (ja) | レベルシフト回路 | |
| US10902806B2 (en) | Half-power buffer amplifier, source driver, and display apparatus including the same | |
| US6275210B1 (en) | Liquid crystal display device and driver circuit thereof | |
| US20220208136A1 (en) | Signal level conversion circuit, drive circuit, display driver, and display device | |
| KR19990078102A (ko) | 전압 레벨 컨버터 | |
| KR100896404B1 (ko) | 레벨 쉬프터를 갖는 쉬프트 레지스터 | |
| US6043812A (en) | Liquid crystal drive circuit and liquid crystal display device | |
| JPH11205268A (ja) | 信号多重化回路 | |
| US8022945B2 (en) | Operational amplifier with constant offset and apparatus comprising such as operational amplifier | |
| CN110728960A (zh) | Lcd驱动电路和显示设备 | |
| JPH09230829A (ja) | ソースドライバの出力回路 | |
| JP2009092744A (ja) | 電流源装置 | |
| US7304595B2 (en) | Current output circuit | |
| KR0135951B1 (ko) | 샘플홀드회로장치 | |
| JP3573055B2 (ja) | 表示体駆動装置、表示装置及び携帯電子機器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040827 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050107 |