JPS60117500A - サンプル・ホ−ルド回路 - Google Patents
サンプル・ホ−ルド回路Info
- Publication number
- JPS60117500A JPS60117500A JP58224816A JP22481683A JPS60117500A JP S60117500 A JPS60117500 A JP S60117500A JP 58224816 A JP58224816 A JP 58224816A JP 22481683 A JP22481683 A JP 22481683A JP S60117500 A JPS60117500 A JP S60117500A
- Authority
- JP
- Japan
- Prior art keywords
- sampling
- hold
- sample
- period
- time
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
- G11C27/02—Sample-and-hold arrangements
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は電子回路、物にサンプル・ホールド回路（以後
８／Ｈ回路と呼ぶ）の改良に関する。
８／Ｈ回路と呼ぶ）の改良に関する。
第１図に従来の８／Ｈ回路の基本回路を示す。
またこの回路の基本動作を第２図を用いて説明する。い
ま入力端子に第２図に示すような波形の入力ＶＩＮが入
っている場合、第１図の１のバッファーアンプ（増幅率
１倍）を通過した後の信号レベル■１は第２図に示すよ
うにＶ Ｉ Ｎと同じである。
ま入力端子に第２図に示すような波形の入力ＶＩＮが入
っている場合、第１図の１のバッファーアンプ（増幅率
１倍）を通過した後の信号レベル■１は第２図に示すよ
うにＶ Ｉ Ｎと同じである。
時刻ｔ、においてはサンプリングパルスφ８Ｈが” Ｌ
ｏｗ″であるためトランジスタＴｒ□は非導通、よって
節点３の電位ＶＩＩＨは時刻ｔ３、以前に保持容量Ｃ，
に蓄積された電荷Ｑｓ Ｋよって電位Ｖ８Ｈ１（ｔ”ｔ
ｔ）に保たれている。時刻１．にはφ８Ｈは”Ｈｉｇ″
となるため、ＴｒＱは導通し、節点３の電位ＶｌｉＨは
その時の■、の電位Ｖｌ（ｔ＝ｔｌ）と同電位トナル。
ｏｗ″であるためトランジスタＴｒ□は非導通、よって
節点３の電位ＶＩＩＨは時刻ｔ３、以前に保持容量Ｃ，
に蓄積された電荷Ｑｓ Ｋよって電位Ｖ８Ｈ１（ｔ”ｔ
ｔ）に保たれている。時刻１．にはφ８Ｈは”Ｈｉｇ″
となるため、ＴｒＱは導通し、節点３の電位ＶｌｉＨは
その時の■、の電位Ｖｌ（ｔ＝ｔｌ）と同電位トナル。
すすｂチＶｓ （ｉ＝’ｔ ） −Ｖ ｓＨ（１＝ｔｔ
）が成立する。この時、ＣＨにはＱｓ （ｔ＝’２）＝
Ｃｎ ×ｖ＋（’＝’ｔ） の電荷が蓄積される。時刻
ｔ８にはφ８Ｈは” Ｌｏｗ”であるため、’［”ｒｏ
は非導通となるが、ＣＨに蓄積された電荷Ｑｔ （””
ｔ２ ）は変化しないため、■、の電位も変化せず、次
のφＳＲパルスが′″）ｌｉＩＩｈ”となるままでの期
間■１の電位は容量Ｃ，によりｖｔ（ｔ＝ｔ２）のレベ
ルで保持されている。
）が成立する。この時、ＣＨにはＱｓ （ｔ＝’２）＝
Ｃｎ ×ｖ＋（’＝’ｔ） の電荷が蓄積される。時刻
ｔ８にはφ８Ｈは” Ｌｏｗ”であるため、’［”ｒｏ
は非導通となるが、ＣＨに蓄積された電荷Ｑｔ （””
ｔ２ ）は変化しないため、■、の電位も変化せず、次
のφＳＲパルスが′″）ｌｉＩＩｈ”となるままでの期
間■１の電位は容量Ｃ，によりｖｔ（ｔ＝ｔ２）のレベ
ルで保持されている。
以上が８ ／ ）１回路の基本動作原理であるが、実際
においては、φＳＨが” Ｈｉ ｐｈ”から’ＬＯＷ”
に変化する時・ＴｒＯのゲートとＴｒ＋のゲートＦに形
成されるチャネル領域との静電結合容ｉｃＧ、、および
、’Ｔｒ、のゲートとＴｒ、のドレイン間とのオーバラ
ッドによる靜電結合容楚ＣＯの存在のため、節点３の電
位は だけ変化する。ここで△ｖａｎ、はφ８Ｍパルスノ振幅
。
においては、φＳＨが” Ｈｉ ｐｈ”から’ＬＯＷ”
に変化する時・ＴｒＯのゲートとＴｒ＋のゲートＦに形
成されるチャネル領域との静電結合容ｉｃＧ、、および
、’Ｔｒ、のゲートとＴｒ、のドレイン間とのオーバラ
ッドによる靜電結合容楚ＣＯの存在のため、節点３の電
位は だけ変化する。ここで△ｖａｎ、はφ８Ｍパルスノ振幅
。
このΔ■８Ｈは第２図に示すように雑音成分としてφ８
Ｈハルスが”（１’Ｆ’”するたびに加わってしまう。
Ｈハルスが”（１’Ｆ’”するたびに加わってしまう。
この△ＶｓｎＹ下げるには、ＶＳＨを下げｃｄを大きく
し、ｃＧｌｌ Ｃｏの値を小さくすればよいが、Ｖ８Ｈ
の低下はサンプリングトランジスタ、ＴｒＯのＯＮ抵抗
を上げるため、サンプリング時間の増加が必要となり、
サンプリング周波数の低下につながる。ＣＨの値の増力
Ｑ’ｔｌ、サンプリング時のＣＲ時定数の坩加となり、
同様圧サンプリング周波数の低下につながる。まｆｔ−
ＣＧ１ 、 ｃｏの値を小さくすることはサンプリング
Ｔｒ Ｔｒ□のＴｒサイズのＷ方向の減少を意味し、こ
れはサンプリングＴｒ、の１ｍを下げることになり、こ
れもサンプリング周波数の低下につながる。
し、ｃＧｌｌ Ｃｏの値を小さくすればよいが、Ｖ８Ｈ
の低下はサンプリングトランジスタ、ＴｒＯのＯＮ抵抗
を上げるため、サンプリング時間の増加が必要となり、
サンプリング周波数の低下につながる。ＣＨの値の増力
Ｑ’ｔｌ、サンプリング時のＣＲ時定数の坩加となり、
同様圧サンプリング周波数の低下につながる。まｆｔ−
ＣＧ１ 、 ｃｏの値を小さくすることはサンプリング
Ｔｒ Ｔｒ□のＴｒサイズのＷ方向の減少を意味し、こ
れはサンプリングＴｒ、の１ｍを下げることになり、こ
れもサンプリング周波数の低下につながる。
このように従来の方向ではサンプリング時のノイズΔＶ
’ｌｌ（が出力信−号に混入し、出力信号の８／Ｎを低
下させていた。このノイズを低下させるためには最高サ
ンプリング周波数を低下しなければならなかった。
’ｌｌ（が出力信−号に混入し、出力信号の８／Ｎを低
下させていた。このノイズを低下させるためには最高サ
ンプリング周波数を低下しなければならなかった。
一本発明は上記の欠点を除去し、最高サンプリング周波
数の低下を起こすことなく、出力に混入するサンプリン
グノイズを除去し、出力信号の８／Ｎを改善したサンプ
ルホールド回路を提供するものである。
数の低下を起こすことなく、出力に混入するサンプリン
グノイズを除去し、出力信号の８／Ｎを改善したサンプ
ルホールド回路を提供するものである。
段を備えてなるサンプルアンドホールド回路において、
一つの入力信号をサンプル・ホールドする２系列のサン
プル・ホールド回路を有し、前記２系列のサンプル−ホ
ールド回路においてホールド期間より長くする手段を備
え、かつまた、２系列のサンプル・ホールド回路のホー
ルド期間の位相がそれぞれ１８δずれる手段を備え、そ
のそれぞれのホールド期間に、その信号を伝える２個の
トランスファーゲートと、そのトランスファーされｉ２
系列の信号を合成し、単一信号として出力する信号合成
回路を有することを特徴とするサンプル・ホールド回路
が得られる。
一つの入力信号をサンプル・ホールドする２系列のサン
プル・ホールド回路を有し、前記２系列のサンプル−ホ
ールド回路においてホールド期間より長くする手段を備
え、かつまた、２系列のサンプル・ホールド回路のホー
ルド期間の位相がそれぞれ１８δずれる手段を備え、そ
のそれぞれのホールド期間に、その信号を伝える２個の
トランスファーゲートと、そのトランスファーされｉ２
系列の信号を合成し、単一信号として出力する信号合成
回路を有することを特徴とするサンプル・ホールド回路
が得られる。
本発明によるノイズ除去の原理は、サンプリン５−
グノイズがサンプリングパルスがＨｉｐｈからり。Ｗに
変化する点、すなわち、サンプリング期間より、ホール
ド期間に変化する時点に発生することに注目し、ホール
ド期間をなくすことにより、このノイズの消滅を可能と
した。
変化する点、すなわち、サンプリング期間より、ホール
ド期間に変化する時点に発生することに注目し、ホール
ド期間をなくすことにより、このノイズの消滅を可能と
した。
以下、この発明の実施例について図面を用いて説明する
。
。
第３図は、本発明によるサンプル・ホールド回路の一実
施例の構成を示す図であり、入力信号ＶＩＮは、２系列
のサンプル・ホールド回路に加えられる。一方の系列に
入った入力信号は、１′のバッファーアンプを通過し、
φ８Ｈ１のサンプリングパルスが印加されている。サン
プリング’ｒｒ ’ｒｒ。
施例の構成を示す図であり、入力信号ＶＩＮは、２系列
のサンプル・ホールド回路に加えられる。一方の系列に
入った入力信号は、１′のバッファーアンプを通過し、
φ８Ｈ１のサンプリングパルスが印加されている。サン
プリング’ｒｒ ’ｒｒ。
によりサンプルされ、容量ＣＨＩにより、ホールドされ
る。
る。
また、もう一方の系列においても、同様に、φ８Ｈ１が
加えられているサンプリングＴｒ ＃ Ｔｒ によりサ
ンプルされ、容量ＣＨＩによりホールドされる。ここで
注意したいのは、第４図に示すタイミングチャートより
わかるように、φ８Ｈｔ ＊φ８Ｈ３の６一 パルスの位相が１８０′ずれている点である。こうする
ことにより同図に示すように節点３′、３“の′１位の
それぞれホールドされている期間、ＴＨＩ。
加えられているサンプリングＴｒ ＃ Ｔｒ によりサ
ンプルされ、容量ＣＨＩによりホールドされる。ここで
注意したいのは、第４図に示すタイミングチャートより
わかるように、φ８Ｈｔ ＊φ８Ｈ３の６一 パルスの位相が１８０′ずれている点である。こうする
ことにより同図に示すように節点３′、３“の′１位の
それぞれホールドされている期間、ＴＨＩ。
ＴＨ２がオーバラップしているため、第４図に示す、φ
ＴＩ＋φＴ、のパルスをそれぞれ、トランスファー用ト
ランジスタＴｒＲ＋ Ｔｒ４に加えることにより、ホー
ルド期間が起こることなく、２系列の信号合成ができる
。この合成された信号は、入力信号ＶＩＮをサンプル・
ホールドしたレベルにほかならない。
ＴＩ＋φＴ、のパルスをそれぞれ、トランスファー用ト
ランジスタＴｒＲ＋ Ｔｒ４に加えることにより、ホー
ルド期間が起こることなく、２系列の信号合成ができる
。この合成された信号は、入力信号ＶＩＮをサンプル・
ホールドしたレベルにほかならない。
このホールド期間を起こすことなくサンプルする丸めの
必要条件は第５図に示すように、φＴ１がＬｏｗとなり
トランスファーＴｒ、がＣｕｔＯｆｆする時刻ｔ！以前
にＴｒ、がＯＮしていれば、第５図において、Ｔｒ４が
ＯＮする時刻は、φＴ、がＴｒ４のスレッシオルト電圧
ＶＴ＊ 以上になる時点である１、であり。ＴｒａがＣ
ｕｔｏｆｆする時刻はφＴｌがＴｒｓのスレッシオルト
圧ＶＴｔ 以下になる時点であるｔ。
必要条件は第５図に示すように、φＴ１がＬｏｗとなり
トランスファーＴｒ、がＣｕｔＯｆｆする時刻ｔ！以前
にＴｒ、がＯＮしていれば、第５図において、Ｔｒ４が
ＯＮする時刻は、φＴ、がＴｒ４のスレッシオルト電圧
ＶＴ＊ 以上になる時点である１、であり。ＴｒａがＣ
ｕｔｏｆｆする時刻はφＴｌがＴｒｓのスレッシオルト
圧ＶＴｔ 以下になる時点であるｔ。
である。よって上記した必要条件は、ｔｌはかならずｔ
、の以前で起こるようにすることである。同様にＴｒ４
がカットオフする時刻ｔ４以前にＴｒ３がＯＮする時刻
１ｓが起きなければならない。
、の以前で起こるようにすることである。同様にＴｒ４
がカットオフする時刻ｔ４以前にＴｒ３がＯＮする時刻
１ｓが起きなければならない。
このようにサンプリングの変化点においては、両方のサ
ンプリングＴｒ ＋ ’ｒｒｓ＋ Ｔ４が同時にＯＮし
ている期間（ｔｌ −１ｌ） ＋ （’４ ’ｍ）を持
つことにより、節点４が高インピーダンスとなる時間カ
ー存在しないため、φＴＩ、φＴ２がＨｉｇｈからり。
ンプリングＴｒ ＋ ’ｒｒｓ＋ Ｔ４が同時にＯＮし
ている期間（ｔｌ −１ｌ） ＋ （’４ ’ｍ）を持
つことにより、節点４が高インピーダンスとなる時間カ
ー存在しないため、φＴＩ、φＴ２がＨｉｇｈからり。
Ｗに変化するときに混入するカップリングノイズは激減
し、はとんど混入しない。
し、はとんど混入しない。
このように本発明のサンプル・ホールド回路を用いるこ
とにより、サンプリングノイズの混入を起こすことなく
、高速でサンプル・ホールドが可能となり、その効果は
大である。
とにより、サンプリングノイズの混入を起こすことなく
、高速でサンプル・ホールドが可能となり、その効果は
大である。
第１図は、従来のサンプル・ホールド回路の構成を示す
図、第２図は従来の構成における動作を説明するタイミ
ングチャート。第３図は本発明によるサンプル・ホール
ド回路の一実施例を示す図。 第４図は本発明による一実施例である第３図の構成にお
ける動作を説明するタイミング図。第５図は第３図の構
成における動作をくわしく説明するためのタイミング図
。 １ 、２ 、１’、 ２’、 １“、２“、５・・・・
・・バッファーアンプ、３．３’、３′・・・・・・電
位ホールド用容量とサンプル用Ｔｒとの節点。 ９− ≧ タ ５８３−
図、第２図は従来の構成における動作を説明するタイミ
ングチャート。第３図は本発明によるサンプル・ホール
ド回路の一実施例を示す図。 第４図は本発明による一実施例である第３図の構成にお
ける動作を説明するタイミング図。第５図は第３図の構
成における動作をくわしく説明するためのタイミング図
。 １ 、２ 、１’、 ２’、 １“、２“、５・・・・
・・バッファーアンプ、３．３’、３′・・・・・・電
位ホールド用容量とサンプル用Ｔｒとの節点。 ９− ≧ タ ５８３−
Claims (2)
- （１）入力信号をサンプリングゲートな介して保持コン
デンサに蓄積し、増幅する手段を備えてなるサンプル・
ホールド回路において、一つの入力信号をサンプル・ホ
ールドする２系列のサンプル・ホールド回路を有し、前
記２系列のサンプル・ホールド回路において、ホールド
期間をサンプリング期間より長くする手段を備え、かつ
また、２系列のサンプル・ホールド回路のホールド期間
の位相が１８６それぞれずれる手段を備え、それぞれの
ホールド期間に、その信号単一信号として出力する信号
合成回路を有することを特徴とするサンプル・ホールド
回路。 - （２）前記２個のトランスファーゲートが切り変わる時
点において、その２個のトランスファーゲートが同時に
導通状態となる期間が存在することを特徴とする特許請
求の範囲第（１）項記載のサンプル・ホールド回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58224816A JPS60117500A (ja) | 1983-11-29 | 1983-11-29 | サンプル・ホ−ルド回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58224816A JPS60117500A (ja) | 1983-11-29 | 1983-11-29 | サンプル・ホ−ルド回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60117500A true JPS60117500A (ja) | 1985-06-24 |
Family
ID=16819644
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58224816A Pending JPS60117500A (ja) | 1983-11-29 | 1983-11-29 | サンプル・ホ−ルド回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60117500A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04500576A (ja) * | 1988-07-13 | 1992-01-30 | インフオメーシヨン・ストレージ・デイヴアイセズ・インコーポレーテツド | 高密度集積回路アナログ信号記録および再生装置 |
| JPH0541094A (ja) * | 1991-08-06 | 1993-02-19 | Nec Ic Microcomput Syst Ltd | アナログ信号サンプリング装置 |
| US5343089A (en) * | 1990-01-26 | 1994-08-30 | Kabushiki Kaisha Toshiba | Sample-and-hold circuit device |
| US5623279A (en) * | 1993-09-10 | 1997-04-22 | Kabushiki Kaisha Toshiba | Capacitive load driving circuit including input selection circuit and liquid crystal display device using the driving circuit |
| JP2008275730A (ja) * | 2007-04-26 | 2008-11-13 | Sec:Kk | 音響信号符号化装置及び音響信号符号化方法 |
-
1983
- 1983-11-29 JP JP58224816A patent/JPS60117500A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04500576A (ja) * | 1988-07-13 | 1992-01-30 | インフオメーシヨン・ストレージ・デイヴアイセズ・インコーポレーテツド | 高密度集積回路アナログ信号記録および再生装置 |
| US5343089A (en) * | 1990-01-26 | 1994-08-30 | Kabushiki Kaisha Toshiba | Sample-and-hold circuit device |
| JPH0541094A (ja) * | 1991-08-06 | 1993-02-19 | Nec Ic Microcomput Syst Ltd | アナログ信号サンプリング装置 |
| US5623279A (en) * | 1993-09-10 | 1997-04-22 | Kabushiki Kaisha Toshiba | Capacitive load driving circuit including input selection circuit and liquid crystal display device using the driving circuit |
| JP2008275730A (ja) * | 2007-04-26 | 2008-11-13 | Sec:Kk | 音響信号符号化装置及び音響信号符号化方法 |
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