JP3315582B2 - ドライバ回路、レシーバ回路および信号伝送回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、信号配線を駆動す
るドライバ回路、信号配線を介して伝送される信号を受
け取るレシーバ回路、およびドライバ回路とレシーバ回
路とを含む信号伝送回路に関する。

【０００２】

【従来の技術】近年、半導体集積回路の大規模化、高速
化が進み、長距離の信号配線を高速に駆動する必要が生
じている。

【０００３】図１（ａ）〜（ｃ）は、従来の信号伝送回
路の構成を示す。信号伝送回路は、信号配線２０１とド
ライバ回路２０２とレシーバ回路２０３とを含んでい
る。

【０００４】ドライバ回路２０２は、信号伝送回路に入
力された信号に応じて信号配線２０１を駆動し、信号配
線２０１の電位を変化させる。信号配線２０１の電位変
化が終端まで伝わると、レシーバ回路２０３は信号配線
２０１の終端の電位に応じて信号を出力する。信号配線
２０１の配線距離が長く、信号伝送に係る負荷容量が大
きいと、この負荷容量を充放電することによって発生す
る消費電力が大きくなり、また、充放電に余計な時間が
かかることで信号伝送速度も遅くなってしまう。

【０００５】図１（ｂ）に示される信号伝送回路では、
ドライバ回路２０２により入力信号が小さい振幅を有す
る信号に変換され、そのような小さい振幅を有する信号
が信号配線２０１を通じて伝送される。伝送された信号
は、レシーバ回路２０３によって元の振幅に戻される。

【０００６】図１（ｂ）に示される信号伝送回路では、
信号配線２０１を通過する信号の振幅が図１（ａ）に示
される信号伝送回路に比べて小さい。従って、図１
（ｂ）に示される信号伝送回路は、図１（ａ）に示され
る信号伝送回路に比べて消費電力を低減する。

【０００７】しかし、図１（ｂ）に示される信号伝送回
路は、信号の振幅が小さいためノイズ耐性が低い。従っ
て、十分な消費電力低減効果が得られるほど、伝送され
る信号の振幅を小さくすることは難しい。

【０００８】図１（ｃ）に示される信号伝送回路では、
２本の信号配線２０１、２０１’に入力信号に応じた相
補信号を伝送する。２本の信号配線２０１、２０１’は
隣接あるいは直近に配置される。これにより、２本の信
号配線２０１、２０１’が受けるノイズはほぼ同じもの
となり、相補信号の電位差は保たれる。このように、２
本の信号配線２０１、２０１’を用いて相補信号を伝送
することにより、信号配線を駆動する振幅が小さくて
も、信号配線２０１、２０１’間の電位差をドライバ回
路２０２からレシーバ回路２０３に伝送することができ
る。これにより、信号配線の駆動に必要とされる消費電
力を低減することが可能となる。

【０００９】しかし、図１（ｃ）に示される信号伝送回
路は、１つの信号を伝送するのに２本の信号配線を必要
とする。このことは、信号配線に必要とされるレイアウ
ト面積を増大ささせる。

【００１０】

【発明が解決しようとする課題】表１は、消費電力、レ
イアウト面積、ノイズ耐性の３つの観点について、図１
（ａ）〜（ｃ）に示される信号伝送回路を評価したもの
である。表１において「〇」は他の方式より優れている
ことを示し、「×」は他の方式より劣っていることを示
す。

【００１１】

【表１】

【００１２】表１に示されるように、従来の信号伝送回
路では、消費電力が小さいこと、レイアウト面積が小さ
いこと、ノイズ耐性が高いことの３つの特性を同時に実
現することができない。

【００１３】本発明の目的は、消費電力が小さいこと、
レイアウト面積が小さいこと、ノイズ耐性が高いことの
３つの特性を同時に実現することのできるドライバ回
路、レシーバ回路および信号伝送回路を提供することに
ある。

【００１４】

【課題を解決するための手段】本発明の信号伝送回路
は、第１の信号配線と、該第１の信号配線を駆動するド
ライバ回路と、該第１の信号配線を介して伝送される信
号を受け取るレシーバ回路とを含む信号伝送回路であっ
て、該ドライバ回路は、第１の期間において、第１の情
報電位と第２の情報電位の中間である基準電位を該第１
の信号配線に出力する第１出力部と、第２の期間におい
て、入力信号に応じて該第１の情報電位と該第２の情報
電位のうちのいずれか一方を該第１の信号配線に出力す
る第２出力部とを備えており、該レシーバ回路は、該第
１の信号配線の電位を第２の信号配線と第３の信号配線
に時間差をつけて与える制御部と、該第２の信号配線の
電位と該第３の信号配線の電位との間の電位差を増幅す
る増幅器とを備えており、これにより、上記目的が達成
される。 前記第１の期間と前記第２の期間とは交互に繰
り返してもよい。 前記第１出力部と前記第２出力部のそ
れぞれは、クロック信号によって制御されてもよい。 本
発明のレシーバ回路は、第１の信号配線を介して伝送さ
れる信号を受け取るレシーバ回路であって、所定の容量
を有する第２の信号配線と、所定の容量を有する第３の
信号配線と、第１の期間において該第１の信号配線と該
第２の信号配線とを接続し、第２の期間において該第１
の信号配線と該第３の信号配線とを接続する制御部と、
該第２の信号配線の電位と該第３の信号配線の電位との
間の電位差を増幅する増幅器とを備えており、これによ
り、上記目的が達成される。 前記制御部は、前記第１の
信号配線と前記第２の信号配線とを接続する第１のスイ
ッチと、前記第１の信号配線と前記第３の信号配線とを
接続する第２のスイッチとを備えており、該第１のスイ
ッチと該第２のスイッチとはクロック信号によって制御
されてもよい。 前記クロック信号は、前記第１の信号配
線を介して伝送される前記信号に同期していてもよい。
前記増幅器は、前記増幅器の入力信号の電位差がない場
合に、前記増幅器の出力を保持する保持回路を備えてい
てもよい。 本発明の他の信号伝送回路は、第１の信号配
線と、該第１の信号配線を駆動するドライバ回路と、該
第１の信号配線を介して伝送される信号を受け取るレシ
ーバ回路とを含む信号伝送回路であって、該ドライバ回
路は、入力信号に応じて第１の情報電位と第２の情報電
位のうちの一方を該第１の信号配線に出力し、該レシー
バ回路は、所定の容量を有する第２の信号配線と、所定
の容量を有する第３の信号配線と、第１の期間において
該第１の信号配線と該第２の信号配線とを接続し、第２
の期間において該第１の信号配線と該第３の信号配線と
を接続する制御部と、該第２の信号配線の電位と該第３
の信号配線の電位との間の電位差を増幅する増幅器とを
備えており、これにより、上記目的が達成される。 前記
第１の信号配線を介して伝送される前記信号は、前記第
１期間と前記第２期間とを切り換えるタイミングに同期
していてもよい。 本発明の他の信号伝送回路は、第１の
信号配線と、該第１の信号配線を駆動するドライバ回路
と、該第１の信号配線を介して伝送される信号を受け取
るレシーバ回路とを含む信号伝送回路であって、該ドラ
イバ回路は、第１の期間において、第１の情報電位と第
２の情報電位の中間である基準電位を該第１の信号配線
に出力する第１出力部と、第２の期間において、入力信
号に応じて該第１の情報電位と該第２の情報電位のうち
のいずれか一方を該第１の信号配線に出力する第２出力
部とを備えており、該レシーバ回路は、第２の信号配線
と、第３の信号配線と、該第１の信号配線を介して伝送
される該信号の電位を所定の遅延時間だけ遅延させて該
第３の信号配線に伝達する遅延回路と、該第２の信号配
線の電位と該第３の信号配線の電位との間の電位差を増
幅する増幅器とを備えており、該第２の信号配線は、該
第１の信号配線に直接接続され、該第３の信号配線は、
該遅延回路を介して該第１の信号配線に接続されてお
り、これにより、上記目的が達成される。 前記増幅器
は、前記増幅器の入力信号の電位差がない場合に、前記
増幅器の出力を保持する保持回路を備えていてもよい。
本発明の他のレシーバ回路は、第１の信号配線を介して
伝送される信号を受け取るレシーバ回路であって、第２
の信号配線と、第３の信号配線と、該第１の信号配線を
介して伝送される該信号の電位を所定の遅延時間だけ遅
延させて該第３ の信号配線に伝達する遅延回路と、クロ
ック信号の周波数に応じて前記遅延期間を調整する調整
回路と、該第２の信号配線の電位と該第３の信号配線の
電位との間の電位差を増幅する増幅器とを備えており、
該第２の信号配線は、該第１の信号配線に直接接続さ
れ、該第３の信号配線は、該遅延回路を介して該第１の
信号配線に接続されており、これにより、上記目的が達
成される。 前記増幅器は、前記増幅器の入力信号の電位
差がない場合に、前記増幅器の出力を保持する保持回路
を備えていてもよい。 本発明の方法は、ドライバ回路か
ら第１の信号配線を介してレシーバ回路に信号を伝送す
る方法であって、該信号は、第１の期間において基準電
位を有しており、第２の期間において第１の情報電位お
よび第２の情報電位のうちの一方を有しており、該基準
電位は、該ドライバ回路に入力された情報に実質的に非
依存であり、該第１の情報電位と該第２の情報電位と
は、該ドライバ回路に入力された該情報に依存してお
り、該第１の期間と該第２の期間とは、交互にかつ周期
的に繰り返され、該レシーバ回路は、第２の信号配線と
第３の信号配線とを有しており、該方法は、該第２の信
号配線上で該基準電位を有する該信号を受け取るステッ
プと、該第３の信号配線上で該第１の情報電位および該
第２の情報電位のうちの一方を有する該信号を受け取る
ステップと、該第２の信号配線の電位と該第３の信号配
線の電位とを比較するステップと、その比較結果に応じ
て、出力信号を生成するステップとを包含しており、こ
れにより、上記目的が達成される。 本発明の他の方法
は、ドライバ回路から第１の信号配線を介してレシーバ
回路に信号を伝送する方法であって、該信号は、第１の
期間において基準電位を有しており、第２の期間におい
て第１の情報電位および第２の情報電位のうちの一方を
有しており、該基準電位は、該ドライバ回路に入力され
た情報に実質的に非依存であり、該第１の情報電位と該
第２の情報電位とは、該ドライバ回路に入力された該情
報に依存しており、該第１の期間と該第２の期間とは、
交互にかつ周期的に繰り返され、該レシーバ回路は、第
２の信号配線と第３の信号配線とを有しており、該方法
は、該第２の信号配線および該第３の信号配線のうちの
一方の上で該信号を受け取るステップと、所定の時間だ
け該信号を遅延させるステップと、該第２の信号配線お
よび該第３の信号配線のうちの他方の上で該遅延された
信 号を受け取るステップと、該第２の信号配線の電位と
該第３の信号配線の電位とを比較するステップと、その
比較結果に応じて、出力信号を生成するステップとを包
含しており、これにより、上記目的が達成される。

【００１５】

【００１６】

【００１７】

【００１８】

【００１９】

【００２０】

【００２１】

【００２２】

【００２３】

【００２４】

【００２５】

【００２６】

【００２７】

【００２８】

【００２９】

【００３０】

【００３１】

【００３２】

【発明の実施の形態】以下、図面を参照して、本発明の
実施の形態を説明する。

【００３３】（実施の形態１）図２は、本発明による信
号伝送回路１００の構成を示す。信号伝送回路１００
は、信号配線１と、ドライバ回路２と、レシーバ回路３
とを含んでいる。

【００３４】フルレベルのデータを表す入力信号ＩＮ
が、ドライバ回路２に入力される。ドライバ回路２は、
入力信号ＩＮを小さい振幅を有する信号に変換し、変換
された信号を信号配線１を介してレシーバ回路３に伝送
する。ドライバ回路２からレシーバ回路３に伝送される
信号のレベルは、入力信号ＩＮのレベルに応じて変化す
る。

【００３５】レシーバ回路３は、ドライバ回路２から伝
送された信号を信号配線１を介して受け取り、その受け
取った信号をフルレベルのデータを表す出力信号ＯＵＴ
に変換して出力する。出力信号ＯＵＴのレベルは、ドラ
イバ回路２からレシーバ回路３に伝送された信号のレベ
ルに応じて変化する。

【００３６】レシーバ回路３は、信号分解回路４とアン
プ５とを含んでいる。

【００３７】ドライバ回路２からレシーバ回路３に伝送
された信号は、信号分解回路４によって時間的に分割さ
れ、信号配線６および７に送られる。例えば、ドライバ
回路２が基準電位と入力信号ＩＮに応じた情報電位とを
交互に繰り返す信号を発生させる場合には、信号分解回
路４がその信号を分解するタイミングは、その信号の基
準電位と情報電位とが切り替わるタイミングと同期する
ように設定される。これにより、信号配線６に基準電位
を伝送し、信号配線７に情報電位を伝送することが可能
となる。信号配線６に現れた基準電位と信号配線７に現
れた情報電位との間の微少電位差は、アンプ５によって
フルレベルのデータに増幅される。このようにして、フ
ルレベルのデータが次段に伝達される。このことは、基
準電位と情報電位（すなわち、小さい電位振幅を有する
相補なデータ）とを１本の信号配線で伝送することが可
能であとことを意味する。

【００３８】以下、図面を参照して、本発明による信号
伝送回路１００に含まれる要素回路をそれぞれ詳しく説
明する。

【００３９】図３（ａ）は、信号伝送回路１００におけ
るドライバ回路２の構成を示す。ドライバ回路２は、ク
ロックＣＬＫ１によって制御されるクロックトインバー
タ２０と基準電位Ｖｒｅｆをドライバ回路２の出力ノー
ドＤ０に伝送するトランジスタ２１とを含んでいる。ク
ロックトインバータ２０の電源には電圧Ｖｈ、Ｖｌが供
給されており、電圧Ｖｈと電圧Ｖｌとの電位差は十分に
小さくなるように設定されている。

【００４０】ドライバ回路２は、クロックＣＬＫ１がロ
ウレベルの場合には、入力信号ＩＮに応じて電圧Ｖｈお
よび電圧Ｖｌのうちいずれか一方を出力する。クロック
ＣＬＫ１がロウレベルからハイレベルになると、クロッ
クトインバータ２０の出力がハイインピーダンス状態に
なるとともに、トランジスタ２１がオン状態に遷移す
る。その結果、ドライバ回路２の出力ノードＤ０に基準
電位Ｖｒｅｆが供給される。

【００４１】図３（ｂ）は、ドライバ回路２に入力され
るクロックＣＬＫ１および入力信号ＩＮの波形と、ドラ
イバ回路２の出力ノードＤ０における信号の波形を示
す。以下、ドライバ回路２の出力ノードＤ０における信
号を信号Ｄ０という。

【００４２】入力信号ＩＮがハイレベルである期間は、
クロックＣＬＫ１がロウレベルである期間を包含するよ
うに設定される。このようにして、クロックＣＬＫ１に
同期して基準電位と情報電位とを交互に繰り返し、か
つ、振幅（Ｖｈ−Ｖｌ）を有する信号がドライバ回路２
の出力ノードＤ０から出力される。

【００４３】図４（ａ）は、ドライバ回路２の他の構成
を示す。図４（ａ）に示されるドライバ回路２は、電源
として電圧Ｖｈ、Ｖｌが供給されているインバータ２２
と、インバータ２２の出力ノードＩＯとドライバ回路２
の出力ノードＤ０とを電気的に接続し、それのゲートが
クロックＣＬＫ１によって制御されるトランジスタ２３
と、基準電位Ｖｒｅｆをドライバ回路２の出力ノードＤ
０に伝送するトランジスタ２４とを含んでいる。

【００４４】インバータ２２は、入力信号ＩＮに応じて
電圧Ｖｈおよび電圧Ｖｌのいずれか一方を出力する。ク
ロックＣＬＫ１がハイレベルである場合には、インバー
タ２２の出力ノードＩＯとドライバ回路２の出力ノード
Ｄ０がトランジスタ２３によって電気的に切り離され
る。その結果、ドライバ回路２の出力ノードＤ０には、
トランジスタ２４を通じて基準電位Ｖｒｅｆが出力され
る。クロックＣＬＫ１がハイレベルからロウレベルに遷
移すると、トランジスタ２４はオフになり、トランジス
タ２３がオンになる。その結果、ドライバ回路２の出力
ノードＤ０から基準電位Ｖｒｅｆが切り離され、インバ
ータ２２の出力がドライバ回路２の出力として出力ノー
ドＤ０に伝送される。

【００４５】図４（ｂ）は、ドライバ回路２に入力され
るクロックＣＬＫ１および入力信号ＩＮの波形と、イン
バータ２２の出力ノードＩＯにおける信号の波形と、ド
ライバ回路２の出力ノードＤ０における信号の波形を示
す。

【００４６】入力信号ＩＮがハイレベルである期間は、
クロックＣＬＫ１がロウレベルである期間を包含するよ
うに設定される。このようにして、クロックＣＬＫ１に
同期して基準電位と情報電位とを交互に繰り返し、か
つ、振幅（Ｖｈ−Ｖｌ）を有する信号がドライバ回路２
の出力ノードＤ０から出力される。

【００４７】図５は、信号伝送回路１００のレシーバ回
路３の構成を示す。レシーバ回路３は、信号分解回路４
とアンプ５とを含んでいる。信号分解回路４は、ドライ
バ回路２の出力ノードＤ０における信号を伝送する信号
配線１に接続されている。

【００４８】信号分解回路４は、信号配線６および７
と、信号配線１と信号配線６とを電気的に接続しクロッ
クＣＬＫによって制御されるスイッチ３１と、信号配線
１と信号配線７とを電気的に接続しクロックＣＬＫの反
転信号によって制御されるスイッチ３２とを含んでい
る。スイッチ３１および３２は、それぞれ、ＭＯＳトラ
ンジスタであってもよい。図５において、８は信号配線
１の容量を示し、９は信号配線６の容量を示し、１０は
信号配線７の容量を示す。

【００４９】図６は、図５に示されるレシーバ回路３の
動作を示すタイムチャートである。以下、図６を参照し
て、レシーバ回路３の動作を説明する。ここで、信号配
線１を通じて送られる信号Ｄ０は、第１の期間では基準
電位を有しており、第２の期間ではハイもしくはロウで
ある情報電位を有している。第１の期間と第２の期間と
は交互に繰り返す。

【００５０】スイッチ３１および３２は、クロックＣＬ
Ｋによって制御されている。クロックＣＬＫのレベルに
応じて、信号配線６および７のいずれか一方の信号配線
が、信号配線１と接続される。クロックＣＬＫは、信号
Ｄ０に同期している。例えば、第１の期間中、ＭＯＳト
ランジスタスイッチ３２がオンとなり、信号配線７が信
号配線１と接続される。その結果、信号配線７の電位Ｄ
２は基準電位となる。第２の期間中、ＭＯＳトランジス
タスイッチ３１がオンとなり、信号配線６が信号配線１
と接続される。その結果、信号配線６の電位Ｄ１はハイ
もしくはロウである情報電位となる。

【００５１】第１の期間における信号配線７の電位Ｄ２
（基準電位）は、第２の期間では信号配線７の容量１０
によって保たれる。第２の期間では、ＭＯＳトランジス
タスイッチ３２がオフとなるためである。同様に、第２
の期間における信号配線６の電位Ｄ１（情報電位）は、
第１の期間では信号配線６の容量９によって保たれる。
第１の期間ではＭＯＳトランジスタスイッチ３１がオフ
となるためである。

【００５２】このように、信号配線１を通じて第１の期
間と第２の期間とに、時間差を持って交互に送られた基
準電位と情報電位とは、それぞれ、信号配線６と信号配
線７に同時刻に伝達される。このことは、基準電位と情
報電位（すなわち、相補なデータ）を１本の信号配線の
みを用いて伝送できることを意味する。

【００５３】なお、信号配線６の長さと信号配線７の長
さが信号配線１の長さに比べて短いほど、信号伝送回路
１００のレイアウト面積は小さくなる。しかし、ＭＯＳ
トランジスタスイッチ３１もしくは３２がオフしている
期間、信号配線６もしくは７においてそれぞれ安定した
電位を保持することが可能であるように、信号配線６の
容量９および信号配線７の容量１０はある程度の容量値
を有することが好ましい。もちろん、ゲート容量などを
利用して、信号配線６および７の長さは短いままで、信
号配線６および７の容量値を増やすことも可能である。

【００５４】また、ドライバ回路２の出力ノードＤ０に
おける信号Ｄ０と、ＭＯＳトランジスタスイッチ３１、
３２を制御するクロックＣＬＫは同期してさえいればよ
く、信号Ｄ０のエッジタイミングとクロックＣＬＫのエ
ッジタイミングとが同一である必要はない。信号配線６
と信号配線７に、同時刻に、ある程度以上の電位差が得
られる限り、信号Ｄ０のエッジタイミングとクロックＣ
ＬＫのエッジタイミングとがずれていてもかまわない。
もちろん、信号配線６の電位と信号配線７の電位との間
の電位差は大きい方がよい。

【００５５】次に、図７（ａ）〜（ｃ）を参照して、本
発明による信号伝送回路１００の効果を説明する。

【００５６】図７（ａ）は、図１（ｂ）に示される従来
の信号伝送回路におけるレシーバ回路（単純インバータ
回路）の構成を示す。図１（ｂ）に示される従来の信号
伝送回路では、信号配線を伝送される信号振幅が小さな
電位差に設定されているため、外部からのノイズによる
信号電位の変動が信号レベルと比べて相対的に大きくな
る。従って、図７（ａ）に示される従来のレシーバ回路
では、ノイズレベルがインバータ回路の論理しきい値電
位を越えて誤動作しやすい（図７（ｂ）参照）。

【００５７】一方、本発明によるレシーバ回路３（図
５）では、信号配線１から信号配線７への信号伝送経路
には、ＭＯＳトランジスタ３２と容量１０が介在してい
るので伝送遅延が発生する。つまり、信号配線７への基
準電位の伝達中にノイズが入った場合でもＭＯＳトラン
ジスタ３１と容量９がフィルタの役割を果たすので、信
号配線７に保持された電位Ｄ２の基準電位からの変動量
はノイズレベルと比べて小さい（図７（ｃ）参照）。

【００５８】同様に、信号配線６に情報電位として現れ
る電位Ｄ１に対するノイズの影響も緩和される。信号Ｄ
０にノイズが入った場合でも、アンプが活性化される際
における信号配線６の電位Ｄ１が、信号配線７に保持さ
れた電位Ｄ２（基準電位）より情報電位側にあれば、ア
ンプ５によって正しいデータを出力することが可能であ
る（図７（ｃ）参照）。したがって、本発明によれば、
上述したフィルタ効果によってノイズの影響が緩和され
る分、ノイズに対するマージンが拡大される。

【００５９】なお、これまで述べてきたノイズマージン
は信号配線１に現れるノイズに関するものである。信号
配線６もしくは７に現れるノイズの影響は無視すること
ができる。２本の信号配線６および７は直近に配置でき
るので、ノイズによる電位変動量は基本的に等しいから
である。従って、信号配線６および７には、ノイズレベ
ルに関係なくデータが保存される。

【００６０】また、信号配線１にノイズが入力される時
刻と信号伝送回路１００のノイズマージンとの間には相
関がある。ＭＯＳトランジスタ３２がオフ状態に遷移す
る直前にノイズが入ると、信号配線７に保持される電位
Ｄ２の基準電位に対するずれが大きい。加えて、アンプ
５が活性化される直前にノイズが入ると、信号配線６に
現れる電位Ｄ１の情報電位に対するずれも大きくなる。
したがって、ノイズ発生のタイミングが信号伝送に同期
している場合には、ＭＯＳトランジスタ３２をオンから
オフに遷移させるタイミングを変更するか、アンプ５を
活性化するタイミングを変更することによってノイズの
影響をさらに緩和することができる。

【００６１】このように、本発明による信号伝送回路１
００は、ノイズ耐性が高くノイズマージンを確保できる
という利点がある。また、基準電位と信号電位（すなわ
ち、相補なデータ）を１本の信号配線のみを用いて伝送
できるため、信号伝送回路１００のレイアウト面積が少
なくて済むという利点がある。さらに、１本の信号配線
を伝送される信号の振幅は小さいため、信号伝送回路１
００の消費電力も少ないという利点がある。

【００６２】以上に述べたように、本発明による信号伝
送回路１００は、消費電力が小さいこと、レイアウト面
積が小さいこと、ノイズ耐性が高いことの３つの特性を
同時に実現する点で、図１（ａ）〜（ｃ）に示される従
来の信号伝送回路よりも優れている（表１参照）。

【００６３】（実施の形態２）図８は、本発明による信
号伝送回路１１０の構成を示す。信号伝送回路１１０
は、信号配線１と、ドライバ回路１２と、レシーバ回路
３とを含んでいる。図２に示す信号伝送回路１００の構
成要素と同一の構成要素には同一の参照番号を付してい
る。

【００６４】図９（ａ）は、信号伝送回路１１０のドラ
イバ回路１２の構成を示す。ドライバ回路１２は、高電
位電源側に電圧Ｖｈが接続され、低電位電源側に電圧Ｖ
ｌが接続されたインバータを有している。ドライバ回路
１２は、入力信号ＩＮの振幅を（Ｖｈ−Ｖｌ）に変換し
て出力する。もちろん、チップに供給される電源電位Ｖ
ｃｃと接地電位Ｖｓｓの電位差よりも（Ｖｈ−Ｖｌ）の
値が小さくなるように、電圧ＶｈおよびＶｌの値は設定
されている。この構成により、ドライバ回路１２は、情
報電位が連続した小振幅な信号をレシーバ回路３に転送
する。

【００６５】図９（ｂ）は、ドライバ回路１２に入力さ
れる入力信号ＩＮの波形とドライバ回路１２の出力ノー
ドＤ０における信号の波形を示す。

【００６６】レシーバ回路３の構成は、図５に示すとお
りである。レシーバ回路３は、小さい振幅を有する信号
を１本の信号配線を介して受け取り、その信号をフルレ
ベルの信号に変換する。そのように変換された信号は、
次段の回路にデータとして伝達される。

【００６７】図１０は、レシーバ回路３の動作を示すタ
イムチャートである。以下、図１０を参照して、レシー
バ回路３の動作を説明する。

【００６８】ドライバ１２の出力ノードＤ０における信
号は、情報電位が連続した信号である。すなわち、信号
Ｄ０は、１サイクルにおいてハイもしくはロウである情
報電位を有する。

【００６９】クロックＣＬＫは、信号分解回路４（図
５）に入力される。クロックＣＬＫは、信号Ｄ０を２倍
周したものに同期している。クロックＣＬＫは、第１の
期間と第２の期間とを交互に繰り返す。

【００７０】クロックＣＬＫによって第１の期間におけ
る信号Ｄ０が情報電位Ｄ１として信号分解回路４に取り
込まれる。その結果、情報電位Ｄ１が信号配線６（図
５）に現れる。その情報電位Ｄ１は、その第１の期間に
続く第２の期間中、信号配線６に保持される。クロック
ＣＬＫによって第２の期間における信号Ｄ０が情報電位
Ｄ２として信号分解回路４に取り込まれる。その結果、
情報電位Ｄ２が信号配線７（図５）に現れる。その情報
電位Ｄ２は、その第２の期間に続く第１の期間中、信号
配線７に保持される。

【００７１】以下、前サイクルにおける信号Ｄ０の電位
と現サイクルにおける信号Ｄ０の電位とが異なる場合に
おけるレシーバ回路３の動作を説明する。前サイクルに
おける信号Ｄ０がハイ（Ｖｈ）であり、現サイクルにお
ける信号Ｄ０がロウ（Ｖｌ）であると仮定する。この場
合、前サイクルの第２の期間における信号Ｄ０（ハイ）
が情報電位Ｄ２として信号分解回路４に取り込まれ、現
サイクルの第１の期間中、その情報電位（ハイ）が信号
配線７に保持される。現サイクルの第１の期間における
信号Ｄ０（ロウ）が情報電位Ｄ１として信号分解回路４
に取り込まれる。

【００７２】差動アンプ５（図５）は、現サイクルの第
１の期間における情報電位Ｄ１と情報電位Ｄ２との間の
電位差を増幅することにより、前サイクルの第２の期間
の情報電位Ｄ２を基準電位として、現サイクルの第１の
期間の情報電位Ｄ１がその基準電位より高いか低いかを
判定する。差動アンプ５は、その判定結果に応じて出力
信号ＯＵＴを出力する。

【００７３】このようにして、現サイクルにおける信号
Ｄ０に対応するデータがレシーバ回路３から出力され
る。

【００７４】ところが、前サイクルにおける信号Ｄ０の
電位と現サイクルにおける信号Ｄ０の電位とが等しい場
合には、現サイクルの第１の期間において情報電位Ｄ１
と情報電位Ｄ２とが等しくなってしまう。従って、この
場合には、現サイクルの第１の期間における情報電位Ｄ
１と情報電位Ｄ２の電位差を増幅することによっては、
現サイクルにおける信号Ｄ０に対応するデータを特定す
ることができない。このような問題は、ラッチ機能を有
するアンプを用いることによって解決される。

【００７５】図１１（ａ）は、ラッチ機能を有する差動
アンプ１５の構成を示す。差動アンプ１５は、信号分解
回路４の信号配線６および７にそれぞれ接続される。信
号配線６には情報電位Ｄ１が現れ、信号配線７には情報
電位Ｄ２が現れる。

【００７６】差動アンプ１５は、情報電位Ｄ１と情報電
位Ｄ２との間の電位差が所定の電位差以上になると、そ
の電位差を自動的に増幅するスタティック型差動アンプ
にその増幅結果をラッチするラッチ機能を付加したもの
である。

【００７７】差動アンプ１５は、差動アンプ１５の電流
源であるＰＭＯＳトランジスタ３７および３８と、入力
トランジスタとしてのＮＭＯＳトランジスタ３９および
４０と、差動アンプ１５の出力をラッチするＮＭＯＳト
ランジスタ４１および４２とを含んでいる。入力トラン
ジスタ３９のゲートは信号配線６に接続され、入力トラ
ンジスタ４０のゲートは信号配線７に接続される。

【００７８】図１１（ｂ）および（ｃ）は差動アンプ１
５の動作を示すタイムチャートである。

【００７９】図１１（ｂ）は、信号Ｄ０の電位がサイク
ル毎にかならず変化する場合（例えば、信号Ｄ０がクロ
ック信号である場合）における差動アンプ１５の動作を
示す。

【００８０】この場合、各サイクルの第１の期間には、
情報電位Ｄ１と情報電位Ｄ２との間にデータに対応する
電位差が現れる。従って、各サイクルの第１の期間にお
いて情報電位Ｄ１と情報電位Ｄ２との間の電位差を増幅
することにより、差動アンプ１５は、正常に動作する。
すなわち、差動アンプ１５は、信号Ｄ０に応じた出力信
号ＯＵＴを出力する。

【００８１】図１１（ｃ）は、第１のサイクルにおける
信号Ｄ０の電位とその第１のサイクルに続く第２のサイ
クルにおける信号Ｄ０の電位とが等しい場合における差
動アンプ１５の動作を示す。

【００８２】この場合、第２のサイクルにおいて情報電
位Ｄ１と情報電位Ｄ２との間の電位差はゼロであり、差
動アンプ１５はセルフイコライズの状態になっている。
この状態においては通常の差動アンプは正常に動作しな
い。しかし、上述したように、ラッチ機能を有する差動
アンプ１５は、前サイクルにおいて確定したデータを現
サイクルにおいてもそのまま保持する機能を有してい
る。これにより、現サイクルの信号Ｄ０の電位が前サイ
クルの信号Ｄ０の電位から変化せず、情報電位Ｄ１と情
報電位Ｄ２との間に電位差が生じない場合であっても、
差動アンプ１５は、信号Ｄ０に応じた出力信号ＯＵＴを
出力することが可能となる。

【００８３】以下、差動アンプ１５の動作を具体的に説
明する。

【００８４】電流源であるＰＭＯＳトランジスタ３７お
よび３８からの定電流は、ＮＭＯＳトランジスタ３９お
よび４０を流れる。ＮＭＯＳトランジスタ３９のゲート
には、情報電位Ｄ１が供給されており、ＮＭＯＳトラン
ジスタ４０のゲートには、情報電位Ｄ２が供給されてい
る。情報電位Ｄ１と情報電位Ｄ２との間に電位差が生じ
ると、ＮＭＯＳトランジスタ３９のインピーダンスとＮ
ＭＯＳトランジスタ４０のインピーダンスとの間に差が
生じる。これにより、ＮＭＯＳトランジスタ３９による
電圧降下量とＮＭＯＳトランジスタ４０による電圧降下
量との間に差が生じる。この電圧の違いが出力電圧ＯＵ
Ｔと出力電圧／ＯＵＴの間の差となって現われる。

【００８５】出力電圧ＯＵＴと出力電圧／ＯＵＴは、そ
れぞれ、クロスカップルに接続されたＮＭＯＳトランジ
スタ４１、４２に入力される。すなわち、ＮＭＯＳトラ
ンジスタ４１のゲートには出力電圧／ＯＵＴが入力され
ており、ＮＭＯＳトランジスタ４２のゲートには出力電
圧ＯＵＴが入力されている。

【００８６】例えば、図１１（ｃ）に示すように、第１
のサイクルと第２のサイクルを通じて信号Ｄ０がロウで
ある場合には、ＮＭＯＳトランジスタ４１はオフであ
り、ＮＭＯＳトランジスタ４２はオンである。情報電位
Ｄ１と情報電位Ｄ２との間に電位差がなくなり、ＮＭＯ
Ｓトランジスタ３９、４０の電流引き抜き量に差がなく
なっても、ＮＭＯＳトランジスタ４１、４２の電流引き
抜き量の差でもって、出力電圧ＯＵＴと出力電圧／ＯＵ
Ｔとの間の電位差は保持される。

【００８７】なお、差動アンプ１５における電源および
ＭＯＳトランジスタの極性は、上述した極性とまったく
逆であってもよい。この場合でも、差動アンプ１５は、
上述した動作と同様な動作をすることが可能である。

【００８８】さらに、図１１（ａ）に示す例では、デー
タをラッチするためのＭＯＳトランジスタ４１、４２を
差動入力を受けるＭＯＳトランジスタ３９、４０に対し
て並列に挿入した。データをラッチするためのＭＯＳト
ランジスタを差動入力を受けるＭＯＳトランジスタに対
して直列に挿入してもよい。

【００８９】また、図１１（ａ）に示される差動アンプ
１５は、電源の制御によりダイナミック動作をすること
には適していない。電源を切ることにより、差動アンプ
１５の消費電力を削減しようとすると、出力電圧ＯＵ
Ｔ、／ＯＵＴが不定となり、ラッチしていたデータも消
えてしまうからである。

【００９０】このことを解決するためには、差動アンプ
の出力電圧ＯＵＴ、／ＯＵＴをラッチするラッチ回路を
差動アンプとは独立に設け、このラッチ回路の出力を差
動アンプにフィードバックすればよい。これにより、差
動アンプのダイナミック動作が可能になる。

【００９１】図１２（ａ）は、ダイナミック動作が可能
な差動アンプ１６とラッチ回路５５の構成を示す。差動
アンプ１６の構成は、ダイナミック動作のためのＮＭＯ
Ｓトランジスタ５３、５４が追加されている点を除い
て、差動アンプ１５の構成と同一である。

【００９２】ＮＭＯＳトランジスタ５３は、差動アンプ
１６の電流源と電源線との間に挿入されている。ＮＭＯ
Ｓトランジスタ５４は、ソースノードと接地線との間に
挿入されている。

【００９３】ＮＭＯＳトランジスタ５３のゲートには活
性化信号／ＳＡＥが入力される。ＮＭＯＳトランジスタ
５４のゲートには活性化信号ＳＡＥが入力される。

【００９４】活性化信号ＳＡＥがハイレベルになると、
ＮＭＯＳトランジスタ５３および５４はいずれもオン状
態となる。これにより、差動アンプ１６は活性化され
る。差動アンプ１６は、情報電位Ｄ１と情報電位Ｄ２と
の間の電位差に応じて出力電圧ＯＵＴ、／ＯＵＴを出力
する（図１２（ｂ）参照）。

【００９５】活性化信号ＳＡＥがハイレベルからロウレ
ベルに遷移すると、ＭＯＳトランジスタ５３および５４
がオン状態からオフ状態に遷移する。この場合、出力デ
ータはラッチ回路５５によって保持される。その結果、
ＭＯＳトランジスタ４１および４２のゲートの電位が固
定される。したがって、第２のサイクルにおいてＭＯＳ
トランジスタ５３および５４が再びオン状態となり、情
報電位Ｄ１と情報電位Ｄ２との間に電位差が発生しない
場合でも、差動アンプ１６は、ＭＯＳトランジスタ４１
および４２のゲートの電位差に応じて正しいデータを出
力する（図１２（ｃ）参照）。

【００９６】なお、ＭＯＳトランジスタ４１および４２
がなくても、差動アンプ１５（または差動アンプ１６）
は、基本的には信号Ｄ０に対応するデータを出力するこ
とができる。しかし、ＭＯＳトランジスタはドレイン電
位の差よりもゲート電位の差の方が電流差が大きいこ
と、ＭＯＳトランジスタ３９および４０による差動アン
プのオフセット電圧などを考慮すれば、ＭＯＳトランジ
スタ４１および４２が設けられていることが好ましい。

【００９７】また、本実施の形態では、情報電位が連続
した小さい振幅を有する信号をレシーバ回路に転送する
場合において、そのレシーバ回路にラッチ機能を有する
差動アンプを適用することができることを説明した。同
様の理由で、基準電位と情報電位とが交互に繰り返す小
さい振幅を有する信号をレシーバ回路に転送する場合に
おいても、そのレシーバ回路にラッチ機能を有する差動
アンプを適用することができる。

【００９８】（実施の形態３）図１３（ａ）は、本発明
によるレシーバ回路１３の構成を示す。レシーバ回路１
３は、信号配線１を介して伝送される信号Ｄ０を時間的
に分割する信号分解回路１４と信号分解回路１４の出力
を増幅するアンプ５とを含んでいる。

【００９９】信号分解回路１４は、信号配線６と信号配
線７と遅延回路６０とを含んでいる。信号配線１は、信
号分解回路１４において信号配線６と信号配線７とに分
岐する。信号配線６は信号配線１に直接接続されてお
り、信号配線７は遅延回路６０を介して信号配線１に接
続されている。遅延回路６０は、信号配線１からの信号
Ｄ０を遅延させ、遅延された信号Ｄ０を信号配線７に伝
達する。遅延回路６０は、例えば、抵抗６３と容量６４
とを含んでいる。図１３において、８は信号配線１の容
量を示す。

【０１００】レシーバ回路１３は、基準電位と情報電位
とが交互に繰り返す信号Ｄ０を信号配線１を介して受け
取る場合に、正常に動作する（図１３（ｂ）参照）。ま
た、レシーバ回路１３は、情報電位が連続した信号Ｄ０
を信号配線１を介して受け取る場合でも、正常に動作す
る（図１３（ｃ）参照）。基準電位と情報電位とが交互
に繰り返す信号Ｄ０は、例えば、図３（ａ）（あるいは
図４（ａ））に示されるドライバ回路２によって生成さ
れる。情報電位が連続した信号Ｄ０は、例えば、図９
（ａ）に示されるドライバ回路１２によって生成され
る。

【０１０１】以下、レシーバ回路１３の動作を説明す
る。

【０１０２】信号Ｄ０の電位がハイからロウに（あるい
はロウからハイに）遷移すると、信号配線６の電位Ｄ１
は、信号Ｄ０の電位とほぼ同時にハイからロウに（ある
いはロウからハイに）遷移する。一方、信号配線７の電
位Ｄ２は、信号Ｄ０の電位が遷移した時刻から遅延回路
６０によって所定の時間だけ遅れて、ハイからロウに
（あるいはロウからハイに）遷移する。したがって、信
号Ｄ０の電位が遷移してからしばらくの間、信号配線６
の電位Ｄ１と信号配線７の電位Ｄ２との間には電位差が
生じる。

【０１０３】差動アンプ５は、信号配線７の電位Ｄ２を
基準電位として、その基準電位より信号配線６の電位Ｄ
１が高いか低いかを判定する。差動アンプ５は、その判
定結果に応じて出力信号ＯＵＴを出力する。これによ
り、信号Ｄ０に対応するデータを伝送することが可能と
なる。

【０１０４】なお、図１３（ａ）に示される例では、遅
延回路６０は抵抗６３と容量６４とを含んでいるとし
た。しかし、遅延回路６０の構成はこれには限定されな
い。信号の伝達を遅延させるという機能を有する限り、
遅延回路６０はどのように構成されていてもかまわな
い。

【０１０５】また、レシーバ回路１３を使用すること
は、クロック信号を伝送する場合に特に有効である。な
ぜなら、レシーバ回路１３は、図５に示されるようなク
ロックＣＬＫを必要としないからである。このことは、
クロック信号を伝送するためにクロックＣＬＫを必要と
するという矛盾を解消する。

【０１０６】レシーバ回路１３における信号分解回路１
４によれば、情報電位Ｄ１と情報電位Ｄ２との間の位相
差（電位差を保持している期間）が大きいほど、信号伝
送の確度は向上する。しかし、その位相差が大きすぎる
と、次サイクルが始まる前に情報電位Ｄ１と情報電位Ｄ
２のセルフイコライズが終了しない。その結果、信号分
解回路１４が誤動作を起こすおそれがある。

【０１０７】信号分解回路１４における遅延時間（すな
わち、情報電位Ｄ１と情報電位Ｄ２との間の位相差）
は、動作周波数によらず一定である。従って、設定した
動作周波数よりも極端に速い場合や、遅い場合には、信
号伝送を正確に行なうことができなくなる。

【０１０８】図１４（ａ）は、信号分解回路１４を改良
した信号分解回路１４’の構成を示す。信号分解回路１
４’は、上述した課題を解消するためのものである。

【０１０９】信号分解回路１４’は、信号配線１からの
信号Ｄ０を遅延させる遅延回路７０と、外部クロックＣ
ＬＫの周波数に応じて遅延回路７０による遅延時間を調
整する調整回路７６とを含んでいる。

【０１１０】調整回路７６は、外部クロックＣＬＫの周
波数に応じて動作速度を調整する目的で使用される。調
整回路７６としては、例えば、外部クロックＣＬＫの周
波数に応じて出力電圧を変更するＶＣＯ回路が使用され
る。ＶＣＯ回路は、ＰＬＬ回路などで一般的に使用され
ているものでよい。以下の説明では、調整回路７６はＶ
ＣＯ回路であるとする。

【０１１１】遅延回路７０は、容量７４とＮＭＯＳトラ
ンジスタ７５とを含んでいる。ＮＭＯＳトランジスタ７
５のゲートには、ＶＣＯ回路７６の出力電圧が入力され
る。ＶＣＯ回路７６がクロックＣＬＫの周波数が高いほ
ど出力電圧が高くなるように構成されている場合には、
クロックＣＬＫの周波数が高いほどＮＭＯＳトランジス
タ７５のゲート電圧Ｖｇが高くなる。その結果、ＮＭＯ
Ｓトランジスタ７５のチャネルの抵抗が低くなる。すな
わち、クロックＣＬＫの周波数が高いほど、遅延回路７
０で遅延を発生させる抵抗成分が小さくなる。その結
果、情報電位Ｄ１と情報電位Ｄ２との間の位相差は小さ
くなる。

【０１１２】図１４（ｂ）は、動作周期が比較的長い場
合における信号分解回路１４’の動作を示す。図１４
（ｃ）は動作周期が比較的短い場合における信号分解回
路１４’の動作を示す。信号分解回路１４’によれば、
どちらの場合でも、情報電位Ｄ１と情報電位Ｄ２との間
の位相差を十分に保ちつつ、１つのサイクルの終了まで
に情報電位Ｄ２の電位は十分に遷移し、次のサイクルに
影響を与えないレベルにすることができる。このこと
は、動作周波数に応じた最適な信号分解が可能であるこ
とを意味する。

【０１１３】なお、遅延回路７０の抵抗成分はＮＭＯＳ
トランジスタ７５のオン抵抗のみには限られない。遅延
回路７０の抵抗成分として、ＮＭＯＳトランジスタ７５
と直列あるいは並列に、抵抗を有する素子を挿入しても
よい。

【０１１４】また、ＮＭＯＳトランジスタ７５の代わり
に、動作周波数に応じて遅延回路７０の遅延時間を調整
するための構成要素として、動作周波数に応じて抵抗値
および／または容量値が変化する素子を用いてもよい。

【０１１５】

【発明の効果】本発明による信号伝送回路は、ノイズ耐
性が高くノイズマージンを確保できるという利点を有し
ている。また、基準電位と信号電位（すなわち、相補な
データ）を１本の信号配線のみを用いて伝送できるた
め、信号伝送回路のレイアウト面積が少なくて済むとい
う利点がある。さらに、１本の信号配線を伝送される信
号の振幅は小さいため、信号伝送回路の消費電力も少な
いという利点がある。

【０１１６】このように、本発明による信号伝送回路
は、消費電力が小さいこと、レイアウト面積が小さいこ
と、ノイズ耐性が高いことの３つの特性を同時に実現す
る点で、従来の信号伝送回路よりも優れている。

【図面の簡単な説明】

【図１】（ａ）〜（ｃ）は、従来の信号伝送回路の構成
を示す図である。

【図２】本発明による信号伝送回路１００の構成を示す
図である。

【図３】（ａ）は信号伝送回路１００におけるドライバ
回路２の構成を示す図、（ｂ）はドライバ回路２におけ
る信号の波形を示す図である。

【図４】（ａ）はドライバ回路２の他の構成を示す図、
（ｂ）はドライバ回路２における信号の波形を示す図で
ある。

【図５】信号伝送回路１００におけるレシーバ回路３の
構成を示す図である。

【図６】レシーバ回路３の動作を示すタイムチャートで
ある。

【図７】（ａ）は従来のレシーバ回路の構成を示す図、
（ｂ）は従来のレシーバ回路の動作を示すタイムチャー
ト、（ｃ）はレシーバ回路３の動作を示すタイムチャー
トである。

【図８】本発明による信号伝送回路１１０の構成を示す
図である。

【図９】（ａ）は信号伝送回路１１０におけるドライバ
回路１２の構成を示す図、（ｂ）はドライバ回路１２に
おける信号の波形を示す図である。

【図１０】レシーバ回路３の動作を示すタイムチャート
である。

【図１１】（ａ）はラッチ機能を有する差動アンプ１５
の構成を示す図、（ｂ）および（ｃ）は差動アンプ１５
の動作を示すタイムチャートである。

【図１２】（ａ）はダイナミック動作が可能な差動アン
プ１６とラッチ回路５５の構成を示す図、（ｂ）および
（ｃ）は差動アンプ１６とラッチ回路５５の動作を示す
タイムチャートである。

【図１３】（ａ）はレシーバ回路１３の構成を示す図、
（ｂ）および（ｃ）はレシーバ回路１３の動作を示すタ
イムチャートである。

【図１４】（ａ）は信号分解回路１４’の構成を示す
図、（ｂ）および（ｃ）は信号分解回路１４’の動作を
示すタイムチャートである。

【符号の説明】

１ 信号配線 ２ ドライバ回路 ３ レシーバ回路 ４ 信号分解回路 ５ アンプ ６ 信号配線 ７ 信号配線 ８ 容量 ９ 容量 １０ 容量 １２ ドライバ回路 １３ レシーバ回路 １４ 信号分解回路 １４’信号分解回路 １５ 差動アンプ １６ 差動アンプ ３１ スイッチ ３２ スイッチ １００ 信号伝送回路 １１０ 信号伝送回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 小谷 久和 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (72)発明者 松澤 昭 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (72)発明者 多田 昭一郎 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (56)参考文献 特開 平６−141052（ＪＰ，Ａ) 特開 平２−276348（ＪＰ，Ａ) 特開 昭61−212121（ＪＰ，Ａ) 特開 平１−125118（ＪＰ，Ａ) 特開 昭58−151156（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04L 29/00 G06F 3/00 G11C 11/417 H03K 19/00 H04L 25/00 H03K 5/00

Claims (15)

(57)【特許請求の範囲】
1. 【請求項１】 第１の信号配線と、該第１の信号配線を
   駆動するドライバ回路と、該第１の信号配線を介して伝
   送される信号を受け取るレシーバ回路とを含む信号伝送
   回路であって、 該ドライバ回路は、 第１の期間において、第１の情報電位と第２の情報電位
   の中間である基準電位を該第１の信号配線に出力する第
   １出力部と、 第２の期間において、入力信号に応じて該第１の情報電
   位と該第２の情報電位のうちのいずれか一方を該第１の
   信号配線に出力する第２出力部と を備えており、 該レシーバ回路は、 該第１の信号配線の電位を第２の信号配線と第３の信号
   配線に時間差をつけて与える制御部と、 該第２の信号配線の電位と該第３の信号配線の電位との
   間の電位差を増幅する増幅器と を備えている、信号伝送回路 。
2. 【請求項２】 前記第１の期間と前記第２の期間とは交
   互に繰り返す、請求項１に記載の信号伝送回路。
3. 【請求項３】 前記第１出力部と前記第２出力部のそれ
   ぞれは、クロック信号によって制御される、請求項１に
   記載の信号伝送回路。
4. 【請求項４】 第１の信号配線を介して伝送される信号
   を受け取るレシーバ回路であって、 所定の容量を有する第２の信号配線と、 所定の容量を有する第３の信号配線と、 第１の期間において該第１の信号配線と該第２の信号配
   線とを接続し、第２の期間において該第１の信号配線と
   該第３の信号配線とを接続する制御部と、 該第２の信号配線の電位と該第３の信号配線の電位との
   間の電位差を増幅する増幅器と を備えたレシーバ回路。
5. 【請求項５】 前記制御部は、 前記第１の信号配線と前記第２の信号配線とを接続する
   第１のスイッチと、 前記第１の信号配線と前記第３の信号配線とを接続する
   第２のスイッチと を備えており、該第１のスイッチと該第２のスイッチと
   はクロック信号によって制御される、請求項４に記載の
   レシーバ回路。
6. 【請求項６】 前記クロック信号は、前記第１の信号配
   線を介して伝送される前記信号に同期している、請求項
   ５に記載のレシーバ回路。
7. 【請求項７】 前記増幅器は、前記増幅器の入力信号の電位差がない場合に、 前記増幅
   器の出力を保持する保持回路を備えている、請求項４に
   記載のレシーバ回路。
8. 【請求項８】 第１の信号配線と、該第１の信号配線を
   駆動するドライバ回路と、該第１の信号配線を介して伝
   送される信号を受け取るレシーバ回路とを含む信号伝送
   回路であって、 該ドライバ回路は、入力信号に応じて第１の情報電位と
   第２の情報電位のうちの一方を該第１の信号配線に出力
   し、 該レシーバ回路は、 所定の容量を有する第２の信号配線と、 所定の容量を有する第３の信号配線と、 第１の期間において該第１の信号配線と該第２の信号配
   線とを接続し、第２の期間において該第１の信号配線と
   該第３の信号配線とを接続する制御部と、 該第２の信号配線の電位と該第３の信号配線の電位との
   間の電位差を増幅する増幅器と を備えている、信号伝送回路。
9. 【請求項９】 前記第１の信号配線を介して伝送される
   前記信号は、前記第１期間と前記第２期間とを切り換え
   るタイミングに同期している、請求項８に記載の信号伝
   送回路。
10. 【請求項１０】 第１の信号配線と、該第１の信号配線
    を駆動するドライバ回路と、該第１の信号配線を介して
    伝送される信号を受け取るレシーバ回路とを含む信号伝
    送回路であって、 該ドライバ回路は、 第１の期間において、第１の情報電位と第２の情報電位
    の中間である基準電位を該第１の信号配線に出力する第
    １出力部と、 第２の期間において、入力信号に応じて該第１の情報電
    位と該第２の情報電位のうちのいずれか一方を該第１の
    信号配線に出力する第２出力部と を備えており、 該レシーバ回路は、 第２の信号配線と、 第３の信号配線と、 該第１の信号配線を介して伝送される該信号の電位を所
    定の遅延時間だけ遅延させて該第３の信号配線に伝達す
    る遅延回路と、 該第２の信号配線の電位と該第３の信号配線の電位との
    間の電位差を増幅する増幅器と を備えており、 該第２の信号配線は、該第１の信号配線に直接接続さ
    れ、該第３の信号配線は、該遅延回路を介して該第１の
    信号配線に接続される、信号伝送回路。
11. 【請求項１１】 前記増幅器は、前記増幅器の入力信号
    の電位差がない場合に、前記増幅器の出力を保持する保
    持回路を備えている、請求項１０に記載の信号伝送回
    路。
12. 【請求項１２】 第１の信号配線を介して伝送される信
    号を受け取るレシーバ回路であって、 第２の信号配線と、 第３の信号配線と、 該第１の信号配線を介して伝送される該信号の電位を所
    定の遅延時間だけ遅延させて該第３の信号配線に伝達す
    る遅延回路と、 クロック信号の周波数に応じて前記遅延期間を調整する
    調整回路と、 該第２の信号配線の電位と該第３の信号配線の電位との
    間の電位差を増幅する増幅器と を備えており、 該第２の信号配線は、該第１の信号配線に直接接続さ
    れ、該第３の信号配線は、該遅延回路を介して該第１の
    信号配線に接続される、レシーバ回路。
13. 【請求項１３】 前記増幅器は、前記増幅器の入力信号
    の電位差がない場合に、前記増幅器の出力を保持する保
    持回路を備えている、請求項１２に記載のレシーバ回
    路。
14. 【請求項１４】 ドライバ回路から第１の信号配線を介
    してレシーバ回路に信号を伝送する方法であって、 該信号は、第１の期間において基準電位を有しており、
    第２の期間において第１の情報電位および第２の情報電
    位のうちの一方を有しており、該基準電位は、該ドライ
    バ回路に入力された情報に実質的に非依存であり、該第
    １の情報電位と該第２の情報電位とは、該ドライバ回路
    に入力された該情報に依存しており、該第１の期間と該
    第２の期間とは、交互にかつ周期的に繰り返され、該レ
    シーバ回路は、第２の信号配線と第３の信号配線とを有
    しており、 該方法は、 該第２の信号配線上で該基準電位を有する該信号を受け
    取るステップと、 該第３の信号配線上で該第１の情報電位および該第２の
    情報電位のうちの一方を有する該信号を受け取るステッ
    プと、 該第２の信号配線の電位と該第３の信号配線の電位とを
    比較するステップと、 その比較結果に応じて、出力信号を生成するステップと を包含する、方法。
15. 【請求項１５】 ドライバ回路から第１の信号配線を介
    してレシーバ回路に信号を伝送する方法であって、 該信号は、第１の期間において基準電位を有しており、
    第２の期間において第１の情報電位および第２の情報電
    位のうちの一方を有しており、該基準電位は、該ドライ
    バ回路に入力された情報に実質的に非依存であり、該第
    １の情報電位と該第２の情報電位とは、該ドライバ回路
    に入力された該情報に依存しており、該第１の期間と該
    第２の期間とは、交互にかつ周期的に繰り返され、該レ
    シーバ回路は、第２の信号配線と第３の信号配線とを有
    しており、 該方法は、 該第２の信号配線および該第３の信号配線のうちの一方
    の上で該信号を受け取るステップと、 所定の時間だけ該信号を遅延させるステップと、 該第２の信号配線および該第３の信号配線のうちの他方
    の上で該遅延された信号を受け取るステップと、 該第２の信号配線の電位と該第３の信号配線の電位とを
    比較するステップと、 その比較結果に応じて、出力信号
    を生成するステップと を包含する、方法。