JP4084176B2 - クロックデューティ／スキュー補正機能を有する位相分周回路 - Google Patents
クロックデューティ／スキュー補正機能を有する位相分周回路 Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体集積回路に関するものであり、より詳しくはクロック信号のデューティサイクル（ｄｕｔｙ ｃｙｃｌｅ）を効率的に補正することができる位相分周回路に関するものである。
【０００２】
【従来の技術】
よく知られたように、位相分周回路（ｐｈａｓｅ ｓｐｌｉｔｔｅｒ ｃｉｒｃｕｉｔ）は、一つの入力信号（例えば、クロック又はデータ信号）を受けて１８０°の位相差を有する二つの出力信号（例えば、クロック又はデータ信号）を出力する。そうした位相分周回路は多くの分野で使用されてきている。例えば、位相分周回路は、パイプライン（ｐｉｐｅｌｉｎｅ）のスイッチを制御するために、ダブルデータレートシグナルリング（ｄｏｕｂｌｅ ｄａｔａ ｒａｔｅ ｓｉｇｎａｌｉｎｇ）を制御するためにそして伝送ゲート回路（ｔｒａｎｓｍｉｓｓｉｏｎ ｇａｔｅ ｃｉｒｃｕｉｔ）を制御するために使用されてきている。理想的な位相分周回路の出力信号は、各々５０％のデューティサイクル（５０％ ｄｕｔｙ ｃｙｃｌｅ）を有し、理想的な位相分周回路の出力信号の間のスキュー（ｓｋｅｗ）はない。ここで、スキューとは出力信号の間の時間遅延差を示す。
【０００３】
位相分周回路の例がＵ．Ｓ Ｐａｔｅｎｔ Ｎｏ．５、８７４、８４５に“ＮＯＮ−ＯＶＥＲＬＡＰＰＩＮＧ ＣＬＯＣＫ ＰＨＡＳＥ ＳＰＬＩＴＴＥＲ”という題目に、Ｕ．Ｓ Ｐａｔｅｎｔ Ｎｏ．５、９４５、８５７に“ＭＥＴＨＯＤ ＡＮＤ ＡＰＰＡＲＡＴＵＳ ＦＯＲ ＤＵＴＹ−ＣＹＣＬＥ ＣＯＲＲＥＣＴＩＯＮ”という題目に、Ｕ．Ｓ Ｐａｔｅｎｔ Ｎｏ．６、２９２、０４２に“ＰＨＡＳＥ ＳＰＬＩＴＴＥＲ”という題目に、大韓民国特許公開番号第１９９８−０２３０５９号（Ｋｏｒｅａ ｌａｉｄ−ｏｐｅｎ ｐａｔｅｎｔ ｐｕｂｌｉｃａｔｉｏｎ Ｎｏ．１９９８−０２３０５９）に“ＯＤＤ ＮＵＭＢＥＲ ＤＩＶＩＤＥＲ ＣＩＲＣＵＩＴ”という題目に各々開示されており、レファレンスに含まれる。
【０００４】
よく知られた位相分周回路は、一対のクロック信号を発生するように構成された二つの信号経路（又は信号伝達経路）を有する。二つの信号経路の内の一つは、奇数個のインバーターから構成され、他の一つの信号経路は、偶数個のインバーターから構成される。一つのクロック信号が位相分周回路の各信号経路に同時に印加される。例えば、図１に示されたように、第１信号経路は、２個のインバーター（ＩＮＶ１、ＩＮＶ２）から構成され、入力信号ＩＮと同一な位相を有する第１出力信号ＯＵＴを出力する。第２信号経路は、３個のインバーター（ＩＮＶ３、ＩＮＶ４、ＩＮＶ５）から構成され、入力信号ＩＮと１８０°の位相差を有する第２出力信号ＯＵＴＮを出力する。各信号経路を構成するインバーター各々は、この分野によく知られた方式に連結されたＰＭＯＳトランジスタとＮＭＯＳトランジスタとから構成される。
【０００５】
【発明が解決しようとする課題】
図１に示された位相分周回路の場合、回路構成が簡単なのでレイアウト面積と電力消耗（ｐｏｗｅｒ ｃｏｎｓｕｍｐｔｉｏｎ）が少ないという長所がある。反面に、図１の位相分周回路は、出力信号を伝送するための信号ラインの寄生負荷（ｐａｒａｓｉｔｉｃ ｌｏａｄ）（図１で、抵抗成分及びキャパシタンス成分に表記される）によるノイズ又は工程、電圧及び温度変化（Ｐｒｏｃｅｓｓ、Ｖｏｌｔａｇｅ ａｎｄ Ｔｅｍｐｅｒａｔｕｒｅ ｖａｒｉａｔｉｏｎ）（以後、“ＰＶＴ変化”という）によるノイズに影響を受けやすい。より詳しくは、ＰＶＴ条件が変化されることにより位相分周回路の構成素子のプルアップ及びプルダウン特性が変化され、その結果、位相分周回路の出力信号（ＯＵＴ、ＯＵＴＮ）のデューティサイクル又は出力信号（ＯＵＴ、ＯＵＴＮ）の間のスキューが変化するることがある。又、寄生負荷が変化されることにより位相分周回路の出力信号（ＯＵＴ、ＯＵＴＮ）のデューティサイクル又は出力信号（ＯＵＴ、ＯＵＴＮ）の間のスキューが変化することがある。図１に示された位相分周回路の場合、出力信号（ＯＵＴ、ＯＵＴＮ）のデューティサイクル／スキューが変化する時、出力信号が変化したデューティサイクル／スキューを所望の値に補正することができない。
【０００６】
本発明の目的は、寄生負荷及びＰＶＴ条件の変化に対して安定されたデューティサイクルを確保することができる位相分周回路を提供することである。
【０００７】
本発明の他の目的は、寄生負荷とＰＶＴ条件の変化によるデューティサイクルの変化とスキューノイズとを抑制することができる位相分周回路を提供することである。
【０００８】
本発明の又他の目的は、出力情報を用いてデューティサイクル及びスキューを補正することができる位相分周回路を提供することである。
【０００９】
本発明のさらに他の目的は、入力信号のデューティサイクルが変化されても安定されたデューティサイクルを確保することができる位相分周回路を提供することである。
【００１０】
【課題を解決するための手段】
前述した諸般目的を達成するための本発明の特徴によると、位相分周回路は、第１及び第２信号伝達経路とデューティ補正回路とを含む。第１信号伝達経路は、入力信号を受けて第１出力信号を出力し、第２信号伝達経路は、入力信号を受けて第１出力信号の反転位相を有する第２出力信号を出力する。デューティ補正回路は、第１及び第２出力信号に応答して動作する。デューティ補正回路は、入力信号のデューティサイクル又は第１及び第２出力信号各々のデューティサイクルが１／２デューティサイクル（プルダウンからプルアップ又はプルアップからプルダウンまでの時間遅延が全体信号周期の１／２）を外れる時第１及び第２出力信号各々が１／２デューティサイクルを有するように、第１及び第２出力信号に応答して、逆の方向に第１及び第２信号伝達経路のプルアップ及びプルダウン速度を制御する。
【００１１】
この実施形態において、第１信号伝達経路は、入力信号と第１出力信号との間に直列連結された第１及び第２インバーターを含み、第２信号伝達経路は、入力信号と第２出力信号との間に直列連結された第３乃至第５インバーターを含む。
【００１２】
この実施形態において、デューティ補正回路は、第１及び第２出力信号に応答して制御ノードを充電するか或いは放電し、第１インバーターのプルアップ及びプルダウン速度は、制御ノードの電位により調整され、第４インバーターのプルアップ及びプルダウン速度は制御ノードの反転位相により調整される。
【００１３】
この実施形態において、デューティ補正回路は、制御ノードの電位が以前に比べて相対的に低くなる時第１インバーターのプルアップ速度を増加方向にそして第１インバーターのプルダウン速度を減少方向に調整し、そしてデューティ補正回路は、制御ノードの反転電位が以前に比べて相対的に増加する時第４インバーターのプルアップ速度を減少方向にそして第４インバーターのプルダウン速度を増加方向に調整する。
【００１４】
この実施形態において、第１及び第４インバーターは、スタックインバーターを含み、スタックインバーターは制御ノードの電位により制御される第１プルアップ及びプルダウントランジスタと対応するインバーターの入力信号により制御される第２プルアップ及びプルダウントランジスタを有する。
【００１５】
この実施形態において、制御ノードの電位が相対的に低くなり、入力信号がローレベルからハイレベルへ遷移する時、第１インバーターから出力される出力信号のハイ−ロー遷移は相対的に遅くなり、そして制御ノードの電位が相対的に低くなり、入力信号がハイレベルからローレベルへ遷移する時、第１インバーターから出力される出力信号のロー−ハイ遷移は相対的に早くなる。
【００１６】
この実施形態において、制御ノードの反転電位が相対的に増加し、入力信号がハイレベルからローレベルへ遷移する時、第４インバーターから出力される出力信号のロー−ハイ遷移は相対的に遅くなり、そして制御ノードの反転電位が相対的に増加し、入力信号がローレベルからハイレベルへ遷移する時、第４インバーターから出力される出力信号のハイ−ロー遷移は相対的に早くなる。
【００１７】
この実施形態において、デューティ補正回路は、第１出力信号に応答して制御ノードを充電するプルアップトランジスタと、第２出力信号の反転信号に応答して制御ノードを放電するプルダウントランジスタと、制御ノードと接地電圧との間に連結されるフィードバックキャパシタと、そして制御ノードの電位を反転させて制御ノードの反転電位を出力する反転回路とを含む。
【００１８】
本発明の他の特徴によると、位相分周回路は、入力信号を反転させる第１スタックインバーターと、第１スタックインバーターの出力信号を反転させて第１出力信号を出力する第１インバーターと、入力信号を反転させる第２インバーターと、第２インバーターの出力信号を反転させる第２スタックインバーターと、第２スタックインバーターの出力信号を反転させて第２出力信号を出力する第３インバーターと、第１及び第２出力信号に応答して第１及び第２スタックインバーターを制御するデューティ補正回路とを含む。デューティ補正回路は、入力信号のデューティサイクル又は第１及び第２出力信号各々のデューティサイクルが１／２デューティサイクルを外れる時、第１及び第２出力信号各々が１／２デューティサイクルを有するように、第１及び第２出力信号に応答して、逆の方向に第１及び第２スタックインバーターのプルアップ及びプルダウン速度を制御する。
【００１９】
本発明の又他の特徴によると、位相分周回路は、入力信号を反転させる第１スタックインバーターと、第１スタックインバーターの出力信号を反転させて第１出力信号を出力する第１インバーターと、入力信号を反転させる第２スタックインバーターと、第２スタックインバーターの出力信号を反転させる第２インバーターと、第２インバーターの出力信号を反転させて第２出力信号を出力する第３インバーターと、第１及び第２出力信号に応答して第１及び第２スタックインバーターを制御するデューティ補正回路とを含む。デューティ補正回路は、入力信号のデューティサイクル又は第１及び第２出力信号各々のデューティサイクルが１／２デューティサイクルを外れる時、第１及び第２出力信号各々が１／２デューティサイクルを有するように、第１及び第２出力信号に応答して第１及び第２スタックインバーターのプルアップ及びプルダウン速度を制御する。
【００２０】
本発明のさらに他の特徴によると、位相分周回路は、入力信号を反転させる第１スタックインバーターと、第１スタックインバーターの出力信号を反転させて第１出力信号を出力する第１インバーターと、入力信号を反転させる第２インバーターと、第２インバーターの出力信号を反転させる第２スタックインバーターと、第２スタックインバーターの出力信号を反転させて第２出力信号を出力する第３インバーターと、第１及び第２出力信号のうちいずれか一つに応答して第１及び第２スタックインバーターを制御するデューティ補正回路とを含む。デューティ補正回路は、入力信号のデューティサイクル又は第１及び第２出力信号各々のデューティサイクルが１／２デューティサイクルを外れる時、第１及び第２出力信号各々が１／２デューティサイクルを有するように、第１及び第２出力信号に応答して、逆の方向に第１及び第２スタックインバーターのプルアップ及びプルダウン速度を制御する。
【００２１】
本発明のさらに他の特徴によると、位相分周回路は、入力信号を反転させる第１スタックインバーターと、第１スタックインバーターの出力信号を反転させて第１出力信号を出力する第１インバーターと、入力信号を反転させる第２スタックインバーターと、第２スタックインバーターの出力信号を反転させる第２インバーターと、第２インバーターの出力信号を反転させて第２出力信号を出力する第３インバーターと、第１及び第２出力信号のうちいずれか一つに応答して第１及び第２スタックインバーターを制御するデューティ補正回路とを含む。デューティ補正回路は、入力信号のデューティサイクル又は第１及び第２出力信号各々のデューティサイクルが１／２デューティサイクルを外れる時、第１及び第２出力信号各々が１／２デューティサイクルを有するように、第１及び第２出力信号に応答して第１及び第２スタックインバーターのプルアップ及びプルダウン速度を制御する。
【００２２】
【発明の実施の形態】
以下、本発明の望ましい実施形態が参照図面に基づいて詳細に説明される。
【００２３】
図２は、本発明の第１実施形態による位相分周回路を示す回路図である。図２を参照すると、本発明の位相分周回路１００は第１信号伝達経路（ｆｉｒｓｔ ｓｉｇｎａｌ ｔｒａｎｓｆｅｒ ｐａｔｈ）、第２信号伝達経路（ｓｅｃｏｎｄ ｓｉｇｎａｌ ｔｒａｎｓｆｅｒ ｐａｔｈ）、そしてデューティ調整回路（ｄｕｔｙ ｃｏｒｒｅｃｔｉｎｇ ｃｉｒｃｕｉｔ）１１０を含む。第１信号伝達経路は、入力信号ＩＮを受けて第１出力信号ＯＵＴを出力し、第２信号伝達経路は、入力信号ＩＮを受けて第２出力信号ＯＵＴＮを出力する。第１信号伝達経路は、入力信号ＩＮと第１出力信号ＯＵＴとの間に直列連結されるインバーターＩＮＶ１０、ＩＮＶ１１を含み、第２信号伝達経路は、入力信号ＩＮと第２出力信号ＯＵＴＮとの間に直列連結されるインバーターＩＮＶ１２、ＩＮＶ１３、ＩＮＶ１４を含む。
【００２４】
本発明の第１実施形態において、第１信号伝達経路のインバーターＩＮＶ１０はスタックインバーター（ｓｔａｃｋ ｉｎｖｅｒｔｅｒ）から構成され、第１信号伝達経路のインバーターＩＮＶ１１は、よく知られた方式に連結されたＰＭＯＳトランジスタとＮＭＯＳトランジスタとから構成される。インバーターＩＮＶ１０は、２個のプルアップトランジスタ又はＰＭＯＳトランジスタＭＰ１０、ＭＰ１１と２個のプルダウントランジスタ又はＮＭＯＳトランジスタＭＮ１０、ＭＮ１１から構成される。ＰＭＯＳトランジスタＭＰ１０、ＭＰ１１は、電源電圧ＶＣＣと出力端子Ｂとの間に直列連結され、ＮＭＯＳトランジスタＭＮ１０、ＭＮ１１は、出力端子Ｂと接地電圧ＧＮＤとの間に直列連結される。ＰＭＯＳ及びＮＭＯＳトランジスタＭＰ１０、ＭＮ１１は、デューティ調整回路１１０の制御ノードＡに共通に連結され、ＰＭＯＳ及びＮＭＯＳトランジスタＭＰ１１、ＭＮ１０は、入力信号ＩＮを共通に受けるように連結されている。第２信号伝達経路のインバーターＩＮＶ１３は、スタックインバーターから構成され、第２信号伝達経路のインバーターＩＮＶ１２、ＩＮＶ１４各々はよく知られた方式に連結されたＰＭＯＳトランジスタとＮＭＯＳトランジスタとから構成される。インバーターＩＮＶ１３は、２個のプルアップトランジスタ又はＰＭＯＳトランジスタＭＰ１２、ＭＰ１３と２個のプルダウントランジスタ又はＮＭＯＳトランジスタＭＮ１２、ＭＮ１３から構成される。ＰＭＯＳトランジスタＭＰ１２、ＭＰ１３は、電源電圧ＶＣＣと出力端子Ｄとの間に直列連結され、ＮＭＯＳトランジスタＭＮ１２、ＭＮ１３は、出力端子Ｄと接地電圧ＧＮＤとの間に直列連結される。ＰＭＯＳ及びＮＭＯＳトランジスタＭＰ１２、ＭＮ１３は、デューティ調整回路１１０の制御ノードＥに共通に連結され、ＰＭＯＳ及びＮＭＯＳトランジスタＭＰ１３、ＭＮ１２は入力信号Ｃを共通に受けるように連結されている。
【００２５】
続けて、図２を参照すると、デューティ調整回路１１０は、第１及び第２出力信号ＯＵＴ、ＯＵＴＮに応答して第１及び第２信号伝達経路のスタックインバーターＩＮＶ１０、ＩＮＶ１３のプルアップ及びプルダウン速度（又は上昇及び下降傾き）を制御する。本発明の場合、入力信号ＩＮのデューティサイクルが５０％デューティサイクルを外れる時そして出力信号ＯＵＴ、ＯＵＴＮのデューティサイクルが５０％デューティサイクルを外れる時、出力信号の変化したデューティサイクルは５０％デューティサイクルになるようにデューティ調整回路１１０により自動的に調節される。これは詳細に後述されることである。
【００２６】
デューティ調整回路１１０はプルアップ又は、ＰＭＯＳトランジスタＭＰ１４、プルダウン又はＮＭＯＳトランジスタＭＮ１４、インバーターＩＮＶ１５、フィードバックキャパシタＣｆｂ、そして反転回路（ｉｎｖｅｒｔｉｎｇ ｃｉｒｃｕｉｔ）１１１を含む。プルアップトランジスタＭＰ１４は、電源電圧ＶＣＣと制御ノードＡとの間に連結され、第１出力信号ＯＵＴにより制御される。プルダウントランジスタＭＮ１４は、制御ノードＡと接地電圧ＧＮＤとの間に連結され、インバーターＩＮＶ１５を通じて伝達される第２出力信号ＯＵＴＮにより制御される。フィードバックキャパシタＣｆｂは制御ノードＡと接地電圧ＧＮＤとの間に連結される。反転回路１１１は、図３に示されたように連結された２個の抵抗器Ｒ１、Ｒ２と一つの演算増幅器（ｏｐｅｒａｔｉｏｎａｌ ａｍｐｌｉｆｉｅｒ）（ＯＰ ＡＭＰ）から構成される。よく知られたように、反転回路１１１は、制御ノードＡの電位を反転させて反転された電位をそのまま制御ノードＥへ伝達する。結果的に、制御ノードＡ、Ｅでは対称的な電圧波形が得られる（図４及び図６参照）。
【００２７】
図４は、入力信号のデューティサイクルが変化される時、出力信号のデューティサイクルが調整される過程を説明するための動作タイミング図である。本発明による位相分周回路の動作が参照図面に基づいて詳細に後述される。
【００２８】
本発明による位相分周回路の動作を説明する前に、基本的に制御ノードの電位が以前に比べて相対的に低くなるとプルアップ動作は相対的に早くなり、プルダウン動作は相対的に遅くなる。例えば、制御ノードＡの電位が以前に比べて相対的に低くなると、スタックインバーターＩＮＶ１０のプルアップ速度（又はプルアップ動作／上昇傾き）は、相対的に早くなる反面、スタックインバーターＩＮＶ１０のプルダウン速度（又はプルダウン動作／下降傾き）は相対的に遅くなる。又、制御ノードの電位が以前に比べて相対的に高くなると、プルアップ動作は相対的に遅くなり、プルダウン動作は相対的に早くなる。例えば、制御ノードＥの電位が以前に比べて相対的に高くなると、スタックインバーターＩＮＶ１３のプルアップ速度は相対的に遅くなり、スタックインバーターＩＮＶ１３のプルダウン速度は相対的に早くなる。こうした基本的な原理によると、出力信号のデューティサイクルが変化しても、出力信号の変化したデューティサイクルは、デューティ補正回路１１０を通じて５０％のデューティサイクルに収斂されることである。
【００２９】
先ず、５０％のデューティサイクルを外れた入力信号ＩＮが位相分周回路１００に印加される場合、図４に示したように、出力信号ＯＵＴ、ＯＵＴＮのデューティサイクルも、やはり５０％のデューティサイクルから外れる。第１出力信号ＯＵＴがローレベルであり、第２出力信号ＯＵＴＮがハイレベルである時、ＰＭＯＳトランジスタＭＰ１４はターンオンされ、ＮＭＯＳトランジスタＭＮ１４はターンオフされる。ＰＭＯＳトランジスタＭＰ１４を通じて供給される電荷は、フィードバックキャパシタＣｆｂに充電される。その後、第１出力信号ＯＵＴがハイレベルであり、第２出力信号ＯＵＴＮがローレベルである時、ＰＭＯＳトランジスタＭＰ１４はターンオフされ、ＮＭＯＳトランジスタＭＮ１４はターンオンされる。これにより、フィードバックキャパシタＣｆｂに蓄積された電荷がＮＭＯＳトランジスタＭＮ１４を通じて放電される。即ち、制御ノードＡの電位は、図４に示されたように漸次的に低くなる。これと同時に、制御ノードＥの電位は、図４に示されたように漸次的に増加する。
【００３０】
制御ノードＡの電位が相対的に低くなった状態で、入力信号ＩＮがハイレベルからローレベルへ遷移する時、内部ノードＢでのロー−ハイ遷移（ｌｏｗ−ｔｏ−ｈｉｇｈ ｔｒａｎｓｉｔｉｏｎ）は相対的に早く成される。即ち、スタックインバーターＩＮＶ１０の出力信号Ｂの上昇傾き又はプルアップ速度は、相対的に早くなる。これはインバーターＩＮＶ１１のトリップ点（ｔｒｉｐ ｐｏｉｎｔ）が前面に引かれることを意味する。これと同時に、制御ノードＥの電位が相対的に高くなった状態で、入力信号ＩＮがハイレベルからローレベルへ遷移する時（又はインバーターＩＮＶ１２の出力信号Ｃがローレベルからハイレベルへ遷移する時）、内部ノードＤでのハイ−ロー遷移（ｈｉｇｈ−ｔｏ−ｌｏｗ−ｔｒａｎｓｉｔｉｏｎ）は相対的に早くなる。これはインバーターＩＮＶ１４のトリップ点が前面に引かれることを意味する。
【００３１】
再び、第１出力信号ＯＵＴがローレベルになり、第２出力信号ＯＵＴＮがハイレベルになる時、ＰＭＯＳトランジスタＭＰ１４はターンオンされ、ＮＭＯＳトランジスタＭＮ１４はターンオフされる。これはＰＯＭＳトランジスタＭＰ１４を通じて供給される電荷がフィードバックキャパシタＣｆｂに蓄積される。この際、フィードバックキャパシタＣｆｂに蓄積される電荷量は以前のサイクルに比べて少ない。制御ノードＡの電位が相対的に低くなった状態で、入力信号ＩＮがローレベルからハイレベルへ遷移する時、内部ノードＢでのハイ−ロー遷移は相対的に遅く成される。即ち、スタックインバーターＩＮＶ１０の出力信号Ｂの上昇傾き又はプルアップ速度は相対的に遅くなる。これはインバーターＩＮＶ１１のトリップ点が後に押されることを意味する。これと同時に制御ノードＥの電位が相対的に高くなった状態で、入力信号ＩＮがローレベルからハイレベルへ遷移する時（又インバーターＩＮＶ１２の出力信号Ｃがハイレベルからローレベルへ遷移する時）、内部ノードＤでのロー−ハイ遷移は相対的に遅く成される。これはインバーターＩＮＶ１４のトリップ点が後に押されることを意味する。
【００３２】
前述した過程が反復して遂行されることにより、スタックインバーターＩＮＶ１０から出力されるＢ信号の上昇遷移時間（又はプルアップ速度）が、図４に示されたように、漸次的に短くなる（又は早くなる）（ｈ＞ｉ＞ｊ＝ｋ）。これは第１出力信号ＯＵＴのハイ−ロー遷移が早くなる。即ち、第１出力信号ＯＵＴのハイ区間ｔ１＞ｔ２＞ｔ３＝ｔ４が漸次、減少する。そして、スタックインバーターＩＮＶ１０から出力されるＢ信号の下降遷移時間（又はプルダウン速度）が漸次、長くなる（又は遅くなる）（ａ＜ｂ＜ｃ＝ｄ）。これにより第１出力信号ＯＵＴのロー−ハイ遷移が遅くなる。即ち、第１出力信号ＯＵＴのロー区間（ｔ５＞ｔ６＞ｔ７＝ｔ８）が漸次、増加する。これと反対に、図４に示されたように、スタックインバーターＩＮＶ１３から出力されるＤ信号の上昇遷移時間（又はプルアップ速度）が漸次、長くなる（又は遅くなる）。これにより第２出力信号ＯＵＴＮのハイ−ロー遷移が遅くなる。即ち、第２出力信号ＯＵＴＮのハイ区間（ｔ５ｔ＜ｔ６＜ｔ７＝ｔ８）が漸次、増加される。そして、スタックインバーターＩＮＶ１３から出力されるＤ信号の下降遷移時間（又はプルダウン速度）が漸次。短くなる（又は早くなる）。これにより第２出力信号ＯＵＴＮのロー−ハイ遷移が早くなる。即ち、第２出力信号ＯＵＴＮのロー区間（ｔ１＞ｔ２＞ｔ３＝ｔ４）が漸次的に減少する。
【００３３】
結論的に、入力信号ＩＮのデューティサイクルが５０％のデューティサイクルから外れても、出力信号ＯＵＴ、ＯＵＴＮのデューティサイクルはデューティ補正回路１１０を通じて殆ど５０％のデューティサイクルに収斂される。
【００３４】
図５及び図６は、図２に示された位相分周回路のＰＶＴ変化によるデューティサイクル及びスキュー変化を示す図面である。図５及び図６で、“ｆｆ”、“ｔｔ”、“ｓｓ”、“ｆｓ”、そして“ｓｆ”は他の工程条件を各々示す。即ち、“ｆｆ”は、高速ＮＭＯＳトランジスタ（ｆａｓｔ ＮＭＯＳ ｔｒａｎｓｉｓｔｏｒ）と高速ＰＭＯＳトランジスタの工程条件を意味し、“ｔｔ”は、標準ＮＭＯＳトランジスタ（ｔｙｐｉｃａｌ ＮＭＯＳ ｔｒａｎｓｉｓｔｏｒ）と標準ＰＭＯＳトランジスタの工程条件を意味する。“ｓｓ”は、低速ＮＭＯＳトランジスタ（ｓｌｏｗ ＮＭＯＳ ｔｒａｎｓｉｓｔｏｒ）と低速ＰＭＯＳトランジスタの工程条件を示し、“ｆｓ”は、高速ＮＭＯＳトランジスタと低速ＰＭＯＳトランジスタの工程条件を示す。“ｓｆ”は、低速ＮＭＯＳトランジスタと高速ＰＭＯＳトランジスタの工程条件を示す。“Ｖｄｄ ｍａｘ”は、約２．６２６Ｖであり、“Ｖｄｄ ｎｏｍ”は、約２．５Ｖであり、“Ｖｄｄ ｍｉｎ”は、約２．２５Ｖである。“ｔｅｍｐ ｍｉｎ”は、０°を示し、“ｔｅｍｐ ｎｏｍ”は、約５５°を示し、“ｔｅｍｐ ｍａｘ”は、約１１０°を示す。
【００３５】
図５で、“ＯＵＴ／ＯＵＴＮ ｄｕｔｙ”は、各出力信号のデューティサイクルを示す。図５で分かるように、本発明による位相分周回路の出力信号は、従来技術による位相分周回路の出力信号と比較して見る時、各ＰＶＴ条件で向上されたデューティサイクルを有する。本発明の場合、デューティサイクルの変化は、約５０％以上減少する。特に、デューティ変化が酷い非対称工程（例えば、高速ＰＭＯＳトランジスタと低速ＮＭＯＳトランジスタの場合又は低速ＰＭＯＳトランジスタと高速ＮＭＯＳトランジスタの場合）の場合、本発明による位相分周回路は、非常に効率的にデューティサイクルを制御する。それに、位相分周回路の出力信号を伝送するための信号ラインが長くなることによりＰＶＴノイズによりデューティ変化を制御しにくい場合、さらに効率的にデューティサイクルを制御することができる。
【００３６】
図６で、“ｆ ｓｋｅｗ”は、出力信号の間の下降スキュー（ｆａｌｌｉｎｇｓｋｅｗ）を示し、“ｒ ｓｋｅｗ”は、出力信号の間の上昇スキュー（ｒｉｓｉｎｇ ｓｋｅｗ）を示す。図６で分かるように、本発明による位相分周回路の場合、出力信号の間のスキューは、従来技術と比較して見る時５０％以上減少する。それに、本発明による位相分周回路の場合、多様なＰＶＴ条件で５０％以上均一に減少する。こうした特性は出力信号を伝送するための信号ラインが長いか或いは短い場合スキューが効率的に制御されることを示す。ここで、本発明によるデューティ補正回路１１０がスキュー補正回路として使用されることができるのはこの分野の通常的な知識を習得した者には、自明である。
【００３７】
図７は、出力信号のデューティサイクルが変化する時、出力信号のデューティサイクルが調整される過程を説明するための動作タイミング図である。入力信号ＩＮのデューティサイクルは、５０％のデューティサイクルを維持する反面、出力信号ＯＵＴ、ＯＵＴＮのデューティサイクルがＰＶＴ変化又は信号ラインの寄生負荷により５０％のデューティサイクルを外れることがある。こうした問題は、やはり入力信号ＩＮのデューティサイクルが補正されることと実質的に同様に解決されることである。デューティ補正回路１１０の制御ノードＡ、Ｅの電位が図４のそれと同様に変化することが図７で分かる。これは入力信号のデューティサイクルが変化するか或いは出力信号のデューティサイクルが変化する時、同一な過程を通じてデューティ補正動作が遂行されることを意味する。従って、出力信号のデューティサイクルが補正される動作は、説明の重複を避けるため省略する。
【００３８】
図８乃至図１０は、図２に示された位相分周回路の変形例を示す回路図である。図８乃至図１０において、図２の構成要素と同一な機能を遂行する構成要素は、同一な参照番号に表記される。
【００３９】
先ず、図８を参照すると、位相分周回路１００は、第２出力信号ＯＵＴＮに応答してスタックインバーターＩＮＶ１０、ＩＮＶ１３を制御するデューティ補正回路１１０を含む。図８に示されたデューティ補正回路１１０は、単に一つの出力信号を用いてデューティ補正動作を遂行するという点が図２と異なる点である。従って、プルアップトランジスタＭＰ１４は、第１出力信号ＯＵＴの代わりにインバーターＩＮＶ１５の出力信号（即ち、反転バージョン（ｉｎｖｅｒｔｅｄｖｅｒｓｉｏｎ）第２出力信号ＯＵＴＮにより制御される。こうした点を除外すると、図８に示された位相分周回路は、図２に示された位相分周回路と同一に動作するのでそれに対する説明は省略する。
【００４０】
第１及び第２出力信号ＯＵＴ、ＯＵＴＮを全て使用する代わりに一つの出力信号を使用する場合、図９に示されたように、デューティ補正回路１１０は第１出力信号に応答してデューティ補正動作を遂行する。従って、プルダウントランジスタＭＮ１４は、第１出力信号ＯＵＴにより直接制御される。こうした点を除外すると、図９に示された位相分周回路は図２に示された位相分周回路と同一に動作するので、それに対する説明は省略する。
【００４１】
本発明によるデューティ補正回路１１０により、消耗される電流を減らすために、図１０に示されたように、第１制御信号Ｖｐにより制御されるＰＭＯＳトランジスタＭＰ１５が電源電圧ＶＣＣとＰＭＯＳトランジスタＭＰ１４との間に追加された。また、第２制御信号Ｖｎにより制御されるＮＭＯＳトランジスタＭＮ１５がＮＭＯＳトランジスタＭＮ１４と接地電圧ＧＮＤとの間に追加された。第１及び第２制御信号Ｖｐ、Ｖｎは相補的であり、選択的に活性化される。ＰＭＯＳ及びＮＭＯＳトランジスタＭＰ１５、ＭＮ１５を使用することは、位相分周回路１００が使用されない時に生ずることがあるデューティ補正回路１１０の電流消費を減らすためである。こうした点を除外すると、図１０に示された位相分周回路は図２に示された位相分周回路と同一に動作するので、それに対する説明は省略する。
【００４２】
図１１は、本発明の第２実施形態による位相分周回路を示す回路図である。図１１を参照すると、本発明の位相分周回路２００は、第１信号伝達経路、第２信号伝達回路、そしてデューティ調整回路２１０を含む。第１信号伝達経路は、入力信号ＩＮを受けて第１出力信号ＯＵＴを出力し、第２信号伝達経路は、入力信号ＩＮを受けて第２出力信号ＯＵＴＮを出力する。第１信号伝達経路は、入力信号ＩＮと第１出力信号ＯＵＴとの間に直列連結されるインバーターＩＮＶ２０、ＩＮＶ２１を含み、第２信号伝達経路は、入力信号ＩＮと第２出力信号ＯＵＴＮとの間に直列連結されるインバーターＩＮＶ２２、ＩＮＶ２３、ＩＮＶ２４を含む。
【００４３】
本発明の第２実施形態において、第１信号伝達経路のインバーターＩＮＶ２０は、スタックインバーター（ｓｔａｃｋ ｉｎｖｅｒｔｅｒ）から構成され、第１信号伝達経路のインバーターＩＮＶ２１は、よく知られた方式に連結されたＰＭＯＳトランジスタとＮＭＯＳトランジスタとから構成される。インバーターＩＮＶ２０は、２個のプルアップトランジスタ又はＰＭＯＳトランジスタＭＰ２０、ＭＰ２１と２個のプルダウントランジスタ又はＮＭＯＳトランジスタＭＮ２０、ＭＮ２１とから構成される。ＰＭＯＳトランジスタＭＰ２０、ＭＰ２１は、電源電圧ＶＣＣと出力端子Ｂとの間に直列連結され、ＮＭＯＳトランジスタＭＮ２０、ＭＮ２１は、出力端子Ｂと接地電圧ＧＮＤとの間に直列連結される。ＰＭＯＳ及びＮＭＯＳトランジスタＭＰ２０、ＭＮ２１は、デューティ調整回路２１０の制御ノードＡに共通に連結され、ＰＭＯＳ及びＮＭＯＳトランジスタＭＰ２１、ＭＮ２０は、入力信号ＩＮを共通に受けるように連結されている。第２信号伝達経路のインバーターＩＮＶ２２は、スタックインバーターから構成され、第２信号伝達経路のインバーターＩＮＶ２３、ＩＮＶ２４の各々は、よく知られた方式に連結されたＰＭＯＳトランジスタとＮＭＯＳトランジスタとから構成される。インバーターＩＮＶ２２は、２個のプルアップトランジスタ又はＰＭＯＳトランジスタＭＰ２２、ＭＰ２３と２個のプルダウントランジスタ又はＮＭＯＳトランジスタＭＮ２２、ＭＮ２３とから構成される。ＰＭＯＳトランジスタＭＰ２２、ＭＰ２３は、電源電圧ＶＣＣと出力端子Ｃとの間に直列連結され、ＮＭＯＳトランジスタＭＮ２２、ＭＮ２３は出力端子Ｃと接地電圧ＧＮＤとの間に直列連結される。ＰＭＯＳ及びＮＭＯＳトランジスタＭＰ２２、ＭＮ２３は、デューティ調整回路２１０の制御ノードＡに共通に連結され、ＰＭＯＳ及びＮＭＯＳトランジスタＭＰ２３、ＭＮ２２は入力信号ＩＮを共通に受けるように連結されている。
【００４４】
続けて、図１１を参照すると、第２実施形態によるデューティ調整回路２１０は第１及び第２出力信号ＯＵＴ、ＯＵＴＮに応答して第１及び第２信号伝達経路のスタックインバーターＩＮＶ２０、ＩＮＶ２２のプルアップ及びプルダウン速度（又は上昇及び下降傾き）を制御する。本発明の場合、入力信号ＩＮのデューティサイクルが５０％デューティサイクルを外れる時そして出力信号ＯＵＴ、ＯＵＴＮのデューティサイクルが５０％デューティサイクルを外れる時、出力信号の変化したデューティサイクルは、５０％デューティサイクルになるようにデューティ調整回路２１０により自動的に調節される。デューティ調整回路２１０は、プルアップ又はＰＭＯＳトランジスタＭＰ２４、プルダウン又はＮＭＯＳトランジスタＭＮ２４、インバーターＩＮＶ２５、そしてフィードバックキャパシタＣｆｂを含む。プルアップトランジスタＭＰ２４は、電源電圧ＶＣＣと制御ノードＡとの間に連結され、第１出力信号ＯＵＴにより制御される。プルダウントランジスタＭＮ２４は、制御ノードＡと接地電圧ＧＮＤとの間に連結され、インバーターＩＮＶ２５を通じて伝達される第２出力信号ＯＵＴＮにより制御される。フィードバックキャパシタＣｆｂは、制御ノードＡと接地電圧ＧＮＤとの間に連結される。
【００４５】
図１２は、入力信号のデューティサイクルが変化する時、出力信号のデューティサイクルが調整される過程を説明するための動作タイミング図である。本発明の第２実施形態による位相分周回路２００の動作が、参照図面に基づいて詳細に後述される。
【００４６】
本発明による位相分周回路の動作を説明する前に、基本的に、制御ノードの電位が以前に比べて相対的に低くなると、プルアップ動作は相対的に早くなり、プルダウン動作は相対的に遅くなる。例えば、制御ノードＡの電位が以前に比べて相対的に低くなると、スタックインバーターＩＮＶ２０、ＩＮＶ２２各々のプルアップ速度（又はプルアップ動作／上昇傾き）は相対的に早くなる反面、スタックインバーターＩＮＶ２０、ＩＮＶ２２各々のプルダウン速度（又はプルダウン動作／下降傾き）は相対的に遅くなる。こうした基本的な原理を基礎として位相分周回路の動作が後述される。
【００４７】
先ず、５０％のデューティサイクルを外れた入力信号ＩＮが位相分周回路２００に印加される場合、図１２に示されたように、出力信号ＯＵＴ、ＯＵＴＮのデューティサイクルやはり５０％のデューティサイクルで外れる。第１出力信号ＯＵＴがローレベルであり、第２出力信号ＯＵＴＮがハイレベルである時、ＰＭＯＳトランジスタＭＰ２４はターンオンされ、ＮＭＯＳトランジスタＭＮ２４はターンオフされる。ＰＭＯＳトランジスタＭＰ２４を通じて供給される電荷は、フィードバックキャパシタＣｆｂに充電される。その後、第１出力信号ＯＵＴがハイレベルであり、第２出力信号ＯＵＴＮがローレベルである時、ＰＭＯＳトランジスタＭＰ２４はターンオフされ、ＮＭＯＳトランジスタＭＮ１４はターンオンされる。これはフィードバックキャパシタＣｆｂに蓄積された電荷がＮＭＯＳトランジスタＭＮ２４を通じて放電される。即ち、制御ノードＡの電位は、図１２に示したように、漸次、低くなる。
【００４８】
制御ノードＡの電位が相対的に低くなった状態で、入力信号ＩＮがハイレベルからローレベルへ遷移する時、内部ノードＢ、Ｃ各々でのロー−ハイ遷移は相対的に早く成される。即ち、スタックインバーターＩＮＶ２０、ＩＮＶ２２の出力信号Ｂ、Ｃ各々の上昇傾き又はプルアップ速度は相対的に早くなる。これはインバーターＩＮＶ２１、ＩＮＶ２３のトリップ点が前面に引かれることを意味する。再び、第１出力信号ＯＵＴがローレベルになり第２出力信号ＯＵＴＮがハイレベルになる時、ＰＭＯＳトランジスタＭＰ２４はターンオンされ、ＮＭＯＳトランジスタＭＮ２４はターンオフされる。これにより、ＰＭＯＳトランジスタＭＰ２４を通じて供給される電荷がフィードバックキャパシタＣｆｂに蓄積される。この際、フィードバックキャパシタＣｆｂに蓄積される電荷量は以前のサイクルに比べて少ない。制御ノードＡの電位が相対的に低くなった状態で、入力信号ＩＮがローレベルからハイレベルへ遷移する時、内部ノードＢ、Ｃ各々でのハイ−ロー遷移は相対的に遅く成される。即ち、スタックインバーターＩＮＶ２０、ＩＮＶ２２の出力信号Ｂ、Ｃ各々の上昇傾き又はプルアップ速度は相対的に遅くなる。これはインバーターＩＮＶ２１、ＩＮＶ２３のトリップ点が後に押されることを意味する。
【００４９】
前述した過程が反復的に遂行されることにより、スタックインバーターＩＮＶ２０、ＩＮＶ２２から出力されるＢ及びＣ信号の上昇遷移時間（又はプルアップ速度）が、図１２に示されたように、漸次、短くなる（又は早くなる）（ｈ＞ｉ＞ｊ＝ｋ）。これにより、第１出力信号ＯＵＴのハイ−ロー遷移が早くなり、そして第２出力信号ＯＵＴＮのロー−ハイ遷移が早くなる。即ち、第１出力信号ＯＵＴのハイ区間と第２出力信号ＯＵＴＮのロー区間（ｔ１＞ｔ２＞ｔ３＝ｔ４）が漸次、減少される。そして、スタックインバーターＩＮＶ２０、ＩＮＶ２２から出力されるＢ及びＣ信号各々の下降遷移時間（又はプルダウン速度）が漸次、長くなる（又は遅くなる）（ａ＜ｂ＜ｃ＝ｄ）。これにより、第１出力信号ＯＵＴのロー−ハイ遷移が遅くなり、そして第２出力信号ＯＵＴＮのハイ−ロー遷移が遅くなる。即ち、第１出力信号ＯＵＴのロー区間と第２出力信号ＯＵＴＮのハイ区間（ｔ５＞ｔ６＞ｔ７＝ｔ８）が漸次、増加される。結論的に、入力信号ＩＮのデューティサイクルが５０％のデューティサイクルから外れても、出力信号ＯＵＴ、ＯＵＴＮのデューティサイクルはデューティ補正回路２１０を通じて殆ど５０％のデューティサイクルに収斂される。又、前述したように、出力信号ＯＵＴ、ＯＵＴＮの間のスキューが減少される。そうしたわけで、本発明によるデューティ補正回路２１０がスキュー補正回路として使用することができることはこの分野の通常的な知識を習得した者には自明である。
【００５０】
図１３は、出力信号のデューティサイクルが変化される時、出力信号のデューティサイクルが調整される過程を説明するための動作タイミング図である。入力信号ＩＮのデューティサイクルは、５０％のデューティサイクルを維持する反面、出力信号ＯＵＴ、ＯＵＴＮのデューティサイクルがＰＶＴ変化又は信号ラインの寄生負荷により５０％のデューティサイクルを外れることがある。こうした問題は、やはり入力信号ＩＮのデューティサイクルが補正されることと実質的に同様に解決される。デューティ補正回路２１０の制御ノードＡの電位が図１２に示されたのと同様に変化することをが図１３で分かる。これは入力信号のデューティサイクルが変化するか或いは出力信号のデューティサイクルが変化する時、同様の過程を通じてデューティ補正動作が遂行されることを意味する。従って、出力信号のデューティサイクルが補正される動作は、説明の重複を避けるため省略する。
【００５１】
図１４乃至図１６は、図１１に示された位相分周回路の変形例を示す回路図である。図１４乃至図１６において、第１及び第２信号伝達経路を構成する構成要素は、図１１の構成要素と実質的に同一なので同一な参照番号で表記される。
【００５２】
先ず、図１４を参照すると、位相分周回路２００は、第２出力信号ＯＵＴＮに応答してスタックインバーターＩＮＶ２０、ＩＮＶ２２を制御するデューティ補正回路２１０を含む。図１４に示されたデューティ補正回路２１０は、単に一つの出力信号を用いてデューティ補正動作を遂行するという点が図１１と異なる点である。だから、プルアップトランジスタＭＰ２４は、第１出力信号ＯＵＴの代わりにインバーターＩＮＶ２５の出力信号（即ち、第２出力信号ＯＵＴＮの反転バージョン）により制御される。こうした点を除外すると、図１４に示された位相分周回路は図１１に示された位相分周回路と同一に動作するので、それに対する説明は省略する。
【００５３】
第１及び第２出力信号ＯＵＴ、ＯＵＴＮを全て使用する代わりに一つの出力信号を使用する場合、図１５に示されたように、デューティ補正回路２１０は、第１出力信号に応答してデューティ補正動作を遂行する。従って、プルダウントランジスタＭＮ２４は第１出力信号ＯＵＴにより直接制御される。こうした点を除外すると、図１５に示された位相分周回路は図１１に示された位相分周回路と同一に動作であるので、それに対する説明は省略する。
【００５４】
本発明によるデューティ補正回路２１０により消費される電流を減らすために、図１６に示されたように、第１制御信号Ｖｐにより制御されるＰＭＯＳトランジスタＭＰ２５が電源電圧ＶＣＣとＰＭＯＳトランジスタＭＰ２４との間に追加された。また、第２制御信号Ｖｎにより制御されるＮＭＯＳトランジスタＭＮ２５がＮＭＯＳトランジスタＭＮ２４と接地電圧ＧＮＤとの間に追加された。第１及び第２制御信号Ｖｐ、Ｖｎは相補的であり、選択的に活性化される。ＰＭＯＳ及びＮＭＯＳトランジスタＭＰ２５、ＭＮ２５を使用することは、位相分周回路２００が使用されない時に生ずることがあるデューティ補正回路２１０の電流消費を減らすためである。こうした点を除外すると、図１６に示された位相分周回路は図１１に示された位相分周回路と同一に動作するので、それに対する説明は省略する。
【００５５】
以上、本発明による回路の構成及び動作を前述した説明及び図面により示したが、これは例えば、説明したことに過ぎず、本発明の技術的思想及び範囲を外れない範囲内で多様な変化及び変更が可能なことは勿論である。
【００５６】
【発明の効果】
前述したように、出力信号のデューティサイクル情報を用いて信号伝達経路のプルアップ／プルダウン速度を制御することにより、入力信号のデューティサイクルが変化する時そして出力信号のデューティサイクルが変化する時、出力信号の変化したデューティサイクルは、５０％のデューティサイクルに自動的に調整される。また、出力信号の間のスキューを最小化することができる。
【図面の簡単な説明】
【図１】 従来技術による位相分周回路を示す回路図である。
【図２】 本発明の第１実施形態による位相分周回路を示す回路図である。
【図３】 図２に示された反転回路の望ましい実施形態である。
【図４】 入力信号のデューティサイクルが変化される時出力信号のデューティサイクルが調整される過程を説明するための動作タイミング図である。
【図５】 図２に示された位相分周回路のＰＶＴ変化によるデューティサイクル及びスキュー変化を示す図面である。
【図６】 図２に示された位相分周回路のＰＶＴ変化によるデューティサイクル及びスキュー変化を示す図面である。
【図７】 出力信号のデューティサイクルが変化される時出力信号のデューティサイクルが調整される過程を説明するための動作タイミング図である。
【図８】 図２に示された位相分周回路の変形例を示す回路図である。
【図９】 図２に示された位相分周回路の変形例を示す回路図である。
【図１０】 図２に示された位相分周回路の変形例を示す回路図である。
【図１１】 本発明の第２実施形態による位相分周回路を示す回路図である。
【図１２】 入力信号のデューティサイクルが変化される時出力信号のデューティサイクルが調整される過程を説明するための動作タイミング図である。
【図１３】 出力信号のデューティサイクルが変化される時出力信号のデューティサイクルが調整される過程を説明するための動作タイミング図である。
【図１４】 図１１に示された位相分周回路の変形例を示す回路図である。
【図１５】 図１１に示された位相分周回路の変形例を示す回路図である。
【図１６】 図１１に示された位相分周回路の変形例を示す回路図である。
【符号の説明】
１００，２００…位相分周回路
１１０，２１０…デューティ補正回路
【発明の属する技術分野】
本発明は半導体集積回路に関するものであり、より詳しくはクロック信号のデューティサイクル（ｄｕｔｙ ｃｙｃｌｅ）を効率的に補正することができる位相分周回路に関するものである。
【０００２】
【従来の技術】
よく知られたように、位相分周回路（ｐｈａｓｅ ｓｐｌｉｔｔｅｒ ｃｉｒｃｕｉｔ）は、一つの入力信号（例えば、クロック又はデータ信号）を受けて１８０°の位相差を有する二つの出力信号（例えば、クロック又はデータ信号）を出力する。そうした位相分周回路は多くの分野で使用されてきている。例えば、位相分周回路は、パイプライン（ｐｉｐｅｌｉｎｅ）のスイッチを制御するために、ダブルデータレートシグナルリング（ｄｏｕｂｌｅ ｄａｔａ ｒａｔｅ ｓｉｇｎａｌｉｎｇ）を制御するためにそして伝送ゲート回路（ｔｒａｎｓｍｉｓｓｉｏｎ ｇａｔｅ ｃｉｒｃｕｉｔ）を制御するために使用されてきている。理想的な位相分周回路の出力信号は、各々５０％のデューティサイクル（５０％ ｄｕｔｙ ｃｙｃｌｅ）を有し、理想的な位相分周回路の出力信号の間のスキュー（ｓｋｅｗ）はない。ここで、スキューとは出力信号の間の時間遅延差を示す。
【０００３】
位相分周回路の例がＵ．Ｓ Ｐａｔｅｎｔ Ｎｏ．５、８７４、８４５に“ＮＯＮ−ＯＶＥＲＬＡＰＰＩＮＧ ＣＬＯＣＫ ＰＨＡＳＥ ＳＰＬＩＴＴＥＲ”という題目に、Ｕ．Ｓ Ｐａｔｅｎｔ Ｎｏ．５、９４５、８５７に“ＭＥＴＨＯＤ ＡＮＤ ＡＰＰＡＲＡＴＵＳ ＦＯＲ ＤＵＴＹ−ＣＹＣＬＥ ＣＯＲＲＥＣＴＩＯＮ”という題目に、Ｕ．Ｓ Ｐａｔｅｎｔ Ｎｏ．６、２９２、０４２に“ＰＨＡＳＥ ＳＰＬＩＴＴＥＲ”という題目に、大韓民国特許公開番号第１９９８−０２３０５９号（Ｋｏｒｅａ ｌａｉｄ−ｏｐｅｎ ｐａｔｅｎｔ ｐｕｂｌｉｃａｔｉｏｎ Ｎｏ．１９９８−０２３０５９）に“ＯＤＤ ＮＵＭＢＥＲ ＤＩＶＩＤＥＲ ＣＩＲＣＵＩＴ”という題目に各々開示されており、レファレンスに含まれる。
【０００４】
よく知られた位相分周回路は、一対のクロック信号を発生するように構成された二つの信号経路（又は信号伝達経路）を有する。二つの信号経路の内の一つは、奇数個のインバーターから構成され、他の一つの信号経路は、偶数個のインバーターから構成される。一つのクロック信号が位相分周回路の各信号経路に同時に印加される。例えば、図１に示されたように、第１信号経路は、２個のインバーター（ＩＮＶ１、ＩＮＶ２）から構成され、入力信号ＩＮと同一な位相を有する第１出力信号ＯＵＴを出力する。第２信号経路は、３個のインバーター（ＩＮＶ３、ＩＮＶ４、ＩＮＶ５）から構成され、入力信号ＩＮと１８０°の位相差を有する第２出力信号ＯＵＴＮを出力する。各信号経路を構成するインバーター各々は、この分野によく知られた方式に連結されたＰＭＯＳトランジスタとＮＭＯＳトランジスタとから構成される。
【０００５】
【発明が解決しようとする課題】
図１に示された位相分周回路の場合、回路構成が簡単なのでレイアウト面積と電力消耗（ｐｏｗｅｒ ｃｏｎｓｕｍｐｔｉｏｎ）が少ないという長所がある。反面に、図１の位相分周回路は、出力信号を伝送するための信号ラインの寄生負荷（ｐａｒａｓｉｔｉｃ ｌｏａｄ）（図１で、抵抗成分及びキャパシタンス成分に表記される）によるノイズ又は工程、電圧及び温度変化（Ｐｒｏｃｅｓｓ、Ｖｏｌｔａｇｅ ａｎｄ Ｔｅｍｐｅｒａｔｕｒｅ ｖａｒｉａｔｉｏｎ）（以後、“ＰＶＴ変化”という）によるノイズに影響を受けやすい。より詳しくは、ＰＶＴ条件が変化されることにより位相分周回路の構成素子のプルアップ及びプルダウン特性が変化され、その結果、位相分周回路の出力信号（ＯＵＴ、ＯＵＴＮ）のデューティサイクル又は出力信号（ＯＵＴ、ＯＵＴＮ）の間のスキューが変化するることがある。又、寄生負荷が変化されることにより位相分周回路の出力信号（ＯＵＴ、ＯＵＴＮ）のデューティサイクル又は出力信号（ＯＵＴ、ＯＵＴＮ）の間のスキューが変化することがある。図１に示された位相分周回路の場合、出力信号（ＯＵＴ、ＯＵＴＮ）のデューティサイクル／スキューが変化する時、出力信号が変化したデューティサイクル／スキューを所望の値に補正することができない。
【０００６】
本発明の目的は、寄生負荷及びＰＶＴ条件の変化に対して安定されたデューティサイクルを確保することができる位相分周回路を提供することである。
【０００７】
本発明の他の目的は、寄生負荷とＰＶＴ条件の変化によるデューティサイクルの変化とスキューノイズとを抑制することができる位相分周回路を提供することである。
【０００８】
本発明の又他の目的は、出力情報を用いてデューティサイクル及びスキューを補正することができる位相分周回路を提供することである。
【０００９】
本発明のさらに他の目的は、入力信号のデューティサイクルが変化されても安定されたデューティサイクルを確保することができる位相分周回路を提供することである。
【００１０】
【課題を解決するための手段】
前述した諸般目的を達成するための本発明の特徴によると、位相分周回路は、第１及び第２信号伝達経路とデューティ補正回路とを含む。第１信号伝達経路は、入力信号を受けて第１出力信号を出力し、第２信号伝達経路は、入力信号を受けて第１出力信号の反転位相を有する第２出力信号を出力する。デューティ補正回路は、第１及び第２出力信号に応答して動作する。デューティ補正回路は、入力信号のデューティサイクル又は第１及び第２出力信号各々のデューティサイクルが１／２デューティサイクル（プルダウンからプルアップ又はプルアップからプルダウンまでの時間遅延が全体信号周期の１／２）を外れる時第１及び第２出力信号各々が１／２デューティサイクルを有するように、第１及び第２出力信号に応答して、逆の方向に第１及び第２信号伝達経路のプルアップ及びプルダウン速度を制御する。
【００１１】
この実施形態において、第１信号伝達経路は、入力信号と第１出力信号との間に直列連結された第１及び第２インバーターを含み、第２信号伝達経路は、入力信号と第２出力信号との間に直列連結された第３乃至第５インバーターを含む。
【００１２】
この実施形態において、デューティ補正回路は、第１及び第２出力信号に応答して制御ノードを充電するか或いは放電し、第１インバーターのプルアップ及びプルダウン速度は、制御ノードの電位により調整され、第４インバーターのプルアップ及びプルダウン速度は制御ノードの反転位相により調整される。
【００１３】
この実施形態において、デューティ補正回路は、制御ノードの電位が以前に比べて相対的に低くなる時第１インバーターのプルアップ速度を増加方向にそして第１インバーターのプルダウン速度を減少方向に調整し、そしてデューティ補正回路は、制御ノードの反転電位が以前に比べて相対的に増加する時第４インバーターのプルアップ速度を減少方向にそして第４インバーターのプルダウン速度を増加方向に調整する。
【００１４】
この実施形態において、第１及び第４インバーターは、スタックインバーターを含み、スタックインバーターは制御ノードの電位により制御される第１プルアップ及びプルダウントランジスタと対応するインバーターの入力信号により制御される第２プルアップ及びプルダウントランジスタを有する。
【００１５】
この実施形態において、制御ノードの電位が相対的に低くなり、入力信号がローレベルからハイレベルへ遷移する時、第１インバーターから出力される出力信号のハイ−ロー遷移は相対的に遅くなり、そして制御ノードの電位が相対的に低くなり、入力信号がハイレベルからローレベルへ遷移する時、第１インバーターから出力される出力信号のロー−ハイ遷移は相対的に早くなる。
【００１６】
この実施形態において、制御ノードの反転電位が相対的に増加し、入力信号がハイレベルからローレベルへ遷移する時、第４インバーターから出力される出力信号のロー−ハイ遷移は相対的に遅くなり、そして制御ノードの反転電位が相対的に増加し、入力信号がローレベルからハイレベルへ遷移する時、第４インバーターから出力される出力信号のハイ−ロー遷移は相対的に早くなる。
【００１７】
この実施形態において、デューティ補正回路は、第１出力信号に応答して制御ノードを充電するプルアップトランジスタと、第２出力信号の反転信号に応答して制御ノードを放電するプルダウントランジスタと、制御ノードと接地電圧との間に連結されるフィードバックキャパシタと、そして制御ノードの電位を反転させて制御ノードの反転電位を出力する反転回路とを含む。
【００１８】
本発明の他の特徴によると、位相分周回路は、入力信号を反転させる第１スタックインバーターと、第１スタックインバーターの出力信号を反転させて第１出力信号を出力する第１インバーターと、入力信号を反転させる第２インバーターと、第２インバーターの出力信号を反転させる第２スタックインバーターと、第２スタックインバーターの出力信号を反転させて第２出力信号を出力する第３インバーターと、第１及び第２出力信号に応答して第１及び第２スタックインバーターを制御するデューティ補正回路とを含む。デューティ補正回路は、入力信号のデューティサイクル又は第１及び第２出力信号各々のデューティサイクルが１／２デューティサイクルを外れる時、第１及び第２出力信号各々が１／２デューティサイクルを有するように、第１及び第２出力信号に応答して、逆の方向に第１及び第２スタックインバーターのプルアップ及びプルダウン速度を制御する。
【００１９】
本発明の又他の特徴によると、位相分周回路は、入力信号を反転させる第１スタックインバーターと、第１スタックインバーターの出力信号を反転させて第１出力信号を出力する第１インバーターと、入力信号を反転させる第２スタックインバーターと、第２スタックインバーターの出力信号を反転させる第２インバーターと、第２インバーターの出力信号を反転させて第２出力信号を出力する第３インバーターと、第１及び第２出力信号に応答して第１及び第２スタックインバーターを制御するデューティ補正回路とを含む。デューティ補正回路は、入力信号のデューティサイクル又は第１及び第２出力信号各々のデューティサイクルが１／２デューティサイクルを外れる時、第１及び第２出力信号各々が１／２デューティサイクルを有するように、第１及び第２出力信号に応答して第１及び第２スタックインバーターのプルアップ及びプルダウン速度を制御する。
【００２０】
本発明のさらに他の特徴によると、位相分周回路は、入力信号を反転させる第１スタックインバーターと、第１スタックインバーターの出力信号を反転させて第１出力信号を出力する第１インバーターと、入力信号を反転させる第２インバーターと、第２インバーターの出力信号を反転させる第２スタックインバーターと、第２スタックインバーターの出力信号を反転させて第２出力信号を出力する第３インバーターと、第１及び第２出力信号のうちいずれか一つに応答して第１及び第２スタックインバーターを制御するデューティ補正回路とを含む。デューティ補正回路は、入力信号のデューティサイクル又は第１及び第２出力信号各々のデューティサイクルが１／２デューティサイクルを外れる時、第１及び第２出力信号各々が１／２デューティサイクルを有するように、第１及び第２出力信号に応答して、逆の方向に第１及び第２スタックインバーターのプルアップ及びプルダウン速度を制御する。
【００２１】
本発明のさらに他の特徴によると、位相分周回路は、入力信号を反転させる第１スタックインバーターと、第１スタックインバーターの出力信号を反転させて第１出力信号を出力する第１インバーターと、入力信号を反転させる第２スタックインバーターと、第２スタックインバーターの出力信号を反転させる第２インバーターと、第２インバーターの出力信号を反転させて第２出力信号を出力する第３インバーターと、第１及び第２出力信号のうちいずれか一つに応答して第１及び第２スタックインバーターを制御するデューティ補正回路とを含む。デューティ補正回路は、入力信号のデューティサイクル又は第１及び第２出力信号各々のデューティサイクルが１／２デューティサイクルを外れる時、第１及び第２出力信号各々が１／２デューティサイクルを有するように、第１及び第２出力信号に応答して第１及び第２スタックインバーターのプルアップ及びプルダウン速度を制御する。
【００２２】
【発明の実施の形態】
以下、本発明の望ましい実施形態が参照図面に基づいて詳細に説明される。
【００２３】
図２は、本発明の第１実施形態による位相分周回路を示す回路図である。図２を参照すると、本発明の位相分周回路１００は第１信号伝達経路（ｆｉｒｓｔ ｓｉｇｎａｌ ｔｒａｎｓｆｅｒ ｐａｔｈ）、第２信号伝達経路（ｓｅｃｏｎｄ ｓｉｇｎａｌ ｔｒａｎｓｆｅｒ ｐａｔｈ）、そしてデューティ調整回路（ｄｕｔｙ ｃｏｒｒｅｃｔｉｎｇ ｃｉｒｃｕｉｔ）１１０を含む。第１信号伝達経路は、入力信号ＩＮを受けて第１出力信号ＯＵＴを出力し、第２信号伝達経路は、入力信号ＩＮを受けて第２出力信号ＯＵＴＮを出力する。第１信号伝達経路は、入力信号ＩＮと第１出力信号ＯＵＴとの間に直列連結されるインバーターＩＮＶ１０、ＩＮＶ１１を含み、第２信号伝達経路は、入力信号ＩＮと第２出力信号ＯＵＴＮとの間に直列連結されるインバーターＩＮＶ１２、ＩＮＶ１３、ＩＮＶ１４を含む。
【００２４】
本発明の第１実施形態において、第１信号伝達経路のインバーターＩＮＶ１０はスタックインバーター（ｓｔａｃｋ ｉｎｖｅｒｔｅｒ）から構成され、第１信号伝達経路のインバーターＩＮＶ１１は、よく知られた方式に連結されたＰＭＯＳトランジスタとＮＭＯＳトランジスタとから構成される。インバーターＩＮＶ１０は、２個のプルアップトランジスタ又はＰＭＯＳトランジスタＭＰ１０、ＭＰ１１と２個のプルダウントランジスタ又はＮＭＯＳトランジスタＭＮ１０、ＭＮ１１から構成される。ＰＭＯＳトランジスタＭＰ１０、ＭＰ１１は、電源電圧ＶＣＣと出力端子Ｂとの間に直列連結され、ＮＭＯＳトランジスタＭＮ１０、ＭＮ１１は、出力端子Ｂと接地電圧ＧＮＤとの間に直列連結される。ＰＭＯＳ及びＮＭＯＳトランジスタＭＰ１０、ＭＮ１１は、デューティ調整回路１１０の制御ノードＡに共通に連結され、ＰＭＯＳ及びＮＭＯＳトランジスタＭＰ１１、ＭＮ１０は、入力信号ＩＮを共通に受けるように連結されている。第２信号伝達経路のインバーターＩＮＶ１３は、スタックインバーターから構成され、第２信号伝達経路のインバーターＩＮＶ１２、ＩＮＶ１４各々はよく知られた方式に連結されたＰＭＯＳトランジスタとＮＭＯＳトランジスタとから構成される。インバーターＩＮＶ１３は、２個のプルアップトランジスタ又はＰＭＯＳトランジスタＭＰ１２、ＭＰ１３と２個のプルダウントランジスタ又はＮＭＯＳトランジスタＭＮ１２、ＭＮ１３から構成される。ＰＭＯＳトランジスタＭＰ１２、ＭＰ１３は、電源電圧ＶＣＣと出力端子Ｄとの間に直列連結され、ＮＭＯＳトランジスタＭＮ１２、ＭＮ１３は、出力端子Ｄと接地電圧ＧＮＤとの間に直列連結される。ＰＭＯＳ及びＮＭＯＳトランジスタＭＰ１２、ＭＮ１３は、デューティ調整回路１１０の制御ノードＥに共通に連結され、ＰＭＯＳ及びＮＭＯＳトランジスタＭＰ１３、ＭＮ１２は入力信号Ｃを共通に受けるように連結されている。
【００２５】
続けて、図２を参照すると、デューティ調整回路１１０は、第１及び第２出力信号ＯＵＴ、ＯＵＴＮに応答して第１及び第２信号伝達経路のスタックインバーターＩＮＶ１０、ＩＮＶ１３のプルアップ及びプルダウン速度（又は上昇及び下降傾き）を制御する。本発明の場合、入力信号ＩＮのデューティサイクルが５０％デューティサイクルを外れる時そして出力信号ＯＵＴ、ＯＵＴＮのデューティサイクルが５０％デューティサイクルを外れる時、出力信号の変化したデューティサイクルは５０％デューティサイクルになるようにデューティ調整回路１１０により自動的に調節される。これは詳細に後述されることである。
【００２６】
デューティ調整回路１１０はプルアップ又は、ＰＭＯＳトランジスタＭＰ１４、プルダウン又はＮＭＯＳトランジスタＭＮ１４、インバーターＩＮＶ１５、フィードバックキャパシタＣｆｂ、そして反転回路（ｉｎｖｅｒｔｉｎｇ ｃｉｒｃｕｉｔ）１１１を含む。プルアップトランジスタＭＰ１４は、電源電圧ＶＣＣと制御ノードＡとの間に連結され、第１出力信号ＯＵＴにより制御される。プルダウントランジスタＭＮ１４は、制御ノードＡと接地電圧ＧＮＤとの間に連結され、インバーターＩＮＶ１５を通じて伝達される第２出力信号ＯＵＴＮにより制御される。フィードバックキャパシタＣｆｂは制御ノードＡと接地電圧ＧＮＤとの間に連結される。反転回路１１１は、図３に示されたように連結された２個の抵抗器Ｒ１、Ｒ２と一つの演算増幅器（ｏｐｅｒａｔｉｏｎａｌ ａｍｐｌｉｆｉｅｒ）（ＯＰ ＡＭＰ）から構成される。よく知られたように、反転回路１１１は、制御ノードＡの電位を反転させて反転された電位をそのまま制御ノードＥへ伝達する。結果的に、制御ノードＡ、Ｅでは対称的な電圧波形が得られる（図４及び図６参照）。
【００２７】
図４は、入力信号のデューティサイクルが変化される時、出力信号のデューティサイクルが調整される過程を説明するための動作タイミング図である。本発明による位相分周回路の動作が参照図面に基づいて詳細に後述される。
【００２８】
本発明による位相分周回路の動作を説明する前に、基本的に制御ノードの電位が以前に比べて相対的に低くなるとプルアップ動作は相対的に早くなり、プルダウン動作は相対的に遅くなる。例えば、制御ノードＡの電位が以前に比べて相対的に低くなると、スタックインバーターＩＮＶ１０のプルアップ速度（又はプルアップ動作／上昇傾き）は、相対的に早くなる反面、スタックインバーターＩＮＶ１０のプルダウン速度（又はプルダウン動作／下降傾き）は相対的に遅くなる。又、制御ノードの電位が以前に比べて相対的に高くなると、プルアップ動作は相対的に遅くなり、プルダウン動作は相対的に早くなる。例えば、制御ノードＥの電位が以前に比べて相対的に高くなると、スタックインバーターＩＮＶ１３のプルアップ速度は相対的に遅くなり、スタックインバーターＩＮＶ１３のプルダウン速度は相対的に早くなる。こうした基本的な原理によると、出力信号のデューティサイクルが変化しても、出力信号の変化したデューティサイクルは、デューティ補正回路１１０を通じて５０％のデューティサイクルに収斂されることである。
【００２９】
先ず、５０％のデューティサイクルを外れた入力信号ＩＮが位相分周回路１００に印加される場合、図４に示したように、出力信号ＯＵＴ、ＯＵＴＮのデューティサイクルも、やはり５０％のデューティサイクルから外れる。第１出力信号ＯＵＴがローレベルであり、第２出力信号ＯＵＴＮがハイレベルである時、ＰＭＯＳトランジスタＭＰ１４はターンオンされ、ＮＭＯＳトランジスタＭＮ１４はターンオフされる。ＰＭＯＳトランジスタＭＰ１４を通じて供給される電荷は、フィードバックキャパシタＣｆｂに充電される。その後、第１出力信号ＯＵＴがハイレベルであり、第２出力信号ＯＵＴＮがローレベルである時、ＰＭＯＳトランジスタＭＰ１４はターンオフされ、ＮＭＯＳトランジスタＭＮ１４はターンオンされる。これにより、フィードバックキャパシタＣｆｂに蓄積された電荷がＮＭＯＳトランジスタＭＮ１４を通じて放電される。即ち、制御ノードＡの電位は、図４に示されたように漸次的に低くなる。これと同時に、制御ノードＥの電位は、図４に示されたように漸次的に増加する。
【００３０】
制御ノードＡの電位が相対的に低くなった状態で、入力信号ＩＮがハイレベルからローレベルへ遷移する時、内部ノードＢでのロー−ハイ遷移（ｌｏｗ−ｔｏ−ｈｉｇｈ ｔｒａｎｓｉｔｉｏｎ）は相対的に早く成される。即ち、スタックインバーターＩＮＶ１０の出力信号Ｂの上昇傾き又はプルアップ速度は、相対的に早くなる。これはインバーターＩＮＶ１１のトリップ点（ｔｒｉｐ ｐｏｉｎｔ）が前面に引かれることを意味する。これと同時に、制御ノードＥの電位が相対的に高くなった状態で、入力信号ＩＮがハイレベルからローレベルへ遷移する時（又はインバーターＩＮＶ１２の出力信号Ｃがローレベルからハイレベルへ遷移する時）、内部ノードＤでのハイ−ロー遷移（ｈｉｇｈ−ｔｏ−ｌｏｗ−ｔｒａｎｓｉｔｉｏｎ）は相対的に早くなる。これはインバーターＩＮＶ１４のトリップ点が前面に引かれることを意味する。
【００３１】
再び、第１出力信号ＯＵＴがローレベルになり、第２出力信号ＯＵＴＮがハイレベルになる時、ＰＭＯＳトランジスタＭＰ１４はターンオンされ、ＮＭＯＳトランジスタＭＮ１４はターンオフされる。これはＰＯＭＳトランジスタＭＰ１４を通じて供給される電荷がフィードバックキャパシタＣｆｂに蓄積される。この際、フィードバックキャパシタＣｆｂに蓄積される電荷量は以前のサイクルに比べて少ない。制御ノードＡの電位が相対的に低くなった状態で、入力信号ＩＮがローレベルからハイレベルへ遷移する時、内部ノードＢでのハイ−ロー遷移は相対的に遅く成される。即ち、スタックインバーターＩＮＶ１０の出力信号Ｂの上昇傾き又はプルアップ速度は相対的に遅くなる。これはインバーターＩＮＶ１１のトリップ点が後に押されることを意味する。これと同時に制御ノードＥの電位が相対的に高くなった状態で、入力信号ＩＮがローレベルからハイレベルへ遷移する時（又インバーターＩＮＶ１２の出力信号Ｃがハイレベルからローレベルへ遷移する時）、内部ノードＤでのロー−ハイ遷移は相対的に遅く成される。これはインバーターＩＮＶ１４のトリップ点が後に押されることを意味する。
【００３２】
前述した過程が反復して遂行されることにより、スタックインバーターＩＮＶ１０から出力されるＢ信号の上昇遷移時間（又はプルアップ速度）が、図４に示されたように、漸次的に短くなる（又は早くなる）（ｈ＞ｉ＞ｊ＝ｋ）。これは第１出力信号ＯＵＴのハイ−ロー遷移が早くなる。即ち、第１出力信号ＯＵＴのハイ区間ｔ１＞ｔ２＞ｔ３＝ｔ４が漸次、減少する。そして、スタックインバーターＩＮＶ１０から出力されるＢ信号の下降遷移時間（又はプルダウン速度）が漸次、長くなる（又は遅くなる）（ａ＜ｂ＜ｃ＝ｄ）。これにより第１出力信号ＯＵＴのロー−ハイ遷移が遅くなる。即ち、第１出力信号ＯＵＴのロー区間（ｔ５＞ｔ６＞ｔ７＝ｔ８）が漸次、増加する。これと反対に、図４に示されたように、スタックインバーターＩＮＶ１３から出力されるＤ信号の上昇遷移時間（又はプルアップ速度）が漸次、長くなる（又は遅くなる）。これにより第２出力信号ＯＵＴＮのハイ−ロー遷移が遅くなる。即ち、第２出力信号ＯＵＴＮのハイ区間（ｔ５ｔ＜ｔ６＜ｔ７＝ｔ８）が漸次、増加される。そして、スタックインバーターＩＮＶ１３から出力されるＤ信号の下降遷移時間（又はプルダウン速度）が漸次。短くなる（又は早くなる）。これにより第２出力信号ＯＵＴＮのロー−ハイ遷移が早くなる。即ち、第２出力信号ＯＵＴＮのロー区間（ｔ１＞ｔ２＞ｔ３＝ｔ４）が漸次的に減少する。
【００３３】
結論的に、入力信号ＩＮのデューティサイクルが５０％のデューティサイクルから外れても、出力信号ＯＵＴ、ＯＵＴＮのデューティサイクルはデューティ補正回路１１０を通じて殆ど５０％のデューティサイクルに収斂される。
【００３４】
図５及び図６は、図２に示された位相分周回路のＰＶＴ変化によるデューティサイクル及びスキュー変化を示す図面である。図５及び図６で、“ｆｆ”、“ｔｔ”、“ｓｓ”、“ｆｓ”、そして“ｓｆ”は他の工程条件を各々示す。即ち、“ｆｆ”は、高速ＮＭＯＳトランジスタ（ｆａｓｔ ＮＭＯＳ ｔｒａｎｓｉｓｔｏｒ）と高速ＰＭＯＳトランジスタの工程条件を意味し、“ｔｔ”は、標準ＮＭＯＳトランジスタ（ｔｙｐｉｃａｌ ＮＭＯＳ ｔｒａｎｓｉｓｔｏｒ）と標準ＰＭＯＳトランジスタの工程条件を意味する。“ｓｓ”は、低速ＮＭＯＳトランジスタ（ｓｌｏｗ ＮＭＯＳ ｔｒａｎｓｉｓｔｏｒ）と低速ＰＭＯＳトランジスタの工程条件を示し、“ｆｓ”は、高速ＮＭＯＳトランジスタと低速ＰＭＯＳトランジスタの工程条件を示す。“ｓｆ”は、低速ＮＭＯＳトランジスタと高速ＰＭＯＳトランジスタの工程条件を示す。“Ｖｄｄ ｍａｘ”は、約２．６２６Ｖであり、“Ｖｄｄ ｎｏｍ”は、約２．５Ｖであり、“Ｖｄｄ ｍｉｎ”は、約２．２５Ｖである。“ｔｅｍｐ ｍｉｎ”は、０°を示し、“ｔｅｍｐ ｎｏｍ”は、約５５°を示し、“ｔｅｍｐ ｍａｘ”は、約１１０°を示す。
【００３５】
図５で、“ＯＵＴ／ＯＵＴＮ ｄｕｔｙ”は、各出力信号のデューティサイクルを示す。図５で分かるように、本発明による位相分周回路の出力信号は、従来技術による位相分周回路の出力信号と比較して見る時、各ＰＶＴ条件で向上されたデューティサイクルを有する。本発明の場合、デューティサイクルの変化は、約５０％以上減少する。特に、デューティ変化が酷い非対称工程（例えば、高速ＰＭＯＳトランジスタと低速ＮＭＯＳトランジスタの場合又は低速ＰＭＯＳトランジスタと高速ＮＭＯＳトランジスタの場合）の場合、本発明による位相分周回路は、非常に効率的にデューティサイクルを制御する。それに、位相分周回路の出力信号を伝送するための信号ラインが長くなることによりＰＶＴノイズによりデューティ変化を制御しにくい場合、さらに効率的にデューティサイクルを制御することができる。
【００３６】
図６で、“ｆ ｓｋｅｗ”は、出力信号の間の下降スキュー（ｆａｌｌｉｎｇｓｋｅｗ）を示し、“ｒ ｓｋｅｗ”は、出力信号の間の上昇スキュー（ｒｉｓｉｎｇ ｓｋｅｗ）を示す。図６で分かるように、本発明による位相分周回路の場合、出力信号の間のスキューは、従来技術と比較して見る時５０％以上減少する。それに、本発明による位相分周回路の場合、多様なＰＶＴ条件で５０％以上均一に減少する。こうした特性は出力信号を伝送するための信号ラインが長いか或いは短い場合スキューが効率的に制御されることを示す。ここで、本発明によるデューティ補正回路１１０がスキュー補正回路として使用されることができるのはこの分野の通常的な知識を習得した者には、自明である。
【００３７】
図７は、出力信号のデューティサイクルが変化する時、出力信号のデューティサイクルが調整される過程を説明するための動作タイミング図である。入力信号ＩＮのデューティサイクルは、５０％のデューティサイクルを維持する反面、出力信号ＯＵＴ、ＯＵＴＮのデューティサイクルがＰＶＴ変化又は信号ラインの寄生負荷により５０％のデューティサイクルを外れることがある。こうした問題は、やはり入力信号ＩＮのデューティサイクルが補正されることと実質的に同様に解決されることである。デューティ補正回路１１０の制御ノードＡ、Ｅの電位が図４のそれと同様に変化することが図７で分かる。これは入力信号のデューティサイクルが変化するか或いは出力信号のデューティサイクルが変化する時、同一な過程を通じてデューティ補正動作が遂行されることを意味する。従って、出力信号のデューティサイクルが補正される動作は、説明の重複を避けるため省略する。
【００３８】
図８乃至図１０は、図２に示された位相分周回路の変形例を示す回路図である。図８乃至図１０において、図２の構成要素と同一な機能を遂行する構成要素は、同一な参照番号に表記される。
【００３９】
先ず、図８を参照すると、位相分周回路１００は、第２出力信号ＯＵＴＮに応答してスタックインバーターＩＮＶ１０、ＩＮＶ１３を制御するデューティ補正回路１１０を含む。図８に示されたデューティ補正回路１１０は、単に一つの出力信号を用いてデューティ補正動作を遂行するという点が図２と異なる点である。従って、プルアップトランジスタＭＰ１４は、第１出力信号ＯＵＴの代わりにインバーターＩＮＶ１５の出力信号（即ち、反転バージョン（ｉｎｖｅｒｔｅｄｖｅｒｓｉｏｎ）第２出力信号ＯＵＴＮにより制御される。こうした点を除外すると、図８に示された位相分周回路は、図２に示された位相分周回路と同一に動作するのでそれに対する説明は省略する。
【００４０】
第１及び第２出力信号ＯＵＴ、ＯＵＴＮを全て使用する代わりに一つの出力信号を使用する場合、図９に示されたように、デューティ補正回路１１０は第１出力信号に応答してデューティ補正動作を遂行する。従って、プルダウントランジスタＭＮ１４は、第１出力信号ＯＵＴにより直接制御される。こうした点を除外すると、図９に示された位相分周回路は図２に示された位相分周回路と同一に動作するので、それに対する説明は省略する。
【００４１】
本発明によるデューティ補正回路１１０により、消耗される電流を減らすために、図１０に示されたように、第１制御信号Ｖｐにより制御されるＰＭＯＳトランジスタＭＰ１５が電源電圧ＶＣＣとＰＭＯＳトランジスタＭＰ１４との間に追加された。また、第２制御信号Ｖｎにより制御されるＮＭＯＳトランジスタＭＮ１５がＮＭＯＳトランジスタＭＮ１４と接地電圧ＧＮＤとの間に追加された。第１及び第２制御信号Ｖｐ、Ｖｎは相補的であり、選択的に活性化される。ＰＭＯＳ及びＮＭＯＳトランジスタＭＰ１５、ＭＮ１５を使用することは、位相分周回路１００が使用されない時に生ずることがあるデューティ補正回路１１０の電流消費を減らすためである。こうした点を除外すると、図１０に示された位相分周回路は図２に示された位相分周回路と同一に動作するので、それに対する説明は省略する。
【００４２】
図１１は、本発明の第２実施形態による位相分周回路を示す回路図である。図１１を参照すると、本発明の位相分周回路２００は、第１信号伝達経路、第２信号伝達回路、そしてデューティ調整回路２１０を含む。第１信号伝達経路は、入力信号ＩＮを受けて第１出力信号ＯＵＴを出力し、第２信号伝達経路は、入力信号ＩＮを受けて第２出力信号ＯＵＴＮを出力する。第１信号伝達経路は、入力信号ＩＮと第１出力信号ＯＵＴとの間に直列連結されるインバーターＩＮＶ２０、ＩＮＶ２１を含み、第２信号伝達経路は、入力信号ＩＮと第２出力信号ＯＵＴＮとの間に直列連結されるインバーターＩＮＶ２２、ＩＮＶ２３、ＩＮＶ２４を含む。
【００４３】
本発明の第２実施形態において、第１信号伝達経路のインバーターＩＮＶ２０は、スタックインバーター（ｓｔａｃｋ ｉｎｖｅｒｔｅｒ）から構成され、第１信号伝達経路のインバーターＩＮＶ２１は、よく知られた方式に連結されたＰＭＯＳトランジスタとＮＭＯＳトランジスタとから構成される。インバーターＩＮＶ２０は、２個のプルアップトランジスタ又はＰＭＯＳトランジスタＭＰ２０、ＭＰ２１と２個のプルダウントランジスタ又はＮＭＯＳトランジスタＭＮ２０、ＭＮ２１とから構成される。ＰＭＯＳトランジスタＭＰ２０、ＭＰ２１は、電源電圧ＶＣＣと出力端子Ｂとの間に直列連結され、ＮＭＯＳトランジスタＭＮ２０、ＭＮ２１は、出力端子Ｂと接地電圧ＧＮＤとの間に直列連結される。ＰＭＯＳ及びＮＭＯＳトランジスタＭＰ２０、ＭＮ２１は、デューティ調整回路２１０の制御ノードＡに共通に連結され、ＰＭＯＳ及びＮＭＯＳトランジスタＭＰ２１、ＭＮ２０は、入力信号ＩＮを共通に受けるように連結されている。第２信号伝達経路のインバーターＩＮＶ２２は、スタックインバーターから構成され、第２信号伝達経路のインバーターＩＮＶ２３、ＩＮＶ２４の各々は、よく知られた方式に連結されたＰＭＯＳトランジスタとＮＭＯＳトランジスタとから構成される。インバーターＩＮＶ２２は、２個のプルアップトランジスタ又はＰＭＯＳトランジスタＭＰ２２、ＭＰ２３と２個のプルダウントランジスタ又はＮＭＯＳトランジスタＭＮ２２、ＭＮ２３とから構成される。ＰＭＯＳトランジスタＭＰ２２、ＭＰ２３は、電源電圧ＶＣＣと出力端子Ｃとの間に直列連結され、ＮＭＯＳトランジスタＭＮ２２、ＭＮ２３は出力端子Ｃと接地電圧ＧＮＤとの間に直列連結される。ＰＭＯＳ及びＮＭＯＳトランジスタＭＰ２２、ＭＮ２３は、デューティ調整回路２１０の制御ノードＡに共通に連結され、ＰＭＯＳ及びＮＭＯＳトランジスタＭＰ２３、ＭＮ２２は入力信号ＩＮを共通に受けるように連結されている。
【００４４】
続けて、図１１を参照すると、第２実施形態によるデューティ調整回路２１０は第１及び第２出力信号ＯＵＴ、ＯＵＴＮに応答して第１及び第２信号伝達経路のスタックインバーターＩＮＶ２０、ＩＮＶ２２のプルアップ及びプルダウン速度（又は上昇及び下降傾き）を制御する。本発明の場合、入力信号ＩＮのデューティサイクルが５０％デューティサイクルを外れる時そして出力信号ＯＵＴ、ＯＵＴＮのデューティサイクルが５０％デューティサイクルを外れる時、出力信号の変化したデューティサイクルは、５０％デューティサイクルになるようにデューティ調整回路２１０により自動的に調節される。デューティ調整回路２１０は、プルアップ又はＰＭＯＳトランジスタＭＰ２４、プルダウン又はＮＭＯＳトランジスタＭＮ２４、インバーターＩＮＶ２５、そしてフィードバックキャパシタＣｆｂを含む。プルアップトランジスタＭＰ２４は、電源電圧ＶＣＣと制御ノードＡとの間に連結され、第１出力信号ＯＵＴにより制御される。プルダウントランジスタＭＮ２４は、制御ノードＡと接地電圧ＧＮＤとの間に連結され、インバーターＩＮＶ２５を通じて伝達される第２出力信号ＯＵＴＮにより制御される。フィードバックキャパシタＣｆｂは、制御ノードＡと接地電圧ＧＮＤとの間に連結される。
【００４５】
図１２は、入力信号のデューティサイクルが変化する時、出力信号のデューティサイクルが調整される過程を説明するための動作タイミング図である。本発明の第２実施形態による位相分周回路２００の動作が、参照図面に基づいて詳細に後述される。
【００４６】
本発明による位相分周回路の動作を説明する前に、基本的に、制御ノードの電位が以前に比べて相対的に低くなると、プルアップ動作は相対的に早くなり、プルダウン動作は相対的に遅くなる。例えば、制御ノードＡの電位が以前に比べて相対的に低くなると、スタックインバーターＩＮＶ２０、ＩＮＶ２２各々のプルアップ速度（又はプルアップ動作／上昇傾き）は相対的に早くなる反面、スタックインバーターＩＮＶ２０、ＩＮＶ２２各々のプルダウン速度（又はプルダウン動作／下降傾き）は相対的に遅くなる。こうした基本的な原理を基礎として位相分周回路の動作が後述される。
【００４７】
先ず、５０％のデューティサイクルを外れた入力信号ＩＮが位相分周回路２００に印加される場合、図１２に示されたように、出力信号ＯＵＴ、ＯＵＴＮのデューティサイクルやはり５０％のデューティサイクルで外れる。第１出力信号ＯＵＴがローレベルであり、第２出力信号ＯＵＴＮがハイレベルである時、ＰＭＯＳトランジスタＭＰ２４はターンオンされ、ＮＭＯＳトランジスタＭＮ２４はターンオフされる。ＰＭＯＳトランジスタＭＰ２４を通じて供給される電荷は、フィードバックキャパシタＣｆｂに充電される。その後、第１出力信号ＯＵＴがハイレベルであり、第２出力信号ＯＵＴＮがローレベルである時、ＰＭＯＳトランジスタＭＰ２４はターンオフされ、ＮＭＯＳトランジスタＭＮ１４はターンオンされる。これはフィードバックキャパシタＣｆｂに蓄積された電荷がＮＭＯＳトランジスタＭＮ２４を通じて放電される。即ち、制御ノードＡの電位は、図１２に示したように、漸次、低くなる。
【００４８】
制御ノードＡの電位が相対的に低くなった状態で、入力信号ＩＮがハイレベルからローレベルへ遷移する時、内部ノードＢ、Ｃ各々でのロー−ハイ遷移は相対的に早く成される。即ち、スタックインバーターＩＮＶ２０、ＩＮＶ２２の出力信号Ｂ、Ｃ各々の上昇傾き又はプルアップ速度は相対的に早くなる。これはインバーターＩＮＶ２１、ＩＮＶ２３のトリップ点が前面に引かれることを意味する。再び、第１出力信号ＯＵＴがローレベルになり第２出力信号ＯＵＴＮがハイレベルになる時、ＰＭＯＳトランジスタＭＰ２４はターンオンされ、ＮＭＯＳトランジスタＭＮ２４はターンオフされる。これにより、ＰＭＯＳトランジスタＭＰ２４を通じて供給される電荷がフィードバックキャパシタＣｆｂに蓄積される。この際、フィードバックキャパシタＣｆｂに蓄積される電荷量は以前のサイクルに比べて少ない。制御ノードＡの電位が相対的に低くなった状態で、入力信号ＩＮがローレベルからハイレベルへ遷移する時、内部ノードＢ、Ｃ各々でのハイ−ロー遷移は相対的に遅く成される。即ち、スタックインバーターＩＮＶ２０、ＩＮＶ２２の出力信号Ｂ、Ｃ各々の上昇傾き又はプルアップ速度は相対的に遅くなる。これはインバーターＩＮＶ２１、ＩＮＶ２３のトリップ点が後に押されることを意味する。
【００４９】
前述した過程が反復的に遂行されることにより、スタックインバーターＩＮＶ２０、ＩＮＶ２２から出力されるＢ及びＣ信号の上昇遷移時間（又はプルアップ速度）が、図１２に示されたように、漸次、短くなる（又は早くなる）（ｈ＞ｉ＞ｊ＝ｋ）。これにより、第１出力信号ＯＵＴのハイ−ロー遷移が早くなり、そして第２出力信号ＯＵＴＮのロー−ハイ遷移が早くなる。即ち、第１出力信号ＯＵＴのハイ区間と第２出力信号ＯＵＴＮのロー区間（ｔ１＞ｔ２＞ｔ３＝ｔ４）が漸次、減少される。そして、スタックインバーターＩＮＶ２０、ＩＮＶ２２から出力されるＢ及びＣ信号各々の下降遷移時間（又はプルダウン速度）が漸次、長くなる（又は遅くなる）（ａ＜ｂ＜ｃ＝ｄ）。これにより、第１出力信号ＯＵＴのロー−ハイ遷移が遅くなり、そして第２出力信号ＯＵＴＮのハイ−ロー遷移が遅くなる。即ち、第１出力信号ＯＵＴのロー区間と第２出力信号ＯＵＴＮのハイ区間（ｔ５＞ｔ６＞ｔ７＝ｔ８）が漸次、増加される。結論的に、入力信号ＩＮのデューティサイクルが５０％のデューティサイクルから外れても、出力信号ＯＵＴ、ＯＵＴＮのデューティサイクルはデューティ補正回路２１０を通じて殆ど５０％のデューティサイクルに収斂される。又、前述したように、出力信号ＯＵＴ、ＯＵＴＮの間のスキューが減少される。そうしたわけで、本発明によるデューティ補正回路２１０がスキュー補正回路として使用することができることはこの分野の通常的な知識を習得した者には自明である。
【００５０】
図１３は、出力信号のデューティサイクルが変化される時、出力信号のデューティサイクルが調整される過程を説明するための動作タイミング図である。入力信号ＩＮのデューティサイクルは、５０％のデューティサイクルを維持する反面、出力信号ＯＵＴ、ＯＵＴＮのデューティサイクルがＰＶＴ変化又は信号ラインの寄生負荷により５０％のデューティサイクルを外れることがある。こうした問題は、やはり入力信号ＩＮのデューティサイクルが補正されることと実質的に同様に解決される。デューティ補正回路２１０の制御ノードＡの電位が図１２に示されたのと同様に変化することをが図１３で分かる。これは入力信号のデューティサイクルが変化するか或いは出力信号のデューティサイクルが変化する時、同様の過程を通じてデューティ補正動作が遂行されることを意味する。従って、出力信号のデューティサイクルが補正される動作は、説明の重複を避けるため省略する。
【００５１】
図１４乃至図１６は、図１１に示された位相分周回路の変形例を示す回路図である。図１４乃至図１６において、第１及び第２信号伝達経路を構成する構成要素は、図１１の構成要素と実質的に同一なので同一な参照番号で表記される。
【００５２】
先ず、図１４を参照すると、位相分周回路２００は、第２出力信号ＯＵＴＮに応答してスタックインバーターＩＮＶ２０、ＩＮＶ２２を制御するデューティ補正回路２１０を含む。図１４に示されたデューティ補正回路２１０は、単に一つの出力信号を用いてデューティ補正動作を遂行するという点が図１１と異なる点である。だから、プルアップトランジスタＭＰ２４は、第１出力信号ＯＵＴの代わりにインバーターＩＮＶ２５の出力信号（即ち、第２出力信号ＯＵＴＮの反転バージョン）により制御される。こうした点を除外すると、図１４に示された位相分周回路は図１１に示された位相分周回路と同一に動作するので、それに対する説明は省略する。
【００５３】
第１及び第２出力信号ＯＵＴ、ＯＵＴＮを全て使用する代わりに一つの出力信号を使用する場合、図１５に示されたように、デューティ補正回路２１０は、第１出力信号に応答してデューティ補正動作を遂行する。従って、プルダウントランジスタＭＮ２４は第１出力信号ＯＵＴにより直接制御される。こうした点を除外すると、図１５に示された位相分周回路は図１１に示された位相分周回路と同一に動作であるので、それに対する説明は省略する。
【００５４】
本発明によるデューティ補正回路２１０により消費される電流を減らすために、図１６に示されたように、第１制御信号Ｖｐにより制御されるＰＭＯＳトランジスタＭＰ２５が電源電圧ＶＣＣとＰＭＯＳトランジスタＭＰ２４との間に追加された。また、第２制御信号Ｖｎにより制御されるＮＭＯＳトランジスタＭＮ２５がＮＭＯＳトランジスタＭＮ２４と接地電圧ＧＮＤとの間に追加された。第１及び第２制御信号Ｖｐ、Ｖｎは相補的であり、選択的に活性化される。ＰＭＯＳ及びＮＭＯＳトランジスタＭＰ２５、ＭＮ２５を使用することは、位相分周回路２００が使用されない時に生ずることがあるデューティ補正回路２１０の電流消費を減らすためである。こうした点を除外すると、図１６に示された位相分周回路は図１１に示された位相分周回路と同一に動作するので、それに対する説明は省略する。
【００５５】
以上、本発明による回路の構成及び動作を前述した説明及び図面により示したが、これは例えば、説明したことに過ぎず、本発明の技術的思想及び範囲を外れない範囲内で多様な変化及び変更が可能なことは勿論である。
【００５６】
【発明の効果】
前述したように、出力信号のデューティサイクル情報を用いて信号伝達経路のプルアップ／プルダウン速度を制御することにより、入力信号のデューティサイクルが変化する時そして出力信号のデューティサイクルが変化する時、出力信号の変化したデューティサイクルは、５０％のデューティサイクルに自動的に調整される。また、出力信号の間のスキューを最小化することができる。
【図面の簡単な説明】
【図１】 従来技術による位相分周回路を示す回路図である。
【図２】 本発明の第１実施形態による位相分周回路を示す回路図である。
【図３】 図２に示された反転回路の望ましい実施形態である。
【図４】 入力信号のデューティサイクルが変化される時出力信号のデューティサイクルが調整される過程を説明するための動作タイミング図である。
【図５】 図２に示された位相分周回路のＰＶＴ変化によるデューティサイクル及びスキュー変化を示す図面である。
【図６】 図２に示された位相分周回路のＰＶＴ変化によるデューティサイクル及びスキュー変化を示す図面である。
【図７】 出力信号のデューティサイクルが変化される時出力信号のデューティサイクルが調整される過程を説明するための動作タイミング図である。
【図８】 図２に示された位相分周回路の変形例を示す回路図である。
【図９】 図２に示された位相分周回路の変形例を示す回路図である。
【図１０】 図２に示された位相分周回路の変形例を示す回路図である。
【図１１】 本発明の第２実施形態による位相分周回路を示す回路図である。
【図１２】 入力信号のデューティサイクルが変化される時出力信号のデューティサイクルが調整される過程を説明するための動作タイミング図である。
【図１３】 出力信号のデューティサイクルが変化される時出力信号のデューティサイクルが調整される過程を説明するための動作タイミング図である。
【図１４】 図１１に示された位相分周回路の変形例を示す回路図である。
【図１５】 図１１に示された位相分周回路の変形例を示す回路図である。
【図１６】 図１１に示された位相分周回路の変形例を示す回路図である。
【符号の説明】
１００，２００…位相分周回路
１１０，２１０…デューティ補正回路
Claims (8)
- 入力信号を反転させる第１スタックインバーターと、
前記第１スタックインバーターの出力信号を反転させて第１出力信号を出力する第１インバーターと、
前記入力信号を反転させる第２インバーターと、
前記第２インバーターの出力信号を反転させる第２スタックインバーターと、
前記第２スタックインバーターの出力信号を反転させて第２出力信号を出力する第３インバーターと、
前記第１出力信号及び第２出力信号の反転信号に応答して制御ノードを充電するか或いは放電するデューティ補正回路とを含み、
前記第１スタックインバーターは、
前記制御ノードの電位により制御される第１プルアップ及びプルダウントランジスタと、前記入力信号により制御される第２プルアップ及びプルダウントランジスタとを含み、
前記第２スタックインバーターは、
前記制御ノードの反転電位により制御される第１プルアップ及びプルダウントランジスタと、前記第２インバーターの出力信号により制御される第２プルアップ及びプルダウントランジスタとを含み、
前記デューティ補正回路は、
前記第１出力信号に応答して前記制御ノードを充電する補正用プルアップトランジスタと、
前記第２出力信号の反転信号に応答して前記制御ノードを放電する補正用プルダウントランジスタと、
前記制御ノードと接地電圧との間に連結されるフィードバックキャパシタと、
前記制御ノードの電位を反転させて前記制御ノードの反転電位を出力する反転回路とを含み、
前記第１スタックインバーターのプルアップ及びプルダウン速度は、前記制御ノードの電位により調整され、
前記第２スタックインバーターのプルアップ及びプルダウン速度は、前記制御ノードの反転電位により調整される
ことを特徴とする位相分周回路。 - 入力信号を反転させる第１スタックインバーターと、
前記第１スタックインバーターの出力信号を反転させて第１出力信号を出力する第１インバーターと、
前記入力信号を反転させる第２インバーターと、
前記第２インバーターの出力信号を反転させる第２スタックインバーターと、
前記第２スタックインバーターの出力信号を反転させて第２出力信号を出力する第３インバーターと、
前記第１出力信号及び第２出力信号の反転信号に応答して制御ノードを充電するか或いは放電するデューティ補正回路とを含み、
前記第１スタックインバーターは、
前記制御ノードの電位により制御される第１プルアップ及びプルダウントランジスタと、前記入力信号により制御される第２プルアップ及びプルダウントランジスタとを含み、
前記第２スタックインバーターは、
前記制御ノードの反転電位により制御される第１プルアップ及びプルダウントランジスタと、前記第２インバーターの出力信号により制御される第２プルアップ及びプルダウントランジスタとを含み、
前記デューティ補正回路は、
電源電圧と前記制御ノードとの間に直列連結され、前記第１出力信号と第１制御信号とに応答して前記制御ノードを充電する第１及び第２補正用プルアップトランジスタと、
前記制御ノードと接地電圧との間に直列連結され、前記第２出力信号の反転信号と第２制御信号とに応答して前記制御ノードを放電する第１及び第２補正用プルダウントランジスタと、
前記制御ノードと接地電圧との間に連結されるフィードバックキャパシタと、
前記制御ノードの電位を反転させて前記制御ノードの反転電位を出力する反転回路とを含み、
前記第１スタックインバーターのプルアップ及びプルダウン速度は、前記制御ノードの電位により調整され、
前記第２スタックインバーターのプルアップ及びプルダウン速度は、前記制御ノードの反転電位により調整される
ことを特徴とする位相分周回路。 - 入力信号を反転させる第１スタックインバーターと、
前記第１スタックインバーターの出力信号を反転させて第１出力信号を出力する第１インバーターと、
前記入力信号を反転させる第２インバーターと、
前記第２インバーターの出力信号を反転させる第２スタックインバーターと、
前記第２スタックインバーターの出力信号を反転させて第２出力信号を出力する第３インバーターと、
前記第１出力信号及び第２出力信号の反転信号のうちのいずれか一つに応答して制御ノードを充電するか或いは放電するデューティ補正回路とを含み、
前記第１スタックインバーターは、
前記制御ノードの電位により制御される第１プルアップ及びプルダウントランジスタと、前記入力信号により制御される第２プルアップ及びプルダウントランジスタとを含み、
前記第２スタックインバーターは、
前記制御ノードの反転電位により制御される第１プルアップ及びプルダウントランジスタと、前記第２インバーターの出力信号により制御される第２プルアップ及びプルダウントランジスタとを含み、
前記デューティ補正回路は、
前記第１出力信号及び第２出力信号の反転信号のうちのいずれか一つに応答して前記制御ノードを充電する補正用プルアップトランジスタと、
前記第１出力信号及び第２出力信号の反転信号のうちのいずれかであって前記補正用プルアップトランジスタが応答するのと同じ信号に応答して前記制御ノードを放電する補正用プルダウントランジスタと、
前記制御ノードと接地電圧との間に連結されるフィードバックキャパシタと、
前記制御ノードの電位を反転させて前記制御ノードの反転電位を出力する反転回路とを含み、
前記第１スタックインバーターのプルアップ及びプルダウン速度は、前記制御ノードの電位により調整され、
前記第２スタックインバーターのプルアップ及びプルダウン速度は、前記制御ノードの反転電位により調整される
ことを特徴とする位相分周回路。 - 入力信号を反転させる第１スタックインバーターと、
前記第１スタックインバーターの出力信号を反転させて第１出力信号を出力する第１インバーターと、
前記入力信号を反転させる第２インバーターと、
前記第２インバーターの出力信号を反転させる第２スタックインバーターと、
前記第２スタックインバーターの出力信号を反転させて第２出力信号を出力する第３インバーターと、
前記第１出力信号及び第２出力信号の反転信号のうちのいずれか一つに応答して制御ノードを充電するか或いは放電するデューティ補正回路とを含み、
前記第１スタックインバーターは、
前記制御ノードの電位により制御される第１プルアップ及びプルダウントランジスタと、前記入力信号により制御される第２プルアップ及びプルダウントランジスタとを含み、
前記第２スタックインバーターは、
前記制御ノードの反転電位により制御される第１プルアップ及びプルダウントランジスタと、前記第２インバーターの出力信号により制御される第２プルアップ及びプルダウントランジスタとを含み、
前記デューティ補正回路は、
電源電圧と前記制御ノードとの間に直列連結され、前記第１出力信号及び第２出力信号の反転信号のうちのいずれか一つと第１制御信号とに応答して前記制御ノードを充電する第１及び第２補正用プルアップトランジスタと、
前記制御ノードと接地電圧との間に直列連結され、前記第１出力信号及び第２出力信号の反転信号のうちのいずれかであって前記第１及び第２補正用プルアップトランジスタが応答するのと同じ信号と第２制御信号とに応答して前記制御ノードを放電する第１及び第２補正用プルダウントランジスタと、
前記制御ノードと接地電圧との間に連結されるフィードバックキャパシタと、
前記制御ノードの電位を反転させて前記制御ノードの反転電位を出力する反転回路とを含み、
前記第１スタックインバーターのプルアップ及びプルダウン速度は、前記制御ノードの電位により調整され、
前記第２スタックインバーターのプルアップ及びプルダウン速度は、前記制御ノードの反転電位により調整される
ことを特徴とする位相分周回路。 - 前記デューティ補正回路は、前記制御ノードの電位が以前に比べて相対的に低くなる時、前記第１スタックインバーターのプルアップ速度を増加方向に、そして前記第１スタックインバーターのプルダウン速度を減少方向に調整し、
そして前記デューティ補正回路は、前記制御ノードの反転電位が以前に比べて相対的に増加する時、前記第２スタックインバーターのプルアップ速度を減少方向に、そして前記第２スタックインバーターのプルダウン速度を増加方向に調整することを特徴とする請求項１から請求項４のいずれか一項に記載の位相分周回路。 - 前記制御ノードの電位が相対的に低くなり、前記入力信号がローレベルからハイレベルへ遷移する時、前記第１スタックインバーターから出力される出力信号のハイ−ロー遷移は相対的に遅くなり、そして前記制御ノードの電位が相対的に低くなり、前記入力信号がハイレベルからローレベルへ遷移する時、前記第１スタックインバーターから出力される出力信号のロー−ハイ遷移は相対的に早くなることを特徴とする請求項５に記載の位相分周回路。
- 前記制御ノードの反転電位が相対的に増加し、前記入力信号がハイレベルからローレベルへ遷移する時、前記第２スタックインバーターから出力される出力信号のロー−ハイ遷移は相対的に遅くなり、そして前記制御ノードの反転電位が相対的に増加し、前記入力信号がローレベルからハイレベルへ遷移する時、前記第２スタックインバーターから出力される出力信号のハイ−ロー遷移は相対的に早くなることを特徴とする請求項５に記載の位相分周回路。
- 前記入力信号は、クロック信号であることを特徴とする請求項１から請求項７のいずれか一項に記載の位相分周回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2001-080484 | 2001-12-18 | ||
| KR10-2001-0080484A KR100432883B1 (ko) | 2001-12-18 | 2001-12-18 | 클럭 듀티/스큐 보정 기능을 갖는 위상 분주 회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003198343A JP2003198343A (ja) | 2003-07-11 |
| JP4084176B2 true JP4084176B2 (ja) | 2008-04-30 |
Family
ID=19717164
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002361291A Expired - Fee Related JP4084176B2 (ja) | 2001-12-18 | 2002-12-12 | クロックデューティ／スキュー補正機能を有する位相分周回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6680637B2 (ja) |
| JP (1) | JP4084176B2 (ja) |
| KR (1) | KR100432883B1 (ja) |
| TW (1) | TW554611B (ja) |
Families Citing this family (37)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100510522B1 (ko) * | 2003-03-13 | 2005-08-26 | 삼성전자주식회사 | 지연동기루프의 듀티 사이클 보정회로 및 이를 구비하는지연동기루프 |
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| US10447247B1 (en) | 2018-04-27 | 2019-10-15 | Sandisk Technologies Llc | Duty cycle correction on an interval-by-interval basis |
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| US4926447A (en) * | 1988-11-18 | 1990-05-15 | Hewlett-Packard Company | Phase locked loop for clock extraction in gigabit rate data communication links |
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-
2001
- 2001-12-18 KR KR10-2001-0080484A patent/KR100432883B1/ko not_active IP Right Cessation
-
2002
- 2002-08-13 TW TW091118168A patent/TW554611B/zh not_active IP Right Cessation
- 2002-09-12 US US10/241,449 patent/US6680637B2/en not_active Expired - Fee Related
- 2002-12-12 JP JP2002361291A patent/JP4084176B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| TW554611B (en) | 2003-09-21 |
| JP2003198343A (ja) | 2003-07-11 |
| KR100432883B1 (ko) | 2004-05-22 |
| US6680637B2 (en) | 2004-01-20 |
| KR20030050092A (ko) | 2003-06-25 |
| US20030111705A1 (en) | 2003-06-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050208 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070131 |
|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
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|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080214 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110222 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120222 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130222 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140222 Year of fee payment: 6 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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