TW554611B

TW554611B - Phase splitter circuit with clock duty/skew correction function

Info

Publication number: TW554611B
Application number: TW091118168A
Authority: TW
Inventors: Hee-Young Seo
Original assignee: Samsung Electronics Co Ltd
Priority date: 2001-12-18
Filing date: 2002-08-13
Publication date: 2003-09-21
Also published as: US6680637B2; JP2003198343A; KR20030050092A; KR100432883B1; US20030111705A1; JP4084176B2

Description

554611 五、發明說明（1) 本發明是有關於一種半導體積體電路，更特別的是有關於一種可有效修正一時脈信號（C 1 〇 c k S i g n a 1 )之工作周期（Duty Cycle)的分相器（Phase Splitter Circuit)。已知一分相器係接收一輸入信號（例如是一時脈或數據信號），以輸出相位差為1 8 0 〇之兩輸出信號。這種分相器係已被用來控制例如是一流水線（P i p e 1 i n e )之開關，一雙重數據速率信號，以及一傳輸閘電路。理想分相器之輸，出信號分別具有5 0 %之工作周期，且理想的分相器之輸出信號之間沒有歪斜（S k e w )，在此，歪斜係指在兩輸出信號之間延遲時間差。分相器的例子已在美國專利號碼5, 8 74, 845之”非重疊時脈分相器（Non-Overlapping Clock Phase _

Splitter)” ，美國專利號碼6，292,042之”分相器（Phase S p 1 i 11 e r ) π ，以及韓國早期公開專利申請號碼 _ 1998-023059 之’’奇數分割器（Odd Number Divider

Circuit)"中揭露。習知的分相器具有兩個信號路徑（Signal Path)(或是信號傳輸路徑（Signal Transmission path))，以用來產生一對時脈信號。信號路徑的其中之一包括奇數個反相器 (Inverter) ’而另一個則包括偶數個反相器（inverfer)。一時脈信號同時提供給分相器之兩信號路徑。例如，如第 1圖所示’一第一信號路徑包括兩個反相器丨N v丨及丨N v 2，以輸出與一輸入信號IN同相之第一輸出信號out。一第二信號路徑包括三個反相器INV3，iNV4，及INV5，並輸出一

554611 五、發明說明（2) 與輸入信號IN有180〇相位差之第二輸出信號OUTN。構成雨信號路徑之每一個反相器可包括以習知方式連接之PMOS及 NMOS電晶體。在第1圖所示之分相器中，電路結構係相當簡單，以使得佈局面相當小，且功率耗損亦相當低。然而，該分相器卻很容易受寄生負載（Parasitic Load)(如第1圖所繪之電阻元件及電容元件）形成之雜訊（Noise)或是由製程 (Process)，電壓（Voltage)，以及溫度（Temperature)變化（此後稱為P V T變化）產生之雜訊影響。更特別的是，當 pvt條件改變時，分相器之各元件的上拉（Pul丨―Up)及下$拉 (Pul 1-Down)特性亦隨之改變。因此，分相器各輸出信號 OUT及0UTN之工作周期或兩輸出信號〇UT &〇UTN之間的歪^ 可能被改變。再者，隨著寄生負載的改變，分相器^出信號OUT及0UTN之工作周期，或是兩者之間的歪斜亦氣处出 ^、交仏如第1圖所示之分相器，當工作周期以及歪斜改 =处f出信號被改變之工作周期以及輸出信號歪斜無法被修正至一所需的數值。文夂的本發明之一特徵在於提供一分相負載及PVT條件改變之穩定的工作周期。 “呆寄生寄生倉本#發及m—特徵在於提供一分相器，其可抑制因雜m。、條件變化而形成之工作周期改變以及歪斜本發明之又— 出數據而修正工作周期及歪徵在於提供一分相器，其可利用輸斜

9857pi f.ptd 第6頁 554611 五、發明說明（3) 本發明之再一特徵在於提供一分相器，其可在輸入信號改變時確保一穩定的工作周期。根據本發明之一特徵，一分相器包括一第一及一第二信號轉換路徑以及一工作修正器（Duty Correction C i r c u i t )。第一信號轉換路徑接收一輸入信號以輸出一第一信號，而第二信號轉換路徑接收該輸入信號以輸出與第一信號反相之一第二信號。工作修正器係對應第一及第二 ” 輸出信號而在相反方向上控制第一及第二信號轉換路徑之上拉及下拉速率，因此當輸入信號或是第一及第二輸出信 ~ 號各別之工作週期偏移半個工作週期時，第一及第二輸出信號各具有半個工作週期。 ¥ 在本實施例中，第一信號路徑包括串聯耦接於輸入 ^ 信號及第一輸出信號之間的第一反相器及第二反相器，而 ^ 第二信號路徑包括串聯於輸入信號及第二輸出信號之間的第三及第四反相器。在本實施例中，工作修正器對應第一及第二輸出信號對一控制節點（C ο n t r ο 1 N 〇 d e )充電或放電。第一反相器之上拉及下拉速率係根據控制節點的位準作調整，而第四反相器之上拉及下拉速率則根據控制節點之反相位準作調整。在此實施例中，當節點位準較之前位準低時，工作修正器在增加方向上調整第一反相器之上拉速率，並在減 ® 低方向上調整其下拉速率。再者，當節點位準增加時，工作修正器在漸減方向調整第四反相器之上拉速率，並在漸

9857pif.ptd 第7頁 554611 五、發明說明（4) 增方向上調整其下拉速率。在本實施例中，第一及第四反相器包括一堆疊反相器（S t a c k I n v e r t e r )，其具有由控制節點控制之第一上拉及下拉電晶體，以及由一相應反相器之輸入信號控制的第二上拉及下拉電晶體。在本實施例中，當控制節點之位準相對減低，而輸入信號由低位準轉變成高位準時，第一反相器之輸出信號的高至低轉換相對較慢。當控制節點之位準相對減低，而輸入信號由高位準轉變為低位準時，第一反相器之低至高轉換則變得較快。在本實施例中，當控制節點之反相位準相對增加，而第四反射器之輸入信號由高位準轉變為低位準時，第四反相器之輸出信號的低至高轉變相對較慢。而當控制節點之反相位準相對減低，而第四反射器之輸入信號由低位準轉變為高位準時，第四反相器之輸出信號的高至低轉變相對較快。在本實施例中，工作修正器包括一上拉電晶體以對應第一輸出信號上拉控制節點，一下拉電晶體以對應第二輸出信號之反相模式下拉控制節點，一耦接於控制節點及接地電壓之間的回授電容，以及一反相放大器，其反轉控制節位準之相位，以輸出該控制節點之反相位準。根據本發明實施例之另一特徵，一分相器包括一第一堆疊反相器，以使一輸入信號反相，一第一反相器，其反轉第一堆疊反相器之輸出信號的相位，以輸出一第一輸

9857pif.ptd 第8頁 554611 入出出器相向當作半f相相輸輸出器相向當作半徵相相輸輸輸正反方此工有y反的使之輸正反方此工有#f反的轉之之修疊反因之具-4號號以器之修疊反因之具d號號反器器作堆相，號各夂信信，相器作堆相，號各#信信其相相工二在率信號夂入出器反相工二在率信號夂入出，反反一第，速出信列輸輸相疊反一第，速出信列輸輸器二疊及及號拉輸出W 一之反堆二及及號拉輸出W 一之相第堆以一信下二輸使器疊二第以一信下二輸!I使器賓賓反使二，第出及第二彳以相堆第轉，第出及第二？以相二以第號制輸拉及第务，反二轉反號制輸拉及第}，反第，轉信控二上一及W器疊第反其信控二上一及W器疊 5)一器反出以第之第一康相堆一其，出以第之第一康相堆 H，相其輸號及器者第Μ反一，，器輸號及器者第Μ反一 δ號反，二信一相或，$疊第號器相二信一相或，1疊第 Μ信疊器第出第反，時堆轉信相反第出第反，時堆轉出堆相一輸應疊期期一反出反三一輸應疊期期一反五信號之相位，一第二信號反相，一第三反信號的相位，以輸出，其對應第一及第二器。該工作修正器對上控制第一及第二堆輸入信號之工作週週期偏移半個工作週個工作周期。，一分相器包括一第，一第一反相器，其位，以輸出一第一輸入信號反相，一第二出信號的相位，一第信號的相位，以輸出，其對應第一及第二器。該工作修正器對上控制第一及第二堆輸入信號之工作週週期偏移半個工作週個工作周期。，一分相器包括一第，一第一反相器，其位，以輸出一第一輸

9857pif.ptd 第9頁 554611 五、發明說明（6) 出信號，一第二反相器，其反轉輸入信號之相位，一第二堆疊反相器，其使第二反相器之輸出信號反相，一第三反相器，其反轉第二堆疊反相器之一輸出信號的相位，一第三反相器，其反轉第二反相器之輸出信號的相位，以輸出一第二輸出信號，以及一工作修正器，其對應第一或第二輸出信號以控制第一及第二堆疊反相器。該工作修正器對應第一及第二輸出信號，在相反方向上控制第一及第二堆 -疊反相器之上拉及下拉速率，因此當輸入信號之工作週期，或者第一及第二輸出信號之工作週期偏移半個工作週 > 期時，第一及第二輸出信號各具有半個工作周期。根據本發明實施例之又一特徵，一分相器包括一第 ¥ 一堆疊反相器，以使一輸入信號反相，一第一反相器，其 · 反轉第一堆疊反相器之輸出信號的相位，以輸出一第一輸出信號，一第二堆疊反相器，其反轉輸入信號之相位，一第二反相器，其使第二堆疊反相器之輸出信號反相，一第三反相器，其反轉第二反相器之一輸出信號的相位，以輸出一第二輸出信號，以及一工作修正器，其對應第一或第二輸出信號以控制第一及第二堆疊反相器。該工作修正器對應第一及第二輸出信號，在相反方向上控制第一及第二堆疊反相器之上拉及下拉速率，因此當輸入信號之工作週期，或者第一及第二輸出信號之工作週期偏移半個工作週期時，第一及第二輸出信號各具有半個工作周期。 ® 圖式之標記說明： 1 0 0 :分相器

9857pif.ptd 第10頁 554611 五、發明說明（7) 110 工作修正器 111 反相器 200 分相器 210 工作修正器本發明第一實施例之一分相器的電路圖係如第2。參考第2圖，一分相器1 〇〇包括一第一信號轉換路徑，一第二信號轉換路徑，以及一工作修正器1 1 0。第一信號轉換路徑接收一輸入信號I N以輸出一第一輸出信號0 U T，而第二信號轉換路徑接收該輸入信號I N，以輸出一第二輸出信號OUTN。第一信號轉換路徑具有串聯耦接於輸入信號 IN及輸出信號OUT之間的反相器INV10及INV11 ，而第二信 ^ 號轉換路徑具有串聯耦接於輸入信號I N及輸出信號0 U T N之 · 間的反相器I N V 1 2 ，I N V 1 3 ，以及I N V 1 4。在第一實施例中，反相器I NV 1 0可由一堆疊反相器所形成，而反相器INV11可由以習知方式耦接之PM0S及NM0S 電晶體。反相器INV10包括兩個上拉電晶體或是PM0S電晶

體MP10及MP11以及兩個下拉電晶體，或是NM0S電晶體MN10 及MN1 1。PM0S電晶體MP10及MP1 1係串聯耦接於電壓源VCC 及一輸出端B之間。NM0S電晶體MN10及MN1 1係串聯耦接於輸出端B及一接地電壓GND之間。PM0S電晶體MP1 0及NM0S電晶體MN 1 1係共同連接至工作修正器1 1 〇之一控制節點A。 PM0S電晶體MP1 1及NM0S電晶體MN1 0則同時接收該輸入信號 IN。反相器INV13可包括一堆疊反相器，而反相器INV12及 INV14則各包括以習知方式耦接之PM0S及NM0S電晶體。反

9857pif.ptd 第11頁 554611 五、發明說明（8) 相器1 3包括兩個上拉電晶體或PMOS電晶體MP1 2及MP1 3以及兩個下拉電晶體，或是兩個NMOS電晶體MN12及MN13 °PMOS 電晶體MP1 2及MP1 3係串聯耦接於電壓源VCC及輸出端D之間’而NMOS電晶體MN12及MN13則串聯柄接於輸出端])及接地電壓GND之間。PMOS電晶體MP12及NMOS電晶體MN13同時與工作修正器1 1 〇之節點E連接，而p Μ 0 S電晶體Μ P 1 3及N Μ 0 S 電晶體ΜΝ1 2則同時接輸入信號C。

工作修正器1 1 0對應第一及第二輸出信號〇 U Τ及〇 υ Τ Ν 而控制第一及第二信號轉換路徑之堆疊反相器I Ν V 1 〇及 INV13的上拉及下拉速率（或上升及下降斜率）。在本發明中，當輸入信號I Ν之工作週期偏離50%個工作週期，且輸出信號OUT及OUTN之工作週期亦由其偏離時，一輸出信號之改變的工作週期被工作修正器1 1 〇自動修正，以變為5 〇U% 工作週期。以下將做更詳細的說明。

工作修正器110包括一上拉或PM0S電晶體ΜΡ14，一下拉或NM0S電晶體ΜΝ14，一反相器INV15，一回授電容Cfb，以及一反相器1 1 1。上拉電晶體MP14係耦接於一電壓源vcc 及由第一輸出信號控制之一控制節點A之間。下拉電晶體 MN1 4係搞接於節點A及一接地電壓GND之間，而由被反相&器 INV15反相之第二輸出信號0UTN控制。、回授電容Cfb係耦^ 於控制節點A及接地電壓GND之間。反相器丨丨1包括兩個電阻R1及R2以及一操作放大器0P AMP，其連接狀況如第3圖所示。已知反相器1 1 1將控制節點A反相並將位準之反相結果轉換至一控制節點E。結果，可在節點A及£處得到對稱

9857pif.ptd 第12頁 554611 五、發明說明（9) _ 的位準（參考第4圖及第6圖）。第4圖繪示一時序圖，以解釋卷改變時，調整輸出信號之工作週二輪入信號之工作週期器的操作將參考附圖在以下詳細 ^步驟。本發明之分相在解釋本發明之分相器之前，^ ° 之位準降低時，一上拉操作變快暴本上，當一控制節點如，當一控制節點A之位準降低時，而一下拉操作變慢。例上拉速率（或一上拉操作/上升斜’〜堆疊反相器INV10之一下拉操作/下降斜率）變慢。者」變快，而下拉速率（或時，堆疊反相器INV13之上拉速節點E之位準變高快。根據此一基本原s，雖然輸出，❿下拉速率變變，此輪出信號之改變的工作週;唬之工作週期被改收斂於50%的工作週期。期透過工作修正器110而 100時：乍週期偏離之輸入信號1N輸入給分相器期偏1 Λ \ τ Λ〇υτΝ之工作週期亦由50%之工作週筐-於φ二w第4圖所繪示。當第一輸出信號0ϋτ為低位準而 ^號0UTN為高位準時，PM0S電晶體MP14被開啟， ^ 電晶體MN 1 4被關閉。透過PMOS電晶體MP 1 4提供之電 I係充入回授電容以^中。當第一輸出信號〇υτ為高位準而第二輸出信號OUTN為低位準時，PMOS電晶體ΜΡ14被關閉，而NMOj電晶體ΜΝ丨4被開啟。於是，在回授電容Cf b中累積的電荷透過N Μ 〇 S電晶體Μ N 1 4放電。也就是說，如第4圖所不’控制節點Α之位準逐漸降低，而控制節點£之位準逐漸增加。

9857pif.ptd 第13頁 554611 五、發明說明αο) > β 在控制節點a之位準變得相對較低的狀況下，在輸入 1 ί 1 N之高至低轉變中，實施於内部節點B之低至高轉換變得相對較快。亦即，堆疊反相器丨NV丨0之輸入節點B的上升斜率或上拉速率相對增加。這表示反相器I N V 1 1之一行程點向前推進。在控制節點A之位準變得相對較高的狀況下在輸入化號IN之咼至低轉變中（或是反相器invi2之輸出么#號C的低至高轉換），實施於内部節點D之高至低轉換變得相對較快。這表示反相器〇¥14之一行程點向前推、進。當第一輸出信號OUT為低位準而第二輸出信號為高位準時’ PM0S電晶體MP1 4被開啟而NM0S電晶體腳1 4被關閉。於是，透過PM0S電晶體提供之電荷累積於回授電容Cf b。與之前的週期相比，累積於回授電容c f b之電荷量相對較少。當控制節點之電位相對較低時，在輸入信號IN之低至而轉變中，實施於内部節點B之高至低轉變相對較慢。也就是說，堆疊反相器I NV 1 0之輸出信號b的上升斜率&或上拉速率相對減低。這表示反相器INV10之行程點落後/當控制節點E之位準變高時，在輸入信號I n之低至高轉變中（或是反相器INV12之輸入信號C之高至低轉變中），實施於内部節點D之低至高轉變相對較慢的條件下，控制節點e之位準相對變高，這表示反相器I NV 1 4之行程點落後。”’ 隨著上述步驟的反覆實施，來自堆疊反相器〖N v丨〇之輪出信號B之上升轉變時間（或上升速率）逐漸變短（或變快）（h > i > j = k )，如第4圖所示。因此，第一輸出信號〇 υ τ之

9857pif.ptd 第14頁 554611 五、發明說明（11) 兩至低轉變變快。亦即，第一輸出信號0ϋτ之高週逐漸減小。再者，來自堆疊反二器ίΜΙΟ之輸出信號B之下降轉變時間（或下拉速率）逐 W(a<b<c = d)。因此，第一輸出信號〇叮之低至高(轉^；變忮。也就是說，第一輸出信號OUT之低週期（t5>t6>t7 = t8) 逐漸增加。結果，第二輸出信號0UTN之高至低轉換變慢。也就是說，第二輸出信號0UTN之高週期變得越來越長。再者’來自堆疊反相器I NV 1 3之輸出信號d之下降轉變時間 (或下拉速率）變短（變快）。也就是說，帛二輸出信·utn 之低週期（11 > t 2 > t 3 = t 4 )變得越來越短。總^而言之，雖然輸入信號之工作週期偏移50%的工作週期，輸出信號OUT及0UTN之工作週期係透過工作修正器 11 〇幾乎完全收斂於此5 0 %的工作週期。〆 ° 基於第2圖所示之分相器ρντ變化而改變之工作週期及正斜係如第5Α圖及第5Β圖所示。 ’ 在第 5Α 及5Β 圖中，” f f " ，" tt" ，n ss·,，分別代表不同的製裎你杜 ,^ f s 及s f 體及快NM0S電晶體之^程條就C，π’1二代表快1^03電晶及典型NM0S電晶體之g : 2，，，M，，，f典型PM〇S電晶體慢NM0S電晶體的製程條 ” ^代表忮PM0S電晶體及 PM0S電晶體的製程條:' 代表快NM0S電晶體及慢 PM0S電晶體的製程^。$而Sf ”代表快慢NM0S電晶體及快 ·，Vdd一nom，，大約為2 者，"Vdd_maX" Α 約為2· 6 2 6 V，外，"temp min，，表干 n "^Vdd-min 大約為2.25V。此不υ〇 ’ntemp 一 nomn表示大約55〇，而

9857pif.ptd 第15頁 554611 五、發明說明（12) 丨，t e m p 一 m a X丨丨大約為1 1 Ο 〇。在第5Α圖中，” 0UT/0UTN一duty”代表每一輸出信號之工作週期。與習知分相器之輸出信號相比，本發明之分相器的輸出信號在每個PVT條件下具有改善的工作週期。在本發明中，工作週期大約減少5 〇 %，或是更多。特別是在改變極大之不對稱的製程中（例如，一個快p M 〇 s電晶體及個恢NM0S電晶體，或是一個慢pm〇s電晶體及一快nm〇S電晶體之製程），本發明之分相器非常有效地控制工作週 $ °再者’當作轉換分相器輸出信號之信號線的ρντ雜訊，長而使工作週期改變之控制變得困難時，本發明之分相器更有效地控制工作週期。 f第5B圖中，’’ f -skew，，代表輸出信號間之下降歪斜，而’’ r —Sfcew”代表輸出信號間之上升歪斜。與習知相，:ί ί明之分相器中’輸出信號間之歪斜減低5 0 %或更二 ’本發明之分相器中，歪斜在各個PVT條件下等 1作，，I，％或更多。此一特性顯示了當用以轉換一輸地「^羽！就線為長或短時’歪斜可有效地控制。顯然作為歪i ^此？藝者而言，本發明之工作修正器1 1 〇可用、町U正器。第6 週期改變日^繪Γ出一時序圖，用以解釋當輸出信號之工作之工作週=^调整輸出信號之工作週期的步驟。輸入信號信號線之寄=維持在5 0 %之工作週期，而根據一ρ ν τ變化或偏移5 0 %工^、/栽’輸出信號0UT &〇UTN之工作週期可能週期。此問題的解決係與修正輸入信號丨N之

第16頁 554611 五、發明説明（13) 工作週期是相口的。如第6圖所示’工作修正器之節點A及 E的二期改二，T般t改變：表示當-輸入或輸出信號之工' °浐出ί，工1修正刼作可經由相同之程序實施。因 ^ 工作週期修正操作將不再作詳述。一 AH:器的修改如第7至9圖所示，其中相同的標施係代表相同的元件。，盗ί ί第7於圖山’ >一〇分相器10 0包括一工作修正器110，以對… 二，^號0UTN控制堆疊反相器INV10及INV13。工：Ϊ ΐ = 利用一個輸出信號來實現與第2圖不同之工於二e ^ 因此，上拉電晶體MPl4係由反相器INV15 ，出信號0_之反相）所控制，而非第- =你士/于、此之外，第7圖之分相器1 0 0與第2圖之分 ^之#作相目。因此，分相器1〇〇之操另敘。

；^OUTN在使用早β一J固輸出信號而非第—及第二輸出信號0UT ΓΓ二Γ Γίδ 110對應一第一輪出信號實現工作 5 η，如第8圖所示。因此，一下 14直接信號0υτ控制。除此之外’第8圖分相器1〇0之 J作係與第2圖所示之分相器的操作相同，因此不再贅 "“ΛΓ:本發明工作修正器110耗損之電流，-由第-ϋς ΐ Ρ控制之PM〇S電晶體MP15係加人一電壓源VCC及一 PMOS，晶體MP14之間，如第9圖所繪示。再者，由一第一拯制L旒Vn控制之NMOS電晶體MN1 5係加入於關⑽電晶體

第17頁 9857pi f.ptd 554611 五、發明說明（14) MN14及接地電壓GND之間。第一及第二控制信號Vp及Vn彼此互補且被選擇地啟動。使用PMOS及NMOS電晶體MP15及 MN 1 5是為了在未使用分相器1 〇〇時節省工作修正器1 1 〇之工率耗損。除此之外，第9圖分相器1 0 0之操作係與第2圖所示之分相器的操作相同，因此不再贅述。本發明第二實施例之分相器的電路圖如第1 0圖所繪 7f\ ° 參考第1 0圖，一分相器2 0 0包括一第一信號轉換路徑’ 一第二信號轉換路徑，以及一工作修正器2 1 0。第一信號轉換路徑接收一輸入信號I N以輸出一第一輸出信號 OUT，而第二信號轉換路徑接收該輸入信號』，以輸出一第二輸出信號0UTN。第一信號轉換路徑具有串聯耦接於輸入信號IN及第一輸出信號OUT之間的反相器INV20及 I N V 2 1 ，而第二信號轉換路徑具有串聯耦接於輸入信號I N 及第二輸出信號0UTN之間的反相器INV22，INV23，以及 INV24 ° 在第二實施例中，反相器I N V 2 0可由一堆疊反相器所形成，而反相器INV21可由以習知方式耦接之PM0S及NM0S 電晶體。反相器INV20包括兩個上拉電晶體或是PM0S電晶體MP20及MP21以及兩個下拉電晶體，或是NM0S電晶體MN20 及MN21 °PM0S電晶體MP20及MP21係串聯耦接於電壓源VCC 及一輸出端B之間。NM0S電晶體MN20及MN21係串聯耦接於輸出端B及一接地電壓GND之間。PM0S電晶體MP20及NM0S電晶體MN21係共同連接至工作修正器210之一控制節點A。

9857pi f.ptd 第18頁 554611 五、發明說明（15) PMOS電晶體MP2 1及NMOS電晶體MN20則同時接收該輸入信號 IN。反相器INV20可包括一堆疊反相器，而反相器INV23及 I N V 2 4則各包括以習知方式耦接之PM0 S及N Μ 0 S電晶體。反相器23包括兩個上拉電晶體或PMOS電晶體ΜΡ22及ΜΡ23以及兩個下拉電晶體，或是兩個NMOS電晶體ΜΝ22及ΜΝ23。PMOS 電晶體ΜΡ22及ΜΡ23係串聯耦接於電壓源VCC及輸出端C之間，而Ν Μ 0 S電晶體Μ Ν 2 2及Μ Ν 2 3則串聯耦接於輸出端及接地電壓GND之間。PMOS電晶體ΜΡ22及NMOS電晶體ΜΝ23同時與工作修正器210之節點A連接，而PMOS電晶體MP23及NMOS電晶體MN22則同時接輸入信號IN。繼續參考第1 0圖，本實施例之工作修正器2 1 〇對應第一及第，—輸出#號OUT及0UTN而控制第一及第二信號轉換路徑之堆疊反相器INV20及INV22的上拉及下拉速率（或上升及下降斜率）。在本發明中，當輸入信號IN之工作週期偏離5 0%個工作週期，且輸出信號OUT及0UTN之工作週期亦由其偏離時，一輸出信號之改變的工作週期被工作修正器 210自動修正。該工作修正器210包括一上拉或PMOS電晶體 MP24，一下拉或NMOS電晶體MN24，一反相器INV25，以及一回授電容Cf b。上拉電晶體MP24係耦接於一電壓源VCC及由第一輸出信號控制之一控制節點A之間。下拉電晶體 MN24係耦接於節點A及一接地電壓GND之間，而由被反相器 INV25反相之第二輸出信號〇UTN控制。回授電容Cf b係耦接於控制節點A及接地電壓G N D之間。第1 1圖繪示一時序圖，以解釋當輸入信號之工作週期

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9857pif.ptd 第19頁 AO丄1 、發明說明（16) =變時，調整輸出信號之卫作 77相II沾4品u办a X* ° /月的v驟五第二實施例之分相器的操作將參“；在：以= 在解釋本發明之分相器手Ζ 2明 f位準降低日夺’-上拉操作變快，i ，當一控制節點严，當一控制節點八之位準降w而々—下拉操作變慢。例 ΐΝγ22之上拉速率（戋—降^時’各堆疊反相器INV20及拉迷率(或-下拉操作斜率戀，而其下理，分相器之操作原理如以ΐί):，。。根據此一基本原 2 0 0 a士當Ϊ5山0%工作週期偏離之輸入信號1Ν輸入給分相器 #ΓΛ 0UT及〇_之工作週期亦由50%之工作週而势^ ’如第U圖所緣不。當第一輸出信號0υτ為低位準第二輸出信號OUTN為高位準時，PM〇s電晶體ΜΡ24被開啟，而NMOS電晶體ΜΝ24被關閉。透過pM〇s電晶體Μρ24提供之電荷係充入回授電容Cfb中。當第一輸出信號ουτ為高位準而第二輸出信號OUTN為低位準時，pjjOS電晶體MP24被關閉，而NMOS電晶體MN24被開啟。於是，在回授電容cfb中累積的電荷透過NMOS電晶體MN24放電。也就是說，如第1 1 圖所示，控制節點A之位準逐漸降低。在控制節點A之位準變得相對較低的狀況下，在輸入信號I N之高至低轉變中，實施於内部節點B及C之低至高轉換變得相對較快。亦即，堆疊反相器I N V 2 0及I N V 2 1之輸入信號B及C的上升斜率或上拉速率相對增加。這表示反相器 INV22及INV23之一行程點向前推進。當第一輸出信號OUT 為低位準而第二輸出信號0UTN為高位準時，PM0S電晶體

9857pi f.ptd 第20頁 554611 五、發明說明（17) MP24被開啟而NMOS電晶體MN24被關閉。於是’透過PM0S電晶體MP24提供之電荷累積於回授電容Cf b。與之前的週，相比，累積於回授電容C f b之電荷量相對較少。當控制節點A之電位相對較低時，在輸入信號I N之低至高轉變中’ 實施於内部節點B及C之高至低轉變相對較慢。也就是說’ 堆疊反相器INV20及INV22之輸出信號B的上升斜率或上拉速率相對減低。這表示反相器I N V 2 1及I N V 2 3之行程點落

隨著上述步驟的反覆實施，來自堆疊反相器INV20及 INV22之輸出信號B及C之上升轉變時間（或上升速率）變得越來越短（或越來越快）（h>i>j=k)，如第11圖所示。因此，第一輸出信號0 U T之高至低轉變變快，且第二輸出信號OUTN之低至高轉換亦變快。亦即，第一輸出信號0U丁之南週期及第二輸出信號〇UTN之低週期變得越來越短 (tl>t2>t3 = t4)。再者，來自堆疊反相器INV2〇及INV22之輸出信號β及C之下降轉變時間（或下拉速率）變得越來越長 (a<b<c = d)。因此’第一輸出信號〇ϋΤ之低至高轉換變慢，而輸出信號0UTN之高週期亦變慢。也就是說，第一輸出信號out之低週期以及第二輸出信號〇UTN之高週期

(t5>t^t7 = t8)變得越來越長。總結來說，雖然輸入信號 ^工，週期偏移50 %的工作週期，輸出信號〇ϋΤ及〇ϋΤΝ之工 4週/月係透過工作修正器2丨〇而幾乎完全收斂於此5 〇 %的工作週』、。此外’如前所述，在輸出信號〇UT A〇UTN之間的歪斜亦減小。因此’習知此技藝者明顯可知本發明之工作

第21頁 554611 五、發明說明（18) 修正器210可用來作為歪斜修正器。、第12圖繪示出一時序圖，用以解釋當輸出信號之工作週期改變時i調整輸出信號之工作週期的步驟。輸入信魏之工作週期係維持在5 〇 %之工作週期，而根據一 p v T變化^ 信號線之寄生負載，輸出信號〇υτ及〇UTN之工作週期可能偏移5 0 %工作週期。此問題的解決係與修正輸入信號丨N之工作週期是相同的。如第1 2圖所示，工作修正器2 1 〇之節點A的位準如第1 1圖一般地改變，因此輸出信號之工作週期修正操作將不再作詳述。弟1 0圖之分相器之修改範例的電路圖如第丨3至丨5圖所示。在第13至15圖以及第1〇圖中，構成第一及第二信號轉換路徑之元件基本上一致，因此相同的標號係代表相同的元件。參考第1 3圖，一分相器2 0 〇包括一工作修正器2 1 0 ，以對應一第二輸出信號0 U T N控制堆疊反相器I N V 2 0及I N V 2 2。第1 3圖所示之工作修正器1 1 〇僅利用一個輸出信號來實現與第1 0圖不同之工作修正操作。因此，上拉電晶體MP24係由反相器I NV25之輸出信號（第二輸出信號〇UTN之反相）所控制，而非第一輸出信號OUT。除此之外，第1 3圖之分相器2 0 0與第1 0圖之分相器之操作相同。因此，第丨3圖之分相器的操作將不再另加詳敘。在使用單一個輸出信號以取代使用第一及第二輸出信號0 U T及0 U T N時，工作修正器2 1 〇對應一第一輸出信號實

9857pi f.ptd 第22頁 554611 五、發明說明（19) 現工作修正操作，如第1 4圖所示。因此，一下拉電晶體 Μ N 2 4直接由第一輸出信號〇 U T控制。除此之外，第1 4圖分相器之操作係與第1 〇圖所示之分相器的操作相同，因此不再贅述。為節省本發明工作修正器2 1 0耗損之電流，一由第一控制信號Vp控制之PMOS電晶體ΜΡ25係加入一電壓源VCC及一 PMOS電晶體MP24之間，如第15圖所繪示。再者，由一第二控制信號Vn控制之NMOS電晶體MN25係加入於NMOS電晶體 MN24及接地電壓GND之間。第一及第二控制信號Vp及Vn彼此互補且被選擇地啟動。使用PM〇S及NMOS電晶體MP25及 MN25 率耗之分號轉作週被改再者其中發明所界

是為了在未使用分相器2〇〇時節省工作修正器21〇之j 損。除此之外，第1 5圖分相器之操作係與第丨〇圖所开相器的操作相同，因此不再贅述。如以上所述，輸出信號之工作週期數據係用來控制信換路徑之上拉/下拉速率。因此，當一輸入信號之工期改變’且輸出信號之工作週期亦改變時，輸出信號變之工作週期可被自動地修正至一 5 0 %的工作週期。，輸出信號間的歪斜可被最小化。雖然本發明之較佳實施例已於圖示及說明中揭露，所f =特疋名阐僅為作代表敘述性而並非用以限定本

ϊ Ϊ 1隹本發明之保護範圍當視後附之申請專利範圍定者為準。

9857pif.ptd 第23頁 554611 圖式簡單說明第1圖係一傳統分相器的電路圖。第2圖係一本發明第一實施例中分相器之電路圖。第3圖繪示一第2圖中，一反相器的較佳實施例。第4圖係一時序圖，用以解釋當輸入信號之工作週期改變時，調整輸出信號之工作週期的步驟。第5 A及5 B圖繪示，繪示出根據第2圖所示分相器之 P T V變化之工作週期及歪斜變化圖。第6圖係一時序圖，用以解釋當輸出信號之工作週期啟變時，調整輸出信號之工作週期之步驟。第7至9圖繪示修改第2圖所示之分相器而得之其他實施例的電路圖。第1 0圖係本發明之第二實施例中，一分相器的電路圖。第1 1圖係一時序圖，用以解釋當輸入信號之工作週期改變時，調整輸出信號之工作週期之步驟。第1 2圖係一時序圖，用以解釋當輸出信號之工作週期改變時，調整輸出信號之工作週期之步驟。第1 3至1 5圖繪示修改第1 0圖所示之分相器而得之其他實施例的電路圖。

9857pif.ptd 第24頁

Claims

554611 IL. _案號911181狀六、申請專利範圍用以接收一輸入信號而輸出 I 一種分相器，包括一第一信號轉換路徑第一輸出信號；一第二信號轉換路徑，用以接收該輸入信號而輸出與 μ弟一輸出信號反相之—第二輸出信號；以及、作；一工作修正器，對應該第一及第二輸出信號而操相反方Ϊ t =作修正器對應該第一及第二輪出信號而在向上控制該第一及信號轉換路徑 =偏nrr信號或該第一及第二輪出信== 作週期時，"第-及第二輸出信號各具有入信號2係選如自申：Λ利範圍第1項所述之分相器，其中該輸 ’、自於一時脈信號及一數據信號。信號間之-第一聯輕接於該輸入信號及該第-輸出換路徑包括ΐ聯；：：；：第二反相器’而該第二信號轉第三反相器及一第信號及該第二輪出信號間之放電，根據該控制節點=控制節點充電或反相器之上拉及下拉速率。卩砧之相位準調整該第四

554611 案號 9Π18168 、申請專利範圍

㈣Λ如申請隹專利範圍第4項所述之分相器，其中當該 = 之该位準杈之前位準降低時，該工作修正電路在曰σ的方向上調整該第一反相器之該上拉速率，並在減少的方向上調整該第一反相器之下拉速率；以及士其中當6亥控制節點之該反相位準較之前位準增加，，该工作修正電路在減少的方向上調整該第一反相器之 λ上拉速率，並在增加的方向上調整該第一反相器之下拉 6,如申請專利範圍第5項所述之分相器，其中該第一及該第四反相器包括一堆疊反相器，其具有由該控制節點位準控制之第一上拉及下拉電晶體，以及由相對應之一反相器控制之第二上拉及下拉電晶體。上如申請專利範圍第6項所述之分相器，其中當該控制^點之一位準相對降低，而該輸入信號由一低位準轉 t二南位準時，該第一反相器之一輸入信號之高至低轉換 =知較慢’而當該控制節點之一位準相對降低，而該輪入 1號由一高位準轉為一低位準時，該第一反相器之一輸入信號之低至高轉換變得較快。 ^ 8 ·如申請專利範圍第6項所述之分相器，其中當該控制f點之一反相位準增加而該第四反相器之一輸入信號由一=位準轉成一位低準時，第四反相器之一輸出信號的，至南轉換變慢，而當該控制節點之該反相位準降低而該第四反相器之該輸入信號由一低位準轉成一高低準時，第四反相器之一輸出信號的高至低轉換變快。

554611 ___案號91118168 0>年7月μ 口修正___ 六、申請專利範圍 9 ·如申請專利範圍第4項所述之分相器，其中該工作修正器包括·· 一上拉電晶體，以對應該第一輸出信號而上拉該控制節點；一下拉電晶體，以對應該第二輸出信號之一反相而下拉該控制節點；一回授電容，耦接於該控制節點及一接地電壓之間；以及一反相放大器，反相該控制節點之位準，以輸出該控制節點之該反相位準。 10·如申請專利範圍第4項所述之分相器，其中該工作修正器包括：一第一及一第二上拉電晶體，對應該第一輸出信號及一第一控制信號而上拉該控制節點，其中該第一及第二上拉電晶體係串聯耦接於一電壓源及該控制節點之間；一第一及一第二下拉電晶體，對應該第二輸出信號及一第二控制信號之反相而下拉該控制節點，其中該一 j第二下拉電晶體係串聯耦接於該電壓源及該控制;;點之間；以及回授電容’耗接於該控制點及該接地電壓之一反相放大器，將贫i允生，丨# , ^ t 為^制即點之位準反相，L7蛉山該控制節點之該反相位準。 +相以輸出 11.如申請專利範圍第3項所述之分相器，其中該

9857pifl.ptc 第27頁 554611

1 2.如申請專利範圍第1 1項所述之分相器，发工作修正器在該控制節點之位準降至低於之前:位準S該將該第一及第二反相器之上拉速率在增加方向上作調^ 並將該第一及第三反相器之下拉速率在減低方向上;二，整。 ° 13·如申請專利範圍第11項所述之分相器，其中者該第一及第三反相器包括一堆疊反相器，其具有由該控制節點之位準控制之第一上拉及下拉電晶體，以及由一對應反相器之一輸入信號控制之第二上接及下拉電晶體。 14·如申請專利範圍第1 3項所述之分相器，其中當該控制節點之位準降低，而該輸入信號由一低位準轉變成一高位準時，該第一及第三反相器之一高至低轉換變慢，而當該控制節點之位準降低，且該輸入信號由該高位準轉變成該低位準時，該第一及第三反相器之該輸出信號之一低至高轉換變快。 15·如申請專利範圍第11項所述之分相器，其中該工作修正器包括：一上拉電晶體’其對應該第一輸出信號而上拉該控制節點；一下拉電晶體’其對應該第二輸出信號之反相而下拉該控制節點；以及

9857pi f1.ptc 第28頁 554611 修正案號 911181RR 六、申請專利範圍回授電各，麵接於該控制節點及一接地電壓之間。 16·如申請專利範圍第丨丨項所述之分相器，其中該工作修正器包括：一第一及一第二上拉電晶體，對應該第一輸出信號及一第一控制信號而上拉該控制節點，其中該第一及第二上拉電晶體係串聯耦接於一電壓源及該控制節點之間·，一第一及一第二下拉電晶體，對應該第二輸出信號及一第二控制信號之反相而下拉該控制節點，其中該第一及第二下拉電晶體係串聯耦接於該電壓源及該控制節點之間；一回授電容，耦接於該控制節點及該接地間；以及％ i < 一反相放大器，將該控制節點之位準反相，以該控制節點之該反相位準。 17· —種分相器，包括：一第一堆疊反相器，用以將一輸入信號反相； σ 一第一反相器，其將該第一堆疊反相器之一輸出信號反相而輪出一第一輸出信號；一第二反相器，用以將該輸入信號反相；一第二堆疊反相器，用以將該第二反相器之一輪信號反相；一第三反相器，其將該第二堆疊反相器之一輸出信號反相以輪出一第二輸出信號；以及 °

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第29頁 554611

修正一工作修正器，對應該第一及第二輸出信號控制該第一及第二堆疊反相器；其中該工作修正器對應該第/及第二輸出信號，以在相反方向控制該第一^第二堆疊反相器之上拉及下拉速率’因此當該輸入信號或該第一及第二輸出#號之工作週期偏移半個工作週期時，該第一及第二輸出信號各具有半個工作週期。 ° 1 8 ·如申請專利範圍第1 7項所述之分相器，其中該工作修正器包括：一上拉電晶體，其對應該第一輸出信號而上拉該控制節點；〃 * 一下拉電晶體，其對應該第二輸出信號之反相而下拉該控制節點；一回授電容，耦接於該控制節點及一接地電壓之間；以及 ^ 一反相放大器，其將該控制節點之位準反相以輸出遠控制節點之反相位準。 1 9 ·如申請專利範圍第1 7項所述之分相器，其中該工作修正器包括：一第一 ^ 一第二上拉電晶體，對應該第一輸出信號二第一控制信號而上拉該控制節點，其中該第一及第二拉電^曰體料聯轉接於一電壓源及該控制節點之間；及-第：ί:ΐ:第二下拉電晶胃，對應該第二輸出信號一控制“虎之反相而下拉該控制節點，其中該第一 ! 9857pifl.ptc 第30頁 554611 η——_ 911週_年〇月η曰_修正 ^、、申請專利範圍 2第一下拉電晶體係串聯耦接於該電壓源及該控制節點之間；一回授電容，耦接於該控制節點及該接地電壓之間；以及一反相放大器，將該控制節點之位準反相，以輪出 “控制節點之該反相位準。 20· —種分相器，包括：一第一堆疊反相器，用以將一輪入信號反相；一第一反相器，其將該第一堆疊反相器之一輸出信就反相而輪出一第一輸出信號；一第二堆疊反相器，用以將該輸入信號反相；一第二反相器，用以將該第二堆疊反相器之一輸出信號反相；第二反相器’其將該第二反相器之一輸出信號反相以輸出一第二輸出信號；以及作修正器’對應該第一及第二輸出信號控制該第一及第二堆疊反相器；其中該工作修正器對應該第一及第二輸出信號，以在相反方向控制該第一及第二堆疊反相器之上拉及下拉速率’因此當該輸入信號或該第一及第二輸出信號之工作週期偏移半個工作週期時，該第-及第二輸出信號各具有半個工作週期。 2 1 ·如申請專利範圍第2 0項所述之分相器，其中該工作修正器包括：

9857pifl.ptc 第31頁 554611 --_9111816^__外^年 9 月 I t g___修正____ 六、申請專利範圍一上拉電晶體，其對應該第一輸出信號而上拉該控制節點；一下拉電晶體，其對應該第二輸出信號之反相而下拉該控制節點；以及一回授電容，耦接於該控制節點及一接地電壓之間。 L L 工作修正器包括如甲凊專利範圍第2 0 々第及第二上拉電晶體，對應該第一輸出信號及第一控制#唬而上拉該控制節點，其中該第一及第二上拉電^體^串聯耦接於一電壓源及該控制節點之間；一芬一哲Γ ΐ 一及一第二下拉電晶體，對應該第二輸出信號第一控制信號之反相而下拉該控制節點，其中該第一門· I I€曰曰曰體係串聯轉接於該電壓源及該控制節點之间，以及回授電谷，耦接於該控制節點及該接地電壓之 2 3· —種分相器一第一堆疊反相一第一反相器， 7虎反相而輸出一第一輸 ’包括：器’用以將一輸入信號反相；其將該第一堆疊反相器之一輸出信出信號； ° 一第二反相器一第'—堆豐反相信號反相；用以將該輸入信號反相；器’用以將該第二反相器之一輸出

554611

曰修正一第三反相器，其將該第二堆疊反相器之一輸出信號反相以輸出一第二輸出信號；以及一工作修正器，對應該第一及第二輸出信號其中之一而控制該第~及第二堆疊反相器；其中該工作修正器對應該第一或第二輸出信號，以在相反方向控制該第一及第二堆疊反相器之上拉及下拉速率’因此當該輪入信號或該第一及第二輸出信號之工作週期偏移半個工作週期時，該第一及第二輸出信號各具有半個工作週期。 2 4·如申請專利範圍第2 3項所述之分相器，其中該工作修正器包括：、一上拉電晶體，其對應該第一輸出信號而上拉該控制節點；一下拉電晶體，其對應該第一輸出信號相而下拉該控制節點；一回授電容，耦接於該控制節點及一接地電壓之間；以及一反相放大器，其將該控制節點之位準反相以輸出該控制節點之反相位準。 2 5.如申請專利範圍第2 3項所述之分相器，其中該工作修正器包括：、一上拉電晶體，對應該第二輸出信號之反相而上拉该控制節點；一下拉電晶體，對應該第二輸出信號之反相而下拉

9857pi fl.ptc 第33頁 554611 號 91118168

六、申請專利範圍該控制節點；一回授電容，耦接於該和制# 間；以及 /徑制即點及該接地電壓之一反相放大器，將該控制節該控制節點之該反相位準。點之位準反相，以輸出 26· —種分相器，包括：一第一堆疊反相器，用以將一第一反相器，其將該第一號反相而輸出一第一輸出信號；一輸入信號反相；堆疊反相器之一輸出信第二堆疊反相器，用以將該輸入信號反相；第二反相器，用以將該第二堆疊反相器之一輸出一第三反相器，其將該第二反相器之一輸出信號反相以輸出一第二輸出信號；以及一工作修正器，對應該第一及第二輸出信號其中之一而控制該第一及第二堆疊反相器；其中該工作修正器對應該第一或第二輸出信號，以在相反方向控制該第一及第二堆疊反相器之上拉及下拉速率’因此當該輸入信號或該第一及第二輸出信號之工作週期偏移半個工作週期時，該第一及第二輸出信號各具有半個工作週期。 2 7 ·如申請專利範圍第2 6項所述之分相器，其中該工作修正器包括：

554611 差號六、申請專利範圍控制節點；月曰修正一下拉電晶體，其對應該第一輸出信號而下拉該控制節點；以及一回授電容，耦接於該控制節點及一接地電壓之間。 2 8·如申請專利範圍第2 6項所述之分相器，其中該工作修正器包括：一上拉電晶體，對應該第二輸出信號之反相而上拉該控制節點；一下拉電晶體，對應該第二輸出信號之反相而下拉該控制節點；以及回授電容，輕接於該控制節點及該接地電壓之間。